KR100367699B1 - 병렬 버스 시스템의 에러 제어 장치 - Google Patents

병렬 버스 시스템의 에러 제어 장치 Download PDF

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KR100367699B1 KR10-1999-0061221A KR19990061221A KR100367699B1 KR 100367699 B1 KR100367699 B1 KR 100367699B1 KR 19990061221 A KR19990061221 A KR 19990061221A KR 100367699 B1 KR100367699 B1 KR 100367699B1
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Abstract

본 발명은 마스터에 에러 제어부를 구성하여 스퓨리어스 인터럽트 에러를 임시로 막고 마스터를 자동으로 리세트시킴으로써, 시스템 다운 현상을 막아 주고 마스터를 자동 복구시킬 수 있도록 하는 병렬 버스 시스템의 에러 제어 장치에 관한 것이다.
본 발명의 병렬 버스 시스템의 에러 제어 장치는, 슬레이브로부터 인터럽트 요구 신호, 데이터 전송 응답 신호, 벡터 번호를 인가받는 마스터 인터페이스부와; 상기 마스터 인터페이스부를 통해 상기 슬레이브로부터 인가받은 인터럽트 요구 신호에 응답하고, 상기 슬레이브로부터 인가받은 데이터 전송 응답 신호 및 벡터 번호에 의거하여 인터럽트 서비스를 시작하는 제어부와; 상기 마스터 인터페이스부와 제어부 사이에 구비되어 상기 제어부로부터 인가받은 클럭 신호에 의거하여 스퓨리어스 인터럽트 에러 발생을 감지하고, 스퓨리어스 인터럽트 에러가 다수 발생하면 상기 마스터 인터페이스부로 리세트 신호를 인가하고, 상기 제어부로 알람 신호를 인가하여 스퓨리어스 인터럽트 에러 발생을 통보하는 에러 제어부를 구비하여 이루어진다.

Description

병렬 버스 시스템의 에러 제어 장치{apparatus for error controlling in parallel bus system}
본 발명은 병렬 버스 시스템의 에러 제어 장치에 관한 것으로서, 특히 탈/실장 등의 문제로 마스터 보드에 스퓨리어스 인터럽트 에러가 발생하면 이를 자동으로 복구할 수 있도록 하는 병렬 버스 시스템의 에러 제어 장치에 관한 것이다.
일반적으로 VME(Versa Module Europe) 버스와 같은 병렬 버스를 사용하는 병렬 버스 시스템에서는 공통 병렬 버스를 통해 데이터를 교환하게 되는 데, 도 1은 VME 버스를 통한 하나의 마스터와 다수의 슬레이브 연결을 보인 도이다.
도 1에 도시하는 바와 같이, 종래에는 하나의 마스터(3)와, 다수의 슬레이브(5-1, 5-2, …, 5-n)는 VME 버스를 통해 연결되어 있다. 여기서, 각각의 슬레이브 보드(5-1, 5-2, …, 5-n)에는 마스터 보드(3)와 슬레이브 보드(5-1, 5-2, …, 5-n) 간의 IPC(Inter Process Communication) 통신을 위한 DPRAM이 구비되어 있다.
전술한 바와 같이, 하나의 마스터(3)와 다수의 슬레이브(5-1, 5-2, …, 5-n)를 연결하는 데 사용되는 VME 버스는, 데이터를 송수신하는 데이터 버스와, 어드레스 정보를 전송하는 어드레스 버스와, 각종 제어 신호를 전송하는 제어 신호 버스로 이루어진다.
도 2에 도시하는 바와 같이, 해당 슬레이브가 다른 슬레이브에게 데이터를전송하기 위해서 해당 슬레이브의 CPU(미도시)가 DPRAM(미도시)에 다른 슬레이브에게 전송할 데이터를 기록하면, 슬레이브 인터페이스부(10)는 마스터 인터페이스부(20)로 인터럽트 요구 신호(Slave Interrupt Request;SIRQ*)를 인가하게 되고, 마스터 인터페이스부(20)는 슬레이브 인터페이스부(10)로부터 인가받은 인터럽트 요구 신호(SIRQ*)를 CPU(30)로 전달하게 되고, CPU(30)는 인터럽트 요구 신호(IRQ*)에 따라 마스터 인터페이스부(20)로 인터럽트 응답 신호(IACK*)를 인가하고, CPU(30)로부터 인터럽트 응답 신호(IACK*)를 인가받은 마스터 인터페이스부(20)는 슬레이브 인터페이스부(10)로 인터럽트 응답 신호(SIACK*)를 인가하게 된다. 이와 같이, 마스터 인터페이스부(20)로부터 인터럽트 응답 신호(SIACK*)를 인가받은 슬레이브 인터페이스부(10)는 마스터 인터페이스부(20)로 벡터 번호와 데이터 전송 응답 신호(SDTACK*)를 주게 된다. 데이터 전송 응답 신호(DTACK*)를 인가받은 마스터는 이와 관련된 인터럽트 서비스를 시작하게 되는 데, 슬레이브의 DPRAM(미도시)에 억세스해서 데이터가 이동할 목적지와 송신지 및 데이터의 사이즈를 체크하고, 병렬 버스인 VME 버스를 통해서 해당 슬레이브의 DPRAM(미도시)에 기록되어 있는 데이터를 다른 슬레이브의 DPRAM(미도시)으로 이동시키게 된다.
이상에서 살펴본 바와 같이, 종래에는 VME 버스를 통한 데이터 교환시 슬레이브간의 데이터 이동을 전적으로 마스터가 담당하므로 탈/실장으로 인한 노이즈 및 과전류 등으로 인해 마스터에 스퓨리어스 인터럽트 에러가 자주 발생하고, 이러한 스퓨리어스 인터럽트 에러가 연속적으로 발생하면서 복구가 되지 않아 시스템이다운되는 문제점이 있다.
다시 말해서, 스퓨리어스 인터럽트 에러는 마스터가 슬레이브로 인터럽트 응답 신호(IACK*)를 보내면, 일정 시간 내에 슬레이브가 마스터로 벡터 번호와 데이터 전송 응답 신호(DTACK*)를 보내야 하는 데, 일정 시간 내에 슬레이브가 마스터로 벡터 번호와 데이터 전송 응답 신호(DTACK*)를 보내지 않아 발생하게 되는 것으로, 스퓨리어스 인터럽트 에러의 발생 원인이 슬레이브의 문제라면 마스터가 일정 시간이 지난 후에 슬레이브를 리세트하면 되므로 시스템이 다운되지는 않으나 마스터에 이상이 발생되면 복구가 어렵게 되어 시스템이 다운되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 마스터에 에러 제어부를 구성하여 스퓨리어스 인터럽트 에러를 임시로 막고 마스터를 자동으로 리세트시킴으로써, 시스템 다운 현상을 막아 주고 마스터를 자동 복구시킬 수 있도록 하는 병렬 버스 시스템의 에러 제어 장치를 제공함에 그 목적이 있다.
도 1은 VME 버스를 통한 하나의 마스터와 다수의 슬레이브 연결을 보인 도.
도 2는 종래 병렬 버스 시스템의 동작 과정을 보인 도.
도 3은 본 발명에 따른 병렬 버스 시스템의 에러 제어 장치의 구성을 보인 도.
도 4는 도 3에서 에러 제어부의 구성을 나타내는 도.
도 5는 도 4에서 스퓨리어스 제어부의 구성을 나타내는 도
*** 도면의 주요 부분에 대한 부호의 설명 ***
100. 슬레이브 인터페이스부, 200. 마스터 인터페이스부,
300. 에러 제어부, 310. 스퓨리어스 제어부,
311. 쉬프트 레지스터, 312. 카운터,
313, 317. 논리곱 회로부, 314. 부정 게이트,
315, 316. 논리합 회로부, 330. 버퍼,
400. CPU
전술한 목적을 달성하기 위한 본 발명의 병렬 버스 시스템의 에러 제어 장치는, 슬레이브로부터 인터럽트 요구 신호, 데이터 전송 응답 신호, 벡터 번호를 인가받는 마스터 인터페이스부와; 상기 마스터 인터페이스부를 통해 상기 슬레이브로부터 인가받은 인터럽트 요구 신호에 응답하고, 상기 슬레이브로부터 인가받은 데이터 전송 응답 신호 및 벡터 번호에 의거하여 인터럽트 서비스를 시작하는 제어부와; 상기 마스터 인터페이스부와 제어부 사이에 구비되어 상기 제어부로부터 인가받은 클럭 신호에 의거하여 스퓨리어스 인터럽트 에러 발생을 감지하고, 스퓨리어스 인터럽트 에러가 다수 발생하면 상기 마스터 인터페이스부로 리세트 신호를 인가하고, 상기 제어부로 알람 신호를 인가하여 스퓨리어스 인터럽트 에러 발생을 통보하는 에러 제어부를 구비하여 이루어진다.
여기서, 상기 에러 제어부는, 상기 제어부로부터 인터럽트 응답 신호를 인가받음과 동시에 상기 제어부로부터 인가되는 클럭 신호를 카운트하여 스퓨리어스 인터럽트 에러 발생을 감지하고, 스퓨리어스 인터럽트 에러가 다수 발생하면 상기 마스터 인터페이스부로 리세트 신호를 인가하고, 상기 제어부로 알람 신호를 인가하는 스퓨리어스 제어부와; 스퓨리어스 인터럽트 에러가 발생했을 때 인터럽트를 요구한 슬레이브의 벡터 번호를 저장하는 버퍼를 구비하여 이루어지는 것을 특징으로 한다.
그리고, 상기 스퓨리어스 제어부는, 상기 제어부로부터 반전된 인터럽트 응답 신호를 인가받은 후 클럭 신호가 소정 횟수 연속되어 입력되면 스퓨리어스 차단 클럭 신호를 하이 레벨 상태로 바꾸어 출력하는 쉬프트 레지스터와; 상기 스퓨리어스 차단 클럭 신호를 클럭 단자의 입력 신호로 입력받으며, 상기 제어부로부터 인가받은 초기화 신호에 의거하여 초기화하는 카운터와; 상기 스퓨리어스 차단 클럭 신호가 상기 클럭 단자의 입력 신호로 소정 횟수 연속되어 입력되면 스퓨리어스 차단 상태 신호를 하이 레벨 상태로 바꾸어 출력하는 제 1 논리곱 회로부와; 상기 스퓨리어스 차단 상태 신호를 반전시켜 상기 마스터 인터페이스부에 리세트 신호로 인가하고, 상기 제어부에 알람 신호로 인가하는 부정 게이트와; 상기 제 1 논리곱 회로부로부터 입력되는 스퓨리어스 차단 상태 신호와 슬레이브로부터 인가받은 인터럽트 요구 신호를 논리합하여 인터럽트 요구 신호를 생성하는 제 1 논리합 회로부와; 상기 부정 게이트에서 반전된 스퓨리어스 차단 상태 신호와 상기 마스터 인터페이스부로부터 인가받은 반전된 데이터 전송 응답 신호를 논리합하여 가상 인터럽트 응답 신호를 생성하는 제 2 논리합 회로부와; 상기 가상 인터럽트 응답 신호와 상기 제어부로부터 인가받은 인터럽트 응답 신호를 논리곱하여 인터럽트 응답 신호를 생성하는 제 2 논리곱 회로부를 더 구비하여 이루어지는 것을 특징으로 한다.
그리고, 상기 버퍼는, 반전된 초기화 신호와, 리세트 신호와, 데이터 전송 응답 신호를 논리합하여 출력되는 신호를 기록 인에이블 단자의 입력 신호로 하고, 초기화 신호를 출력 인에이블 단자의 입력 신호로 하는 것을 특징으로 한다.
그리고, 상기 제어부는, 상기 에러 제어부로부터 알람 신호를 인가받으면, 일정 시간 후에 초기화 신호를 인가하여 정상 동작을 알리는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 병렬 버스 시스템의 에러 제어 장치에 대해서 상세하게 설명한다.
도 3은 본 발명에 따른 병렬 버스 시스템의 에러 제어 장치의 구성을 보인 도이다.
도 3에 도시하는 바와 같이, 본 발명에 따른 병렬 버스 시스템의 에러 제어 장치는, 슬레이브 인터페이스부(100)와, 마스터 인터페이스부(200)와, 에러 제어부(300)와, CPU(400)를 구비하여 이루어진다.이와 같은 구성에 있어서, 슬레이브 인터페이스부(100)는 마스터 인터페이스부(200)로 인터럽트 요구 신호(SIRQ*)를 인가하고, 마스터 인터페이스부(200)로부터 인터럽트 응답 신호(SIACK*)를 인가받아 데이터 전송 응답 신호(SDTACK*) 및 벡터 번호를 마스터 인터페이스부(200)로 인가한다.마스터 인터페이스부(200)는 슬레이브 인터페이스부(100)로부터 인터럽트 요구 신호(SIRQ*)를 인가받아 에러 제어부(300)에 인가하고, 에러 제어부(300)로부터 인가받은 인터럽트 응답 신호(EIACK*)를 슬레이브 인터페이스부(100)로 인가하고, 슬레이브 인터페이스부(100)로부터 인가받은 데이터 전송 응답 신호(SDTACK*) 및 벡터 번호를 에러 제어부(300)로 인가한다.에러 제어부(300)는 마스터 인터페이스부(200)로부터 인터럽트 요구 신호(EIRQ*)를 인가받아 CPU(400)에 인가하고, CPU(400)로부터 인가받은 인터럽트 응답 신호(IACK*)를 마스터 인터페이스부(200)에 인가하고, 마스터 인터페이스부(200)로부터 제공받은 데이터 전송 응답 신호(EDACK*) 및 벡터 번호를 CPU(400)로 인가하고, 스퓨리어스 인터럽트 에러를 감지하여 스퓨리어스 인터럽트 에러가 다수 발생하면 마스터 인터페이스부(200)로 리세트 신호(SRESET*)를 인가하고, CPU(400)로는 알람 신호(ALARM*)를 인가하며, CPU(400)로부터 초기화 신호(INIT*)를 인가받는다.CPU(400)는 에러 제어부(300)로부터 인가받은 인터럽트 요구 신호(IRQ*)에 응답하는 인터럽트 응답 신호(IACK*)를 에러 제어부(300)로 인가하고, 에러 제어부(300)로부터 인가받은 데이터 전송 응답 신호(DTACK*) 및 벡터 번호에 의거하여 인터럽트 서비스를 시작하며, 소정 시간 단위(대략 10㎲)로 에러 제어부(300)로 클럭 신호(CLOCK)를 인가하고, 에러 제어부(300)로부터 알람 신호(ALARM*)를 인가받으면 일정 시간 후에 에러 제어부(300)로 초기화 신호(INIT*)를 인가한다.
도 4는 도 3에서 에러 제어부의 구성을 나타내는 도로, 도 4에 도시하는 바와 같이, 에러 제어부(300)는 스퓨리어스 제어부(310)와, 버퍼(330)를 구비하여 이루어진다.이와 같은 구성에 있어서, 스퓨리어스 제어부(310)는 마스터 인터페이스부(200)로부터 인가받은 인터럽트 요구 신호(EIRQ*)를 CPU(400)로 인가하고, CPU(400)로부터 인가받은 인터럽트 응답 신호(IACK*)를 마스터 인터페이스부(200)로 인가하고, 인터럽트 응답 신호(IACK*)를 인가받음과 동시에 CPU(400)로부터 인가되는 클럭 신호(CLOCK)을 카운트하여 스퓨리어스 인터럽트 에러 발생 유무를 감지하고, 스퓨리어스 인터럽트 에러가 발생하면 마스터 인터페이스부(200)로 리세트 신호(SRESET)를 인가하고 CPU(400)로 알람 신호(ALARM*)를 인가하며, CPU(400)로부터 초기화 신호(INIT*)를 인가받는다.버퍼(330)는 스퓨리어스 인터럽트 에러가 발생했을 때 데이터 버스에 실려오는 벡터 번호를 저장한다.
그리고, 버퍼(330)는 반전된 초기화 신호(INIT*)와, 리세트 신호(SRESET*)와, 데이터 전송 응답 신호(EDTACK*)를 논리합하여 출력되는 신호를 WE(Write Enable) 단자의 입력 신호로 하는 데, 스퓨리어스 인터럽트 에러가 발생하여 WE 단자로 입력되는 신호가 활성화되면 데이터 버스에 실려오는 벡터 번호를 저장한다. 그리고, CPU(400)에서 출력되는 초기화 신호(INIT*)를 OE(Output Enable) 단자의 입력 신호로 하는 데, CPU(400)로부터 초기화 신호를 인가받으면, 버퍼(330)에 저장되어 있는 내용을 출력하여 CPU(400)에 제공한다.
도 5는 도 4에서 스퓨리어스 제어부의 구성을 나타내는 도로, 스퓨리어스 제어부(310)는 쉬프트 레지스터(311)와, 카운터(312)와, 논리곱 회로부(313)와, 부정 게이트(314)와, 논리합 회로부(315)와, 논리합 회로부(316)와, 논리곱 회로부(317)를 구비하여 이루어진다.이와 같은 구성에 있어서, 쉬프트 레지스터(311)는 CPU(400)로부터 반전된 인터럽트 응답 신호(IACK*) 및 클럭 신호(CLOCK;대략10㎲)를 인가받으며, 반전된 인터럽트 응답 신호(IACK*)를 인가받은 후 클럭 신호(CLOCK)가 대략 3번 정도 연속되어 입력되면 스퓨리어스 차단 클럭 신호(SPBCLK)를 하이 레벨 상태로 바꾸어 출력한다.카운터(312)는 쉬프트 레지스터(311)에서 하이 레벨 상태로 출력되는 스퓨리어스 차단 클럭 신호(SPBCLK)를 클럭 신호(CLK)로 입력받으며, CPU(400)로부터 인가받은 초기화 신호(INIT*)에 의거하여 초기화한다.논리곱 회로부(313)는 카운터(312)에 스퓨리어스 차단 클럭 신호(SPBCLK)가 클럭 신호(CLK)로 대략 5번 정도 연속적으로 입력되면 스퓨리어스 차단 상태 신호(SPBST)를 하이 레벨로 활성화하여 출력한다.부정 게이트(314)는 스퓨리어스 차단 상태 신호(SPBST)를 반전시켜 마스터 인터페이스부(200)에 리세트 신호(SRESET*)로 인가하고, CPU(400)에 알람 신호(ALARM*)로 인가한다.논리합 회로부(315)는 논리곱 회로부(313)로부터 입력되는 스퓨리어스 차단 상태 신호(SPBST)와 마스터 인터페이스부(200)로부터 인가받은 인터럽트 요구 신호(EIRQ*)를 논리합하여 CPU(400)로 인가하는 인터럽트 요구 신호(IRQ*)를 생성한다.논리합 회로부(316)는 부정 게이트(314)에서 반전된 스퓨리어스 차단 상태 신호(SPBST)와 마스터 인터페이스부(200)로부터 인가받은 반전된 데이터 전송 응답 신호(EDTACK*)를 논리합하여 가상 인터럽트 응답 신호(VIACK*)를 발생시킨다.논리곱 회로부(317)는 가상 인터럽트 응답 신호(VIACK*)와 CPU(400)로부터 인가받은 인터럽트 응답 신호(IACK*)를 논리곱하여 마스터 인터페이스부(200)로 인가하는 인터럽트 응답 신호(EIACK*)를 생성한다.
이하에서는 도 3 내지 도 5를 참조하여 본 발명에 따른 병렬 버스 시스템의 에러 제어 장치의 동작 과정에 대해서 설명을 진행한다.
해당 슬레이브가 다른 슬레이브에게 데이터를 전송하기 위해서 해당 슬레이브의 CPU(미도시)가 DPRAM(미도시)에 다른 슬레이브에게 전송할 데이터를 기록하면, 슬레이브 인터페이스부(100)는 마스터 인터페이스부(200)로 인터럽트 요구 신호(Slave Interrupt Request;SIRQ*)를 인가하게 되고, 마스터 인터페이스부(200)는 슬레이브 인터페이스부(100)로부터 인가받은 인터럽트 요구 신호(SIRQ*)를 에러 제어부(300)로 인가한다. 마스터 인터페이스부(200)로부터 인터럽트 요구 신호(EIRQ*)를 인가받은 에러 제어부(300)는 CPU(400)로 인터럽트 요구 신호(IRQ*)를 전달하게 되고, CPU(400)는 인터럽트 요구 신호(IRQ*)에 따라 에러 제어부(300)로 인터럽트 응답 신호(IACK*)를 인가한다.
CPU(400)로부터 인터럽트 응답 신호(IACK*)를 인가받은 에러 제어부(300)는 인터럽트 응답 신호(IACK*)를 인가받음과 동시에 스퓨리어스 인터럽트 에러 발생을 감지하기 위해 데이터 전송 응답 신호(EDTACK*)가 인가될 때까지 인가되는 클럭 신호(CLOCK)를 카운트한다.
즉, 에러 제어부(300)는 CPU(400)로부터 대략 10㎲ 단위로 입력되는 클럭 신호(CLOCK)를 인가받아서 쉬프트 레지스터(311)에 인가하고, 인터럽트 응답 신호(IACK*)를 인가받은 후 쉬프트 레지스터(311)에 클럭 신호(CLOCK)가 3번 연속되어 입력되면(대개의 경우 30㎲가 경과하면 스퓨리어스 인터럽트 에러가 1번 발생하므로 10㎲ 단위로 입력되는 클럭 신호를 3번 체크한다), 스퓨리어스 차단 클럭신호(SPBCLK)를 하이 레벨로 활성화하여 카운터(312)의 클럭 단자 입력으로 인가하고, 스퓨리어스 차단 클럭 신호(SPBCLK)가 카운터(312)의 클럭 단자 입력으로 5번 연속되어 입력되면 스퓨리어스 차단 상태 신호(SPBST)를 하이 레벨 상태로 활성화하여 출력함으로써, 스퓨리어스 인터럽트 에러 발생 상태를 출력한다.
전술한 바와 같이, 스퓨리어스 인터럽트 에러가 다수 발생하여 스퓨리어스 차단 상태 신호(SPBST)가 하이 레벨 상태로 활성화되어서 마스터 인터페이스부(200)를 통해 슬레이브 인터페이스부(100)로부터 인가받은 인터럽트 요구 신호(EIRQ*)와 논리합되면 CPU(400)로 인터럽트 요구 신호(IRQ*)가 인가되지 않는다.
전술한 바와 같이, 스퓨리어스 인터럽트 에러가 다수 발생하면, 에러 제어부(300)는 스퓨리어스 인터럽트 에러를 복구하기 위해 부정 게이트(314)를 이용해 스퓨리어스 차단 상태 신호(SPBST)를 반전시켜 마스터 인터페이스부(200)에 리세트 신호(SRESET)로 인가하고, 이와 동시에 반전된 스퓨리어스 차단 상태 신호(SPBST)를 CPU(400)에 알람 신호(ALARM*)로 인가하여 스퓨리어스 인터럽트 에러 발생 상황을 알린다.
이에 따라, 에러 제어부(300)로부터 알람 신호(ALARM*)를 인가받은 CPU(400)는 일정 시간 후에 에러 제어부(300)로 초기화 신호(INIT*)를 인가하여 정상 동작을 알리게 되고, CPU(400)로부터 초기화 신호(INIT*)를 인가받은 에러 제어부(300)는 CPU(400)로부터 인가받은 초기화 신호(INIT*)에 의거하여 카운터(312)를 초기화한다.
한편, 스퓨리어스 차단 상태 신호(SPBST)가 하이 레벨로 활성화된 상태에서도 슬레이브는 인터럽트 응답 신호(SIACK*)를 받지 못해 인터럽트 초기 루틴을 끝내지 못하고, 마스터로 계속 인터럽트 요구 신호(SIRQ*)를 계속 인가하게 된다. 따라서, 슬레이브는 다른 일은 미루고 인터럽트 응답 신호(IACK*)만을 기다리게 되는 문제가 발생한다. 이를 위해서, 부정 게이트(314)에서 반전된 스퓨리어스 차단 상태 신호(SPBST)와 마스터 인터페이스부(200)로부터 인가되는 데이터 전송 응답 신호(EDTACK*)를 반전시킨 신호를 논리합하여 가상 인터럽트 응답 신호(VIACK*)를 생성하고, 이렇게 생성된 가상 인터럽트 응답 신호(VIACK*)와 CPU(400)로부터 인가받은 인터럽트 응답 신호(IACK*)를 논리곱하여 생성된 가상의 인터럽트 응답 신호(EIACK*)를 마스터 인터페이스부(200)로 인가하고, 마스터 인터페이스부(200)에서는 인터럽트 응답 신호(SIACK*)를 슬레이브 인터페이스부(100)로 인가하게 된다.
한편, 버퍼(330)는 반전된 초기화 신호(INIT*)와, 리세트 신호(SRESET*)와, 데이터 전송 응답 신호(EDTACK*)를 논리합하여 출력되는 신호를 WE(Write Enable) 단자의 입력 신호로 인가받아, 스퓨리어스 인터럽트 에러가 발생하여 WE 단자로 활성화된 입력 신호가 인가되면, 데이터 버스에 실려오는 인터럽트를 요구한 슬레이브의 벡터 번호를 저장하고,단자에 초기화 신호(INIT*)가 인가되면 바로 버퍼(330)에 저장되어 있는 내용을 CPU(400)로 출력하게 된다.
이에 따라, CPU(400)는 버퍼(330)로부터 인가받은 내용에 따라 해당 슬레이브를 판별한 후, 해당 슬레이브의 DPRAM(미도시)에 억세스해서 데이터가 이동할 목적지와 송신지 및 데이터의 사이즈를 체크하고, 병렬 버스인 VME 버스를 통해서 해당 슬레이브의 DPRAM(미도시)에 기록되어 있는 데이터를 다른 슬레이브의 DPRAM(미도시)으로 이동시키게 된다.
본 발명의 병렬 버스 시스템의 에러 제어 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 병렬 버스 시스템의 에러 제어 장치에 따르면, 마스터에 스퓨리어스 인터럽트 에러 발생을 감지하는 에러 제어부를 구성하여 스퓨리어스 인터럽트 에러가 다수 발생하면 마스터 인터페이스부를 리세트시키고, CPU에 스퓨리어스 인터럽트 에러 발생을 통보함으로써, 자동으로 스퓨리어스 인터럽트 에러를 복구하고, 시스템 다운 현상을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 슬레이브로부터 인터럽트 요구 신호, 데이터 전송 응답 신호, 벡터 번호를 인가받는 마스터 인터페이스부와;
    상기 마스터 인터페이스부를 통해 상기 슬레이브로부터 인가받은 인터럽트 요구 신호에 응답하고, 상기 슬레이브로부터 인가받은 데이터 전송 응답 신호 및 벡터 번호에 의거하여 인터럽트 서비스를 시작하는 제어부와;
    상기 마스터 인터페이스부와 제어부 사이에 구비되어 상기 제어부로부터 인가받은 클럭 신호에 의거하여 스퓨리어스 인터럽트 에러 발생을 감지하고, 스퓨리어스 인터럽트 에러가 다수 발생하면 상기 마스터 인터페이스부로 리세트 신호를 인가하고, 상기 제어부로 알람 신호를 인가하여 스퓨리어스 인터럽트 에러 발생을 통보하는 에러 제어부를 구비하여 이루어지는 병렬 버스 시스템의 에러 제어 장치.
  2. 제 1항에 있어서, 상기 에러 제어부는,
    상기 제어부로부터 인터럽트 응답 신호를 인가받음과 동시에 상기 제어부로부터 인가되는 클럭 신호를 카운트하여 스퓨리어스 인터럽트 에러 발생을 감지하고, 스퓨리어스 인터럽트 에러가 다수 발생하면 상기 마스터 인터페이스부로 리세트 신호를 인가하고, 상기 제어부로 알람 신호를 인가하는 스퓨리어스 제어부와;
    스퓨리어스 인터럽트 에러가 발생했을 때 인터럽트를 요구한 슬레이브의 벡터 번호를 저장하는 버퍼를 구비하여 이루어지는 것을 특징으로 하는 병렬 버스 시스템의 에러 제어 장치.
  3. 제 2항에 있어서, 상기 스퓨리어스 제어부는,
    상기 제어부로부터 반전된 인터럽트 응답 신호를 인가받은 후 클럭 신호가 소정 횟수 연속되어 입력되면 스퓨리어스 차단 클럭 신호를 하이 레벨 상태로 바꾸어 출력하는 쉬프트 레지스터와;
    상기 스퓨리어스 차단 클럭 신호를 클럭 단자의 입력 신호로 입력받으며, 상기 제어부로부터 인가받은 초기화 신호에 의거하여 초기화하는 카운터와;
    상기 스퓨리어스 차단 클럭 신호가 상기 클럭 단자의 입력 신호로 소정 횟수 연속되어 입력되면 스퓨리어스 차단 상태 신호를 하이 레벨 상태로 바꾸어 출력하는 제 1 논리곱 회로부와;
    상기 스퓨리어스 차단 상태 신호를 반전시켜 상기 마스터 인터페이스부에 리세트 신호로 인가하고, 상기 제어부에 알람 신호로 인가하는 부정 게이트와;
    상기 제 1 논리곱 회로부로부터 입력되는 스퓨리어스 차단 상태 신호와 슬레이브로부터 인가받은 인터럽트 요구 신호를 논리합하여 인터럽트 요구 신호를 생성하는 제 1 논리합 회로부와;
    상기 부정 게이트에서 반전된 스퓨리어스 차단 상태 신호와 상기 마스터 인터페이스부로부터 인가받은 반전된 데이터 전송 응답 신호를 논리합하여 가상 인터럽트 응답 신호를 생성하는 제 2 논리합 회로부와;
    상기 가상 인터럽트 응답 신호와 상기 제어부로부터 인가받은 인터럽트 응답신호를 논리곱하여 인터럽트 응답 신호를 생성하는 제 2 논리곱 회로부를 더 구비하여 이루어지는 것을 특징으로 하는 병렬 버스 시스템의 에러 제어 장치.
  4. 제 2항에 있어서, 상기 버퍼는,
    반전된 초기화 신호와, 리세트 신호와, 데이터 전송 응답 신호를 논리합하여 출력되는 신호를 기록 인에이블 단자의 입력 신호로 하고, 초기화 신호를 출력 인에이블 단자의 입력 신호로 하는 것을 특징으로 하는 병렬 버스 시스템의 에러 제어 장치.
  5. 제 1항에 있어서, 상기 제어부는,
    상기 에러 제어부로부터 알람 신호를 인가받으면, 일정 시간 후에 초기화 신호를 인가하여 정상 동작을 알리는 것을 특징으로 하는 병렬 버스 시스템의 에러 제어 장치.
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