JP2662144B2 - 集積回路 - Google Patents
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- JP2662144B2 JP2662144B2 JP4147894A JP14789492A JP2662144B2 JP 2662144 B2 JP2662144 B2 JP 2662144B2 JP 4147894 A JP4147894 A JP 4147894A JP 14789492 A JP14789492 A JP 14789492A JP 2662144 B2 JP2662144 B2 JP 2662144B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】静的半導体メモリは、（ＤＲＡＭすなわ
ち動的ランダムアクセスメモリと異なり、）記憶されて
いるデータの維持のための周期的リフレッシュ信号を必
要としないため、ＳＲＡＭ（“静的ランダムアクセスメ
モリ”）と称される。ＳＲＡＭ内のビット状態は、“フ
リップフロップ”と称される回路を形成する一対の交差
結合（cross-coupled）インバータ内に記憶される。
ち動的ランダムアクセスメモリと異なり、）記憶されて
いるデータの維持のための周期的リフレッシュ信号を必
要としないため、ＳＲＡＭ（“静的ランダムアクセスメ
モリ”）と称される。ＳＲＡＭ内のビット状態は、“フ
リップフロップ”と称される回路を形成する一対の交差
結合（cross-coupled）インバータ内に記憶される。
【０００３】フリップフロップ回路の二つの出力のそれ
ぞれの電圧は、回路の動作が一つの出力を高電位に、他
方の出力を低電位にするため、二つの可能な電圧値のう
ち一つの電圧においてのみ安定である。フリップフロッ
プは回路に電力が供給される限り、与えられた状態を維
持するが、十分な振幅のトリガ電圧や、適当な入力まで
の時間間隔が与えられると、状態変化する（すなわちフ
リップする）ようにできる。
ぞれの電圧は、回路の動作が一つの出力を高電位に、他
方の出力を低電位にするため、二つの可能な電圧値のう
ち一つの電圧においてのみ安定である。フリップフロッ
プは回路に電力が供給される限り、与えられた状態を維
持するが、十分な振幅のトリガ電圧や、適当な入力まで
の時間間隔が与えられると、状態変化する（すなわちフ
リップする）ようにできる。
【０００４】ＳＲＡＭが改良されるに伴い、その密度が
増加してきている。密度増加のほとんどが、より小さい
線幅の使用に起因する。線幅が１ミクロンを下回ると、
ステッパーレンズ非点収差による問題のために、不可能
でないにしても、回路の全印刷部分において一定の線幅
を維持することが極めて困難になる。しばしば、ある方
向の線は、他の方向の線より一貫して大きい幅を有す
る。
増加してきている。密度増加のほとんどが、より小さい
線幅の使用に起因する。線幅が１ミクロンを下回ると、
ステッパーレンズ非点収差による問題のために、不可能
でないにしても、回路の全印刷部分において一定の線幅
を維持することが極めて困難になる。しばしば、ある方
向の線は、他の方向の線より一貫して大きい幅を有す
る。
【０００５】
【発明が解決しようとする課題】一般的なＳＲＡＭセル
は、上述のリソグラフィー法によって形成されるゲート
を利用する。上述の線幅の変化は、ゲートの大きさに影
響し、従って素子動作および最終的にはセル動作に影響
を及ぼす。
は、上述のリソグラフィー法によって形成されるゲート
を利用する。上述の線幅の変化は、ゲートの大きさに影
響し、従って素子動作および最終的にはセル動作に影響
を及ぼす。
【０００６】もう一つの設計上の問題は、アクセストラ
ンジスタの一つを、適当なプルダウントランジスタに接
続する方法についてである。接続はしばしば、ゲート上
の窒化物上部層、および追加の処理ステップを必要とす
る。
ンジスタの一つを、適当なプルダウントランジスタに接
続する方法についてである。接続はしばしば、ゲート上
の窒化物上部層、および追加の処理ステップを必要とす
る。
【０００７】
【課題を解決するための手段】本発明は、アクセストラ
ンジスタとプルダウントランジスタの間の相互接続を含
む。本実施例は、ゲート構造、ゲート近隣のソースまた
はドレーン、ゲートを被覆する第一の絶縁材料、第一の
絶縁材料を被覆する第一の導電性材料層、および第一の
導電性材料層を少なくとも部分的に被覆する第二の絶縁
材料を含む。第一および第二の絶縁材料はそれぞれ第一
および第二の開口部を有し、それらの開口部は共にソー
スまたはドレーン領域を露出させる。第二の導電性材料
層は第二の絶縁材料を部分的に被覆し、ソースまたはド
レーン領域と第一の導電性材料層とに接続している。
ンジスタとプルダウントランジスタの間の相互接続を含
む。本実施例は、ゲート構造、ゲート近隣のソースまた
はドレーン、ゲートを被覆する第一の絶縁材料、第一の
絶縁材料を被覆する第一の導電性材料層、および第一の
導電性材料層を少なくとも部分的に被覆する第二の絶縁
材料を含む。第一および第二の絶縁材料はそれぞれ第一
および第二の開口部を有し、それらの開口部は共にソー
スまたはドレーン領域を露出させる。第二の導電性材料
層は第二の絶縁材料を部分的に被覆し、ソースまたはド
レーン領域と第一の導電性材料層とに接続している。
【０００８】第一および第二の導電性材料層はポリシリ
コンである。第一の層は一つのプルダウントランジスタ
のゲートに接続し、続いて行われるエッチングに際して
他のプルダウントランジスタのゲートを遮蔽する。第二
の層は、他の機能も行う一方、第一の層および一つのア
クセストランジスタのドレーンに接続され、従って接点
（例えば図１の符号１５）を形成する。
コンである。第一の層は一つのプルダウントランジスタ
のゲートに接続し、続いて行われるエッチングに際して
他のプルダウントランジスタのゲートを遮蔽する。第二
の層は、他の機能も行う一方、第一の層および一つのア
クセストランジスタのドレーンに接続され、従って接点
（例えば図１の符号１５）を形成する。
【０００９】
【実施例】図１に示され、実質的に二つのインバータを
含むＳＲＡＭセルは、フリップフロップとして動作す
る。ゲート１９および２１を有するトランジスタは、ア
クセストランジスタとして動作する。例えば、トランジ
スタ１９が作動している場合、接点１７に現れる論理１
は接点１５に伝送される。接点１５はプルダウントラン
ジスタ２３のゲートに接続されている。プルダウントラ
ンジスタ２３は導電状態になり、接点１３に論理０を与
える。
含むＳＲＡＭセルは、フリップフロップとして動作す
る。ゲート１９および２１を有するトランジスタは、ア
クセストランジスタとして動作する。例えば、トランジ
スタ１９が作動している場合、接点１７に現れる論理１
は接点１５に伝送される。接点１５はプルダウントラン
ジスタ２３のゲートに接続されている。プルダウントラ
ンジスタ２３は導電状態になり、接点１３に論理０を与
える。
【００１０】接点１３の低い論理状態はプルダウントラ
ンジスタ２５を停止させる。結果として接点１５におい
て、負荷２７を通して論理１が観測される。従って連動
するトランジスタ２３および２５はラッチ回路として機
能する。接点１３または１５に低論理（０）または高論
理（１）が与えられると、それは回路によって、動的に
増幅された状態に維持される。
ンジスタ２５を停止させる。結果として接点１５におい
て、負荷２７を通して論理１が観測される。従って連動
するトランジスタ２３および２５はラッチ回路として機
能する。接点１３または１５に低論理（０）または高論
理（１）が与えられると、それは回路によって、動的に
増幅された状態に維持される。
【００１１】図１の回路には多くの実施形態があるが、
ここでは、図１の回路が小さいセル内において動作し、
なおかつ良好な動作特性を示すことを目的として以下の
実施例を説明する。
ここでは、図１の回路が小さいセル内において動作し、
なおかつ良好な動作特性を示すことを目的として以下の
実施例を説明する。
【００１２】前述のように、ＳＲＡＭ設計の問題点のた
めに、しばしばアクセストランジスタおよびプルダウン
トランジスタのゲートを、種々の方向に延長せざるをえ
ない。しかし、通常半導体製造において使用されるリソ
グラフィーのステッパーレンズにおける非点収差によ
り、ゲートを異なる方向に延長した場合にゲート幅が変
化してしまう。この理由は、多くのステッパーレンズ
は、特定の物体方向に対する焦点面が平面状であり、他
の方向よりも光軸対ウェーハの傾きの少ない非点収差像
面湾曲を示すからである。
めに、しばしばアクセストランジスタおよびプルダウン
トランジスタのゲートを、種々の方向に延長せざるをえ
ない。しかし、通常半導体製造において使用されるリソ
グラフィーのステッパーレンズにおける非点収差によ
り、ゲートを異なる方向に延長した場合にゲート幅が変
化してしまう。この理由は、多くのステッパーレンズ
は、特定の物体方向に対する焦点面が平面状であり、他
の方向よりも光軸対ウェーハの傾きの少ない非点収差像
面湾曲を示すからである。
【００１３】本発明は、全ての素子ゲートを一つの方向
（一般に非点収差の影響が最も少ない方向）に延長させ
ることによって、非点収差の問題を解決する。非点収差
像面湾曲の検出および測定方法は、“潜像を利用した半
導体集積回路製造方法（Semiconductor Integrated Cir
cuit Fabrication Utilizing Latent Imaging）”と題
する、本出願人による米国特許出願番号第６６４，１８
７号に記載されている。
（一般に非点収差の影響が最も少ない方向）に延長させ
ることによって、非点収差の問題を解決する。非点収差
像面湾曲の検出および測定方法は、“潜像を利用した半
導体集積回路製造方法（Semiconductor Integrated Cir
cuit Fabrication Utilizing Latent Imaging）”と題
する、本出願人による米国特許出願番号第６６４，１８
７号に記載されている。
【００１４】図２において、各チノックス（thinox）領
域の下には適当な半導体接合が存在する。説明の便宜
上、種々のチノックス領域が図１の接点に関連するとす
る。図２から５のゲートおよびチノックス領域は、一般
に一定縮尺で描かれている。（図２から５において、中
間レベルの酸化物層およびゲート酸化物が省略されてい
る。）さらに図２において、拡大されたポリシリコンラ
ンディングパッドが省略されている。
域の下には適当な半導体接合が存在する。説明の便宜
上、種々のチノックス領域が図１の接点に関連するとす
る。図２から５のゲートおよびチノックス領域は、一般
に一定縮尺で描かれている。（図２から５において、中
間レベルの酸化物層およびゲート酸化物が省略されてい
る。）さらに図２において、拡大されたポリシリコンラ
ンディングパッドが省略されている。
【００１５】図２において、ポリシリコンストライプ２
０は図１の回路図のゲート１９および２０を構成する。
図１の回路図の接点１７および１１は図２において、そ
れぞれ対応するチノックス領域によって示される。同様
に図１の接点１５および１３も、図２において対応する
チノックス領域によって示される。図２のポリシリコン
ストライプ２５は、図１の左側のプルダウントランジス
タ２５のゲートである。
０は図１の回路図のゲート１９および２０を構成する。
図１の回路図の接点１７および１１は図２において、そ
れぞれ対応するチノックス領域によって示される。同様
に図１の接点１５および１３も、図２において対応する
チノックス領域によって示される。図２のポリシリコン
ストライプ２５は、図１の左側のプルダウントランジス
タ２５のゲートである。
【００１６】図２において、ポリシリコンストライプ２
５はポリシリコンストライプ２０に平行である。同様に
図２のポリシリコンストライプ２３は、図１の回路の右
側のプルダウントランジスタ２３のゲートに対応する。
ポリシリコンストライプ２３はポリシリコンストライプ
２５および２０に平行である。従って全てのゲートは平
行に設計される。ゲート２５は接点１５とＶＳＳ領域の
間に、ゲート２３は接点１３とＶＳＳ領域の間にある。
５はポリシリコンストライプ２０に平行である。同様に
図２のポリシリコンストライプ２３は、図１の回路の右
側のプルダウントランジスタ２３のゲートに対応する。
ポリシリコンストライプ２３はポリシリコンストライプ
２５および２０に平行である。従って全てのゲートは平
行に設計される。ゲート２５は接点１５とＶＳＳ領域の
間に、ゲート２３は接点１３とＶＳＳ領域の間にある。
【００１７】ゲートは、どの方向においても非点収差が
好ましくなるように設計される。レンズの非点収差は、
試験パターンラインの設置や、どの方向において非点収
差が最も良好であるかを決定するＳＥＭ分析を含む種々
の技術によって評価される。
好ましくなるように設計される。レンズの非点収差は、
試験パターンラインの設置や、どの方向において非点収
差が最も良好であるかを決定するＳＥＭ分析を含む種々
の技術によって評価される。
【００１８】さらに、前述の米国特許出願番号第６６
４，１８７号に記載されている、ホトレジスト内の潜像
の評価も行われる。適切な方向が決定され、ステッパー
レンズが選択された方向の物体のために活用された後、
図２に従ったセル設計が行われる。
４，１８７号に記載されている、ホトレジスト内の潜像
の評価も行われる。適切な方向が決定され、ステッパー
レンズが選択された方向の物体のために活用された後、
図２に従ったセル設計が行われる。
【００１９】図３は、三つのポリシリコンストライプ２
０、２５および２３示している点において図２に類似し
ている。しかし図３にはポリシリコンパッド２６、２８
が追加される。便宜上、ポリシリコンパッド２６、２８
はポリシリコンストライプ２０、２５および２３と同時
に形成される。
０、２５および２３示している点において図２に類似し
ている。しかし図３にはポリシリコンパッド２６、２８
が追加される。便宜上、ポリシリコンパッド２６、２８
はポリシリコンストライプ２０、２５および２３と同時
に形成される。
【００２０】パッド２６および２８は、大きさや位置に
おいていくらかポリシリコンストライプ２０、２３およ
び２５と異なるが、それらの存在と位置はＳＲＡＭセル
のトランジスタの動作に影響しない。
おいていくらかポリシリコンストライプ２０、２３およ
び２５と異なるが、それらの存在と位置はＳＲＡＭセル
のトランジスタの動作に影響しない。
【００２１】本発明において特に重要ではないが、一般
に本実施例のポリシリコンゲートは全てケイ化物であ
る。
に本実施例のポリシリコンゲートは全てケイ化物であ
る。
【００２２】図３および４によって、平行ゲートによる
セル設計の可能性が示される。図４において、追加され
た層は従来“ポリ２”と称される。酸化物層が図２のゲ
ートレベルポリ１上に堆積され、ポリ２層とランディン
グパッド２８の間の接続のために、上部の酸化物層内の
ランディングパッド２８に適当な開口部が設けられる。
図４においてパターンが描かれたポリシリコンパッド３
１、３３、および３５が形成される。
セル設計の可能性が示される。図４において、追加され
た層は従来“ポリ２”と称される。酸化物層が図２のゲ
ートレベルポリ１上に堆積され、ポリ２層とランディン
グパッド２８の間の接続のために、上部の酸化物層内の
ランディングパッド２８に適当な開口部が設けられる。
図４においてパターンが描かれたポリシリコンパッド３
１、３３、および３５が形成される。
【００２３】ポリシリコンパッド３１および３３は、続
いて行われるビットライン接続のために、拡大されたラ
ンディングパッドを提供する。ポリシリコン層３５はウ
ィンドウを通してポリシリコンパッド２８に接続され
る。ポリシリコン層３５は、ゲート２５に対して、いか
なる直接的電気接続も形成しない。ポリシリコン層３５
は続いて行われるエッチングからゲート２５を保護す
る。
いて行われるビットライン接続のために、拡大されたラ
ンディングパッドを提供する。ポリシリコン層３５はウ
ィンドウを通してポリシリコンパッド２８に接続され
る。ポリシリコン層３５は、ゲート２５に対して、いか
なる直接的電気接続も形成しない。ポリシリコン層３５
は続いて行われるエッチングからゲート２５を保護す
る。
【００２４】ポリシリコン層３５はまた、チノックス領
域１５を部分的に被覆する。しかし中間レベル酸化物層
（図６の符号５１）の存在のため、この製造段階では、
ポリシリコン層３５とチノックス領域１５の間は電気的
に接続されていない。ポリシリコン層３５の存在によ
り、ゲート２５をチッ化物のような保護材料で被覆する
必要がなくなる。
域１５を部分的に被覆する。しかし中間レベル酸化物層
（図６の符号５１）の存在のため、この製造段階では、
ポリシリコン層３５とチノックス領域１５の間は電気的
に接続されていない。ポリシリコン層３５の存在によ
り、ゲート２５をチッ化物のような保護材料で被覆する
必要がなくなる。
【００２５】保護ポリシリコン層３５の存在によって、
僅かな不整列はポリシリコン層３５に接続するだけでゲ
ート２５を損傷しないため、連続するウィンドウをチノ
ックス領域１５に整列させる必要はない。
僅かな不整列はポリシリコン層３５に接続するだけでゲ
ート２５を損傷しないため、連続するウィンドウをチノ
ックス領域１５に整列させる必要はない。
【００２６】図６に、ポリシリコン層３５がゲート２５
と、チノックス領域１５の一部を被覆する様子が示され
る。酸化物層５１（図２から５には示されていない）
は、ポリシリコン層３５がチノックス領域１５付近の接
合点に接続することを防ぐ。さらに、もう一つの酸化物
層５３がポリシリコン層３５上に堆積される。
と、チノックス領域１５の一部を被覆する様子が示され
る。酸化物層５１（図２から５には示されていない）
は、ポリシリコン層３５がチノックス領域１５付近の接
合点に接続することを防ぐ。さらに、もう一つの酸化物
層５３がポリシリコン層３５上に堆積される。
【００２７】図４に示される構造が製造された後、図５
においてもう一つの酸化物層（例えば図６、７の５３）
が堆積され、適当な位置にウィンドウが設けられ、第三
のポリシリコン層６０が堆積され、パターンが描かれ
る。特に、チノックス領域１３上に一つ、チノックス領
域１５上に一つ、合計二つのウィンドウが設けられる。
においてもう一つの酸化物層（例えば図６、７の５３）
が堆積され、適当な位置にウィンドウが設けられ、第三
のポリシリコン層６０が堆積され、パターンが描かれ
る。特に、チノックス領域１３上に一つ、チノックス領
域１５上に一つ、合計二つのウィンドウが設けられる。
【００２８】第三のポリシリコン層６０は、図５に示す
ように堆積され、パターンが描かれる。ポリシリコン層
６０の一部分４１は、チノックス領域１３上に堆積され
た場合、ポリシリコンパッド２６を介してポリシリコン
ゲート２５とチノックス領域１３の間の電気的接続を提
供する。従って、ポリシリコンパッド４１は、図１にお
いて左側のプルダウントランジスタと接点１３の間の交
差接続を提供する。
ように堆積され、パターンが描かれる。ポリシリコン層
６０の一部分４１は、チノックス領域１３上に堆積され
た場合、ポリシリコンパッド２６を介してポリシリコン
ゲート２５とチノックス領域１３の間の電気的接続を提
供する。従って、ポリシリコンパッド４１は、図１にお
いて左側のプルダウントランジスタと接点１３の間の交
差接続を提供する。
【００２９】ポリシリコン層６０の一部分４３は、ポリ
シリコン層３５とポリシリコンパッド２８間の接続を介
して、ウィンドウ１００が設置されている接点（チノッ
クス１５）と、ゲート２３の間の電気的接続を提供す
る。
シリコン層３５とポリシリコンパッド２８間の接続を介
して、ウィンドウ１００が設置されている接点（チノッ
クス１５）と、ゲート２３の間の電気的接続を提供す
る。
【００３０】図７に、ポリシリコン層４３がチノックス
領域１５とゲート２３の間に電気的接続を提供する様子
が示される。図７の構造は、酸化物層５３内にウィンド
ウが設置され、層６０のポリシリコン部分４３が堆積さ
れた後の図６の構造である。図７の構造はいくつかの利
点を有する。ポリシリコン層３５は、ウィンドウ設置過
程におけるエッチングから、ゲート２５を保護する。
領域１５とゲート２３の間に電気的接続を提供する様子
が示される。図７の構造は、酸化物層５３内にウィンド
ウが設置され、層６０のポリシリコン部分４３が堆積さ
れた後の図６の構造である。図７の構造はいくつかの利
点を有する。ポリシリコン層３５は、ウィンドウ設置過
程におけるエッチングから、ゲート２５を保護する。
【００３１】酸化物層５３内に設置されたウィンドウ１
００は正確な位置にある必要がない。すなわち、ウィン
ドウの大きさは、チノックス領域１５の大きさを越え、
ゲート２５上に延長している。しかし、保護ポリシリコ
ン層３５のため、ゲート２５を損傷する危険はない。さ
らに図７によると、ポリシリコン部分４３はポリシリコ
ン層３５および接合点１５に接続している。従って図５
における、ポリシリコン層４３は図１のゲート２３と接
点１５の間の必要な相互接続を提供する。
００は正確な位置にある必要がない。すなわち、ウィン
ドウの大きさは、チノックス領域１５の大きさを越え、
ゲート２５上に延長している。しかし、保護ポリシリコ
ン層３５のため、ゲート２５を損傷する危険はない。さ
らに図７によると、ポリシリコン部分４３はポリシリコ
ン層３５および接合点１５に接続している。従って図５
における、ポリシリコン層４３は図１のゲート２３と接
点１５の間の必要な相互接続を提供する。
【００３２】図５において、ポリシリコン層６０の一部
分は、ＶＤＤラインを形成するために、導体４６（ＶＤ
Ｄ領域）として、負荷２７，２９を介して、ソースまた
はドレーン領域１５、１３に接続されている。（ポリシ
リコン部分４１、４３および４５は、層６０の一部分と
して同時に形成されるが、説明の便宜上個別に称す
る。）
分は、ＶＤＤラインを形成するために、導体４６（ＶＤ
Ｄ領域）として、負荷２７，２９を介して、ソースまた
はドレーン領域１５、１３に接続されている。（ポリシ
リコン部分４１、４３および４５は、層６０の一部分と
して同時に形成されるが、説明の便宜上個別に称す
る。）
【００３３】最終的に、選択的にパッドをドーピング
し、符号で示す領域内のドーピングされない部分を除去
して抵抗負荷を構成することにより、ポリシリコン部分
４３および４１内に、負荷２７および２９がそれぞれ形
成される。ドーピングはマスクを使用して行われる。
し、符号で示す領域内のドーピングされない部分を除去
して抵抗負荷を構成することにより、ポリシリコン部分
４３および４１内に、負荷２７および２９がそれぞれ形
成される。ドーピングはマスクを使用して行われる。
【００３４】金属ビットラインが、ポリシリコンランデ
ィングパッド３１および３３の付近のランディングパッ
ドに取り付けられる。ランディングパッドは、ビットラ
インのためのマスクの大きな不整合に対応できる。
ィングパッド３１および３３の付近のランディングパッ
ドに取り付けられる。ランディングパッドは、ビットラ
インのためのマスクの大きな不整合に対応できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば比
較的均一な幅のゲートが製造可能である。さらに第一お
よび第二のポリシリコン導電層がソース／ドレーンに接
続されるため、アクセストランジスタとプルダウントラ
ンジスタの間の接点が形成される。
較的均一な幅のゲートが製造可能である。さらに第一お
よび第二のポリシリコン導電層がソース／ドレーンに接
続されるため、アクセストランジスタとプルダウントラ
ンジスタの間の接点が形成される。
【図１】一般的なＳＲＡＭセルを示す回路図である。
【図２】本発明による素子の、ポリシリコンゲートおよ
びチノックス領域の概略を示す上視図である。
びチノックス領域の概略を示す上視図である。
【図３】本発明による素子の、ポリシリコンゲートおよ
びチノックス領域の概略を示す上視図である。
びチノックス領域の概略を示す上視図である。
【図４】ポリシリコンの追加層が堆積された図３のセル
の上視図である。
の上視図である。
【図５】ポリシリコンの追加層が堆積された図３のセル
の上視図である。
の上視図である。
【図６】図５の素子の部分的断面図である。
【図７】図５の素子の部分的断面図である。
１１ 接点 １３ 接点 １５ 接点 １７ 接点 １９ アクセストランジスタ（ゲート） ２１ アクセストランジスタ（ゲート） ２３ プルダウントランジスタ（ゲート） ２５ プルダウントランジスタ（ゲート） ２７ 負荷 ２９ 負荷 ３１ ポリシリコンランディングパッド ３３ ポリシリコンランディングパッド ３５ ポリシリコンランディングパッド（ポリシリコン
層） ４１ ポリシリコン層一部分 ４３ ポリシリコン層一部分 ４５ ポリシリコン層一部分 ４６ 導体（ＶＤＤ領域） ５１ 中間レベル酸化物層 ５３ 酸化物層 ６０ ポリシリコン層 １００ ウィンドウ
層） ４１ ポリシリコン層一部分 ４３ ポリシリコン層一部分 ４５ ポリシリコン層一部分 ４６ 導体（ＶＤＤ領域） ５１ 中間レベル酸化物層 ５３ 酸化物層 ６０ ポリシリコン層 １００ ウィンドウ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム ジョン ナジー アメリカ合衆国 18017 ペンシルヴァ ニア ベツレヘム、マジソン アヴェニ ュー 2475 (72)発明者 ジャンミー サン アメリカ合衆国 18103 ペンシルヴァ ニア アレンタウン、バーンサイド ロ ード 1109 (56)参考文献 特開 昭60−180159（ＪＰ，Ａ) 特開 昭63−126270（ＪＰ，Ａ) 特開 平２−112275（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 半導体基板上に形成された第１と第２の
アクセストランジスタ（１９，２１）と第１と第２のプ
ルダウントランジスタ（２５，２３）とからなり、 前記第１のプルダウントランジスタ（２５）のゲート
が、第２のプルダウントランジスタ（２３）と第２のア
クセストランジスタ（２１）の第２共通ソースまたはド
レーン領域（１３）に接続され、 第２のプルダウントランジスタ（２３）のゲートが、第
１のプルダウントランジスタ（２５）と第１のアクセス
トランジスタ（１９）の第１共通ソースまたはドレーン
領域（１５）に接続され、前記第１のアクセストランジスタ（１９）と第１のプル
ダウントランジスタ（２５）の、それぞれのソース領域
とドレーン領域（１５,１７）を結んだチャネル方向
は、同一の第１直線上にあり、 前記第２のアクセストランジスタ（２１）と第２のプル
ダウントランジスタ（２３）の、それぞれのソース領域
とドレーン領域（１３,１１）を結んだチャネル方向
は、同一の第２直線上にあり、 前記第１直線と第２直線は、ほぼ平行であり、 前記第１と第２の共通ソースまたはドレーン領域（１
５、１３）にそれぞれ負荷（２７，２９）を介して接続
される接続導体（４６）と、 前記２個のアクセストランジスタ（１９，２１）のゲー
トは、前記第１直線に直交するほぼ直線状の導体（２
０）で接続される 半導体メモリからなる半導体集積回路
において、 前記第１のプルダウントランジスタ（２５）のゲートを
被覆する第一の絶縁材料層（５１）と、 前記第一の絶縁材料（５１）上に形成され、前記第１の
プルダウントランジスタ（２５）の第１共通ソース領域
またはドレーン領域（１５）と、前記第２のプルダウン
トランジスタ（２３）のゲートとを接続する第一の導電
性材料層（３５）と、 前記第一の導電性材料層（３５）を少なくとも部分的に
被覆する第二の絶縁材料層（５３）と、 前記第二の絶縁材料層（５３）上に形成され、前記第２
のプルダウントランジスタ（２３）の第２共通ソース領
域またはドレーン領域（１３）と、前記第１のプルダウ
ントランジスタ（２５）のゲートとを接続する第二の導
電性材料層（４１）と、 からなり、 前記第一および第二の絶縁材料層（５１、５３）が、そ
れぞれ第一および第二の開口部（１００）を有し、前記
開口部が共に前記第１共通ソース領域またはドレーン領
域（１５）を露出させ、前記接続導体（４６）の負荷（２７，２９）を越える部
分（４３）が、前記第１ソースまたはドレーン領域（１
５）で第一の導電性材料層（３５）に接続されている こ
とを特徴とする半導体集積回路。 - 【請求項２】 前記第二の開口部（１００）が、前記第
１のプルダウントランジスタ（２５）のゲート上に延長
されることを特徴とする、請求項１記載の回路。 - 【請求項３】 前記第一の導電性材料層（３５）が、前
記第２のプルダウントランジスタ（２３）の第２ソース
またはドレーン領域（１３）を少なくとも部分的に被覆
することを特徴とする、請求項１記載の回路。
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| US07/701,270 US5128738A (en) | 1991-05-16 | 1991-05-16 | Integrated circuit |
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