JPH05160369A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05160369A JPH05160369A JP4147894A JP14789492A JPH05160369A JP H05160369 A JPH05160369 A JP H05160369A JP 4147894 A JP4147894 A JP 4147894A JP 14789492 A JP14789492 A JP 14789492A JP H05160369 A JPH05160369 A JP H05160369A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polysilicon
- layer
- source
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
性の高い素子を提供する。 【構成】 平行ゲートを有する半導体メモリセルが記述
されている。ゲートの方向は、リソグラフィーの非点収
差効果が最小であるように選択される。従って、比較的
均一な幅のゲートが製造され、それによりトランジスタ
動作の予測の可能性が増加する。本発明の実施例のもう
一つの特徴は、二つの導電層とソース/ドレーンの間の
接続である。この接続は、一つのアクセストランジスタ
と一つのプルダウントランジスタの間に接点を形成す
る。
Description
その製造方法に関する。
ち動的ランダムアクセスメモリと異なり、)記憶されて
いるデータの維持のための周期的リフレッシュ信号を必
要としないため、SRAM(“静的ランダムアクセスメ
モリ”)と称される。SRAM内のビット状態は、“フ
リップフロップ”と称される回路を形成する一対の交差
結合(cross-coupled)インバータ内に記憶される。
れの電圧は、回路の動作が一つの出力を高電位に、他方
の出力を低電位にするため、二つの可能な電圧値のうち
一つの電圧においてのみ安定である。フリップフロップ
は回路に電力が供給される限り、与えられた状態を維持
するが、十分な振幅のトリガ電圧や、適当な入力までの
時間間隔が与えられると、状態変化する(すなわちフリ
ップする)ようにできる。
増加してきている。密度増加のほとんどが、より小さい
線幅の使用に起因する。線幅が1ミクロンを下回ると、
ステッパーレンズ非点収差による問題のために、不可能
でないにしても、回路の全印刷部分において一定の線幅
を維持することが極めて困難になる。しばしば、ある方
向の線は、他の方向の線より一貫して大きい幅を有す
る。
は、上述のリソグラフィー法によって形成されるゲート
を利用する。上述の線幅の変化は、ゲートの大きさに影
響し、従って素子動作および最終的にはセル動作に影響
を及ぼす。
ンジスタの一つを、適当なプルダウントランジスタに接
続する方法についてである。接続はしばしば、ゲート上
の窒化物上部層、および追加の処理ステップを必要とす
る。
ンジスタとプルダウントランジスタの間の相互接続を含
む。本実施例は、ゲート構造、ゲート近隣のソースまた
はドレーン、ゲートを被覆する第一の絶縁材料、第一の
絶縁材料を被覆する第一の材料層、および第一の材料層
を少なくとも部分的に被覆する第二の絶縁材料を含む。
第一および第二の絶縁材料はそれぞれ第一および第二の
開口部を有し、それらの開口部は共にソースまたはドレ
ーン領域を露出させる。第二の材料層は第二の絶縁材料
を部分的に被覆し、ソースまたはドレーン領域と第一の
材料層とに接続している。
ある。第一の層は一つのプルダウントランジスタのゲー
トに接続し、続いて行われるエッチングに際して他のプ
ルダウントランジスタのゲートを遮蔽する。第二の層
は、他の機能も行う一方、第一の層および一つのアクセ
ストランジスタのドレーンに接続され、従って接点(例
えば図1の符号15)を形成する。
含むSRAMセルは、フリップフロップとして動作す
る。ゲート19および21を有するトランジスタは、ア
クセストランジスタとして動作する。例えば、トランジ
スタ19が作動している場合、接点17に現れる論理1
は接点15に伝送される。接点15はプルダウントラン
ジスタ23のゲートに接続されている。プルダウントラ
ンジスタ23は導電状態になり、接点13に論理0を与
える。
ンジスタ25を停止させる。結果として接点15におい
て、負荷27を通して論理1が観測される。従って連動
するトランジスタ23および25はラッチ回路として機
能する。接点13または15に低論理(0)または高論
理(1)が与えられると、それは回路によって、動的に
増幅された状態に維持される。
ここでは、図1の回路が小さいセル内において動作し、
なおかつ良好な動作特性を示すことを目的とする。
めに、しばしばアクセスおよびプルダウントランジスタ
のゲートを、種々の方向に延長せざるをえない。しか
し、通常半導体製造において使用されるリソグラフィー
のステッパーレンズにおける非点収差が、ゲートが異な
る方向に延長した場合にゲート幅を変化させる。多くの
ステッパーレンズは、特定の物体方向に対する焦点面が
平面状であり、他の方向よりも光軸対ウェーハの傾きの
少ない非点収差像面湾曲を示す。
(一般に非点収差の影響が最も少ない方向)に延長させ
ることによって、非点収差の問題を解決する。非点収差
像面湾曲の検出および測定方法は、“潜像を利用した半
導体集積回路製造方法(Semiconductor Integrated Cir
cuit Fabrication Utilizing Latent Imaging)”と題
する、本出願人による米国特許出願番号第664,18
7号に記載されている。
域の下には適当な半導体接合が存在する。説明の便宜
上、種々のチノックス領域が図1の接点に関連するとす
る。図2から5のゲートおよびチノックス領域は、一般
に一定縮尺で描かれている。(図2から5において、中
間レベルの酸化物層およびゲート酸化物が省略されてい
る。)さらに図2において、拡大されたポリシリコンラ
ンディングパッドが省略されている。
0は図1の回路図のゲート19および20を構成する。
図1の回路図の接点17および11は図2において、そ
れぞれ対応するチノックス領域によって示される。同様
に図1の接点15および13も、図2において対応する
チノックス領域によって示される。ポリシリコンストラ
イプ25は、図1の左側のプルダウントランジスタ25
のゲートである。
ンストライプ20に平行である。同様に図2のポリシリ
コンストライプ23は、図1の回路の右側のプルダウン
トランジスタ23のゲートに対応する。ポリシリコンス
トライプ23はポリシリコンストライプ25および20
に平行である。従って全てのゲートは平行に設計され
る。ゲート25は接点15とVSS領域の間に、ゲート
23は接点13とVSS領域の間にある。
好ましいように設計される。レンズの非点収差は、試験
パターンラインの設置や、どの方向において非点収差が
最も良好であるかを決定するSEM分析を含む種々の技
術によって評価される。
4,187号に記載されている、ホトレジスト内の潜像
の評価も行われる。適切な方向が決定され、ステッパー
レンズが選択された方向の物体のために活用された後、
図2に従ったセル設計が行われる。
0、25および23示している点において図2に類似し
ている。しかし図3にはポリシリコンパッド26、28
が追加される。便宜上、ポリシリコンパッド26、28
はポリシリコンストライプ20、25および23と同時
に形成される。
おいていくらかポリシリコンストライプ20、23およ
び25と異なるが、それらの存在と位置はSRAMセル
のトランジスタの動作に影響しない。種々の型のセリフ
(図示せず)がポリシリコンラインの設計に使用され得
る。
に本実施例のポリシリコンゲートは全てケイ化物であ
る。
セル設計の可能性が示される。図4において、追加され
た層は従来“ポリ2”と称される。酸化物層が図2のゲ
ートレベルポリ1上に堆積され、ポリ2層とランディン
グパッド28の間の接続のために、上部の酸化物層内の
ランディングパッド28に適当な開口部が設けられる。
図4においてパターンが描かれたポリシリコンパッド3
1、33、および35が形成される。
いて行われるビットライン接続のために、拡大されたラ
ンディングパッドを提供する。ポリシリコン層35はウ
ィンドウを通してポリシリコンパッド28に接続され
る。ポリシリコン層35は、ゲート25に対して、いか
なる直接的電気接続も形成しない。ポリシリコン層35
は続いて行われるエッチングからゲート25を保護す
る。
域15を部分的に被覆する。しかし中間レベル酸化物層
(図6の符号51)の存在のため、この製造段階では、
ポリシリコン層35とチノックス領域15の間は電気的
に接続されていない。ポリシリコン層35の存在によ
り、ゲート25をチッ化物のような保護材料で被覆する
必要がなくなる。
僅かな不整列はポリシリコン層35に接続するだけでゲ
ート25を損傷しないため、連続するウィンドウをチノ
ックス領域15に整列させる必要はない。
と、チノックス領域15の一部を被覆する様子が示され
る。酸化物層51(図2から5には示されていない)
は、ポリシリコン層35がチノックス領域15付近の接
合点に接続することを防ぐ。さらに、もう一つの酸化物
層53がポリシリコン層35上に堆積される。
においてもう一つの酸化物層(例えば図6、7の53)
が堆積され、適当な位置にウィンドウが設けられ、第三
のポリシリコン層60が堆積され、パターンが描かれ
る。特に、チノックス領域13上に一つ、チノックス領
域15上に一つ、合計二つのウィンドウが設けられる。
ように堆積され、パターンが描かれる。ポリシリコン層
60の一部分41は、チノックス領域13上に堆積され
た場合、ポリシリコンパッド26を介してポリシリコン
ゲート25とチノックス領域13の間の電気的接続を提
供する。従って、ポリシリコンパッド41は、図1にお
いて左側のプルダウントランジスタと接点13の間の交
差接続を提供する。
シリコン層35とポリシリコンパッド28間の接続を介
して、ウィンドウ100が設置されている接点(チノッ
クス15)と、ゲート23の間の電気的接続を提供す
る。
領域15とゲート23の間に電気的接続を提供する様子
が示される。図7の構造は、酸化物層53内にウィンド
ウが設置され、層60のポリシリコン部分43が堆積さ
れた後の図6の構造である。図7の構造はいくつかの利
点を有する。ポリシリコン層35は、ウィンドウ設置過
程におけるエッチングから、ゲート25を保護する。
00は正確な位置にある必要がない。すなわち、ウィン
ドウの大きさは、チノックス領域15の大きさを越え、
ゲート25上に延長している。しかし、保護ポリシリコ
ン層35のため、ゲート25を損傷する危険はない。さ
らに図7によると、ポリシリコン部分43はポリシリコ
ン層35および接合点15に接続している。従って図5
における、ポリシリコン層43は図1のゲート23と接
点15の間の必要な相互接続を提供する。
分45は、VCCラインを形成するために、VSS領域
46上に形成される。(ポリシリコン部分41、43お
よび45は、層60の一部分として同時に形成される
が、説明の便宜上個別に称する。)
し、符号で示す領域内のドーピングされない部分を除去
して抵抗負荷を構成することにより、ポリシリコン部分
43および41内に、負荷27および29がそれぞれ形
成される。ドーピングはマスクを使用して行われる。
ィングパッド31および33の付近のランディングパッ
ドに取り付けられる。ランディングパッドは、ビットラ
インのためのマスクについて、実質的な不整合を有利に
提供する。
較的均一な幅のゲートが製造可能である。さらに第一お
よび第二のポリシリコン導電層がソース/ドレーンに接
続されるため、アクセストランジスタとプルダウントラ
ンジスタの間の接点が形成される。
びチノックス領域の概略を示す上視図である。
びチノックス領域の概略を示す上視図である。
の上視図である。
の上視図である。
層) 41 ポリシリコン層一部分 43 ポリシリコン層一部分 45 ポリシリコン層一部分 46 VSS領域 51 中間レベル酸化物層 53 酸化物層 60 ポリシリコン層 100 ウィンドウ
Claims (5)
- 【請求項1】 ゲート構造(25)と、 前記ゲート近隣の、ソースまたはドレーン領域(15)
と、 前記ゲートを被覆する第一の絶縁材料(51)と、 前記第一の絶縁材料を被覆する、第一の材料層(35)
と、 前記第一の材料層(35)を少なくとも部分的に被覆す
る、第二の絶縁材料(53)から成り、 前記第一および第二の絶縁材料(51、53)がそれぞ
れ第一および第二の開口部(100)を有し、前記開口
部が共にソースまたはドレーン領域(15)を露出さ
せ、 第二の材料層(43)が前記第二の絶縁材料(53)を
部分的に被覆し、前記ソースまたはドレーン領域(1
5)と第一の材料層(51)とに接続されていることを
特徴とする、半導体集積回路。 - 【請求項2】 前記第二の開口部(100)が前記ゲー
ト(25)上に延長されることを特徴とする、請求項1
記載の回路。 - 【請求項3】 前記第一の材料(35)がポリシリコン
であることを特徴とする、請求項1記載の回路。 - 【請求項4】 前記第二の材料(43)がポリシリコン
であることを特徴とする、請求項1記載の回路。 - 【請求項5】 前記第一の材料(35)が前記ソースま
たはドレーン領域(15)を少なくとも部分的に被覆す
ることを特徴とする、請求項1記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US701270 | 1991-05-16 | ||
US07/701,270 US5128738A (en) | 1991-05-16 | 1991-05-16 | Integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05160369A true JPH05160369A (ja) | 1993-06-25 |
JP2662144B2 JP2662144B2 (ja) | 1997-10-08 |
Family
ID=24816679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4147894A Expired - Lifetime JP2662144B2 (ja) | 1991-05-16 | 1992-05-15 | 集積回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5128738A (ja) |
EP (1) | EP0514095B1 (ja) |
JP (1) | JP2662144B2 (ja) |
KR (1) | KR100257953B1 (ja) |
DE (1) | DE69222973T2 (ja) |
ES (1) | ES2109311T3 (ja) |
TW (1) | TW198131B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5213990A (en) * | 1992-04-01 | 1993-05-25 | Texas Instruments, Incorporated | Method for forming a stacked semiconductor structure |
JPH05283654A (ja) * | 1992-04-03 | 1993-10-29 | Toshiba Corp | マスクromとその製造方法 |
US5721445A (en) * | 1995-03-02 | 1998-02-24 | Lucent Technologies Inc. | Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity |
US5631112A (en) * | 1995-11-16 | 1997-05-20 | Vanguard International Semiconductor Corporation | Multiple exposure method for photo-exposing photosensitive layers upon high step height topography substrate layers |
US5707765A (en) * | 1996-05-28 | 1998-01-13 | Microunity Systems Engineering, Inc. | Photolithography mask using serifs and method thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60180159A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | 半導体記憶装置 |
JPS63126270A (ja) * | 1986-11-14 | 1988-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
JPH02146849U (ja) * | 1989-05-12 | 1990-12-13 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
EP0365690B1 (en) * | 1988-05-07 | 1999-12-22 | Seiko Epson Corporation | Semiconductor device and semiconductor memory device |
-
1991
- 1991-05-16 US US07/701,270 patent/US5128738A/en not_active Expired - Lifetime
-
1992
- 1992-04-11 TW TW081102826A patent/TW198131B/zh active
- 1992-05-07 KR KR1019920007690A patent/KR100257953B1/ko not_active IP Right Cessation
- 1992-05-08 ES ES92304178T patent/ES2109311T3/es not_active Expired - Lifetime
- 1992-05-08 EP EP92304178A patent/EP0514095B1/en not_active Expired - Lifetime
- 1992-05-08 DE DE69222973T patent/DE69222973T2/de not_active Expired - Fee Related
- 1992-05-15 JP JP4147894A patent/JP2662144B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60180159A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | 半導体記憶装置 |
JPS63126270A (ja) * | 1986-11-14 | 1988-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
JPH02146849U (ja) * | 1989-05-12 | 1990-12-13 |
Also Published As
Publication number | Publication date |
---|---|
EP0514095A3 (en) | 1992-12-30 |
DE69222973D1 (de) | 1997-12-11 |
DE69222973T2 (de) | 1998-03-05 |
EP0514095A2 (en) | 1992-11-19 |
TW198131B (ja) | 1993-01-11 |
ES2109311T3 (es) | 1998-01-16 |
EP0514095B1 (en) | 1997-11-05 |
KR920022535A (ko) | 1992-12-19 |
US5128738A (en) | 1992-07-07 |
KR100257953B1 (ko) | 2000-06-01 |
JP2662144B2 (ja) | 1997-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5627083A (en) | Method of fabricating semiconductor device including step of forming superposition error measuring patterns | |
US9449678B2 (en) | Semiconductor integrated circuit device | |
US6396158B1 (en) | Semiconductor device and a process for designing a mask | |
US5296729A (en) | Semiconductor memory device having static random access memory | |
US6128209A (en) | Semiconductor memory device having dummy bit and word lines | |
CN111863069B (zh) | 八晶体管静态随机存取存储器的布局图案与形成方法 | |
US6072242A (en) | Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same | |
JPH07169856A (ja) | 半導体装置 | |
JP2662144B2 (ja) | 集積回路 | |
JP2521006B2 (ja) | 半導体集積回路の製造方法 | |
US6140711A (en) | Alignment marks of semiconductor substrate and manufacturing method thereof | |
US6833301B2 (en) | Semiconductor device with an improved gate electrode pattern and a method of manufacturing the same | |
KR19990013268A (ko) | 반도체 장치 및 그 제조 방법 | |
US5488248A (en) | Memory integrated circuit | |
US5834161A (en) | Method for fabricating word lines of a semiconductor device | |
US20020008266A1 (en) | Semiconductor memory device | |
JP2000183187A (ja) | 半導体記憶装置およびその製造方法 | |
Gossen | I. The 64-kbit RAM: A prelude to VLSI | |
KR940000312B1 (ko) | 고부하 저항체를 갖는 sram 및 그 제조방법 | |
JPH05198782A (ja) | マスタースライス型半導体装置 | |
KR19990074905A (ko) | 에스램(sram) 셀 | |
JPH05136379A (ja) | 半導体装置の製造方法及びその装置 | |
KR19990033161A (ko) | 반도체 소자의 저항체 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term |