KR19990033161A - 반도체 소자의 저항체 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 저항체 형성 방법에 관한 것이다.

종래의 저항체 형성 방법은 폴리실리콘층이 형성되고, 상호 접속 라인 부분에만 전원 전압용 이온 주입 공정이 실시된다. 이러한 공정을 실시할 경우 상호 접속 라인 부분은 이온이 주입되기 때문에 폴리실리콘층에 손상을 유발하여 저항을 증가시킬 수 있고, 이온 주입 마스크가 오정렬되었을 경우 저항체 부분에 이온이 주입되어 저항체의 저항을 떨어뜨려 초기전류를 증가시키므로 소자 결함을 유발시킬 수 있다.

상술한 문제점을 해결하기 위한 본 발명은 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막을 형성한 후 제 2 폴리실리콘층 및 전도층을 식각하여 제 1 폴리실리콘막 부분을 반도체 소자의 저항체로 사용하고, 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막 부분을 상호 접속 라인으로 사용한다.

Description

반도체 소자의 저항체 형성 방법

본 발명은 반도체 소자의 저항체 형성 방법에 관한 것으로, 특히 HLR(High Load Register) 스태틱 랜덤 억세스 메모리(Static Random Access Memory: 이하 SRAM이라 함) 소자의 상호 접속 라인(interconnection line)과 부하(load) 저항을 두층의 폴리실리콘막 사이에 전도성 물질을 삽입한 후 저항체 부분을 식각하여 이온 주입 공정없이 저항체를 형성하는 방법에 관한 것이다.

도 1은 일반적인 HLR SRAM의 회로도로서, 전원 전압이 저항체에 의해 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)로 인가되어 데이터가 비트 라인(bit line) 또는 /비트 라인(/bit line)에 저장되도록 한다. 상호 접속 라인은 각각의 소자를 연결하는 라인이다.

종래의 저항체 형성 방법을 도 2를 이용하여 설명하면 다음과 같다.

반도체 기판(11) 상부에 폴리실리콘층(12)이 형성되고, 저항체 부분(A)에 감광막 패턴(13)이 형성된다. 그리고 전원 전압용 이온 주입 공정이 실시되어, 상호 접속 라인 부분(B)에만 이온이 주입된다.

이러한 공정에 의해 저항체를 형성할 경우 상호 접속 라인 부분은 이온이 주입되기 때문에 폴리실리콘층에 손상(damage)을 유발하여 오히려 저항을 증가시킬 수 있다. 또한, 이온 주입 공정을 실시하지 않을 경우 소자 결함(device fail)을 유발하며, 오정렬(misalign)되었을 경우 저항체 부분에 이온이 주입되어 저항체의 저항을 떨어뜨려 초기전류(standby current)를 증가시키므로 소자 결함을 유발시킬 수 있다.

저항체는 폴리실리콘막이 두껍게 증착되거나, 임계치수(Critical Dimension; CD)가 클 경우 저항값이 작아져 초기 전류 레벨이 증가하므로 초기 전류에 의한 결함을 유발시킬 수 있다.

따라서, 본 발명은 초기 전류 감소는 물론 폴리실리콘층의 두께나 임계치수등에 충분한 마진(margine)을 주어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 저항체 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막이 순차적으로 형성되는 단계와, 상기 제 2 폴리실리콘막 및 전도층의 일부분이 제거되어 상기 제 1 폴리실리콘막의 일부분이 노출되도록 하여 상기 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막이 적층된 부분이 상호 접속 라인으로 동작되고, 상기 제 1 폴리실리콘막만 존재하는 부분이 저항체로 동작되는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1은 일반적인 HLR SRAM의 회로도.

도 2는 종래의 저항체 형성 방법을 설명하기 위한 단면도.

도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 저항체 형성 방법을 설명하기 위한 소자의 단면도.

<도면의 주요 부분에 대한 부호 설명>

11, 21 : 반도체 기판 12 : 폴리실리콘막

13, 25 : 감광막 패턴 22 : 제 1 폴리실리콘막

23 : 전도층 24 : 제 2 폴리실리콘막

A, A' : 저항체 B, B' : 상호 접속 라인

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 저항체 형성 방법을 설명하기 위한 소자의 단면도이다.

도 3(a)는 반도체 기판(21) 상부에 제 1 폴리실리콘막(22), 전도층(23) 및 제 2 폴리실리콘막(24)이 순차적으로 형성된 단면도이다. 제 1 폴리실리콘막(22)은 상호 접속 라인과 저항체로 사용되는 것으로, 언도프트 폴리실리콘이다. 전도층(23)은 상호 접속 라인 부분의 저항 감소를 위하여 1000Å 이하로 형성되며, 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo)등의 금속으로 형성된다. 제 2 폴리실리콘막(24)는 전도성을 갖는 도프트 폴리실리콘이다.

도 3(b)는 제 2 폴리실리콘막(24) 상부에 감광막 패턴(25)이 형성된 소자의 단면도이다. 감광막 패턴(25)는 저항체가 형성될 부분이 노출되도록 형성된다.

도 3(c)는 감광막 패턴(25)을 마스크로 식각 공정을 실시하여 제 2 폴리실리콘막(24) 및 전도층(23)이 순차적으로 제거된 후 감광막 패턴(25)이 제거된 단면도이다. 이 식각 공정은 건식 및 습식 식각이 가능하며, 제 2 폴리실리콘막(24)이 감지(detect)되는 부분에서 식각 장비가 끝점(end of point; EOP)를 잡아준다. 이러한 공정에 의해 제 2 폴리실리콘막(24) 및 전도층(23)이 식각되어 제 1 폴리실리콘막(22)이 노출된 부분이 저항체(A')가 되고, 식각되지 않은 부분이 상호 연결 라인(B')가 된다.

본 발명은 HLR SRAM을 예로 설명하였지만, SRAM에만 국한되는 것이 아니고, 저항체가 형성되는 모든 메모리 소자에 적용할 수 있다.

상술한 바와 같이 본 발명에 의하면 상호 접속 라인에 전원 전압용 이온 주입 공정을 실시하지 않아도 되기 때문에 이온 주입 공정에 의한 손상을 제거할 수 있고, 이온 주입 공정을 실시하지 않을 경우 또는 이온 주입을 위한 마스크가 오정렬될 경우 발생할 수 있는 소자 결함 또는 오동작을 고려할 필요가 없다. 그리고, 제 1 및 제 2 폴리실리콘막 사이에 전도층을 형성하여 소자의 고속화에 기여할 수 있으며, 저항체 부분의 두께를 줄여 폴리실리콘막의 두께나 임계치수 등에 큰 마진을 줄 수 있다. 또한, 습식 식각 공정으로 제 1 폴리실리콘막 및 전도층을 식각하여 저항체를 형성할 경우 생산성이 크게 향상된다.

Claims (3)

1. 반도체 기판 상부에 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막이 순차적으로 형성되는 단계와,

   상기 제 2 폴리실리콘막 및 전도층의 일부분이 제거되어 상기 제 1 폴리실리콘막의 일부분이 노출되도록 하여 상기 제 1 폴리실리콘막, 전도층 및 제 2 폴리실리콘막이 적층된 부분이 상호 접속 라인으로 동작되고, 상기 제 1 폴리실리콘막만 존재하는 부분이 저항체로 동작되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 저항체 형성 방법.
2. 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 언도프트 폴리실리콘이고, 상기 제 2 폴리실리콘막은 도프트 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 저항체 형성 방법.
3. 제 1 항에 있어서, 상기 전도층은 텅스텐, 알루미늄, 몰리브덴중 적어도 어느 하나가 사용되며 1000Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 저항체 형성 방법.