JP2658238B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2658238B2 JP2658238B2 JP63208193A JP20819388A JP2658238B2 JP 2658238 B2 JP2658238 B2 JP 2658238B2 JP 63208193 A JP63208193 A JP 63208193A JP 20819388 A JP20819388 A JP 20819388A JP 2658238 B2 JP2658238 B2 JP 2658238B2
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- Japan
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- film
- diffusion layer
- electrode layer
- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート電界効果型トランジスタを含む
半導体装置に関する。
半導体装置に関する。
半導体デバイスの高集積化および高性能化を図るため
に、半導体素子の微細化が押し進められている。既に設
計ルールは１ミクロン以下のサブミクロンとなってお
り、今後更に微細化が進むことが予想される。サブミク
ロン寸法の素子を高精度に加工すること自体も困難にな
っていることは言うまでもないが、サブミクロン寸法に
形成された素子の長期信頼性に問題があることが指摘さ
れている。例えば、ホットキャリアによる閾値電圧やド
レイン電流の変動、あるいはゲート電極直下の高濃度ド
レイン領域において生じるバンド間トンネルによるリー
ク電流などである。これらの問題点は、電流電圧を5V一
定にしたまま幾何学的な寸法と不純物濃度をスケーリン
グしたために、ドレイン近傍での高電界によって生じる
ものである。電源電圧も併せてスケーリングすれば信頼
性は保たれるが、システムの互換性や動作速度の低下と
いった別の問題点がある。
に、半導体素子の微細化が押し進められている。既に設
計ルールは１ミクロン以下のサブミクロンとなってお
り、今後更に微細化が進むことが予想される。サブミク
ロン寸法の素子を高精度に加工すること自体も困難にな
っていることは言うまでもないが、サブミクロン寸法に
形成された素子の長期信頼性に問題があることが指摘さ
れている。例えば、ホットキャリアによる閾値電圧やド
レイン電流の変動、あるいはゲート電極直下の高濃度ド
レイン領域において生じるバンド間トンネルによるリー
ク電流などである。これらの問題点は、電流電圧を5V一
定にしたまま幾何学的な寸法と不純物濃度をスケーリン
グしたために、ドレイン近傍での高電界によって生じる
ものである。電源電圧も併せてスケーリングすれば信頼
性は保たれるが、システムの互換性や動作速度の低下と
いった別の問題点がある。
高電界効果を緩和する方法の一つに、ライトリー・ド
ープト・ドレイン構造（LDD）がある。すなわち、高濃
度拡散層に加えて低濃度拡散層を形成したドレイン構造
とすることでドレイン端での電界を緩和させ、ホットキ
ャリヤによるデバイス劣化を抑制する方策である。LDD
構造の欠点は、単純に低濃度拡散層領域を長くして電界
を十分に緩和すると、低濃度拡散層領域における抵抗が
増大するために素子の駆動能力が低下し、デバイスの動
作速度が低下してしまうことである。
ープト・ドレイン構造（LDD）がある。すなわち、高濃
度拡散層に加えて低濃度拡散層を形成したドレイン構造
とすることでドレイン端での電界を緩和させ、ホットキ
ャリヤによるデバイス劣化を抑制する方策である。LDD
構造の欠点は、単純に低濃度拡散層領域を長くして電界
を十分に緩和すると、低濃度拡散層領域における抵抗が
増大するために素子の駆動能力が低下し、デバイスの動
作速度が低下してしまうことである。
電界の緩和と素子の駆動能力を両立させる素子構造と
して、井沢龍一らによって1988年１月25日に電子情報通
信学会技術研究報告87巻No.343の31〜36頁に「高耐圧・
高速5V動作サブミクロンデバイスGOLD」と題した発表が
ある。これによれば第２図に示す構造のｎチャネル電界
効果型MOSトランジスタ（nMOSFET）構造と製造方法を提
案している。このトランジスタは、次のようにして製造
される。すなわち、ゲート電極として間に自然酸化薄膜
34を有する２層多結晶シリコン膜を用い、第1CVDSiO2膜
36をマスクに第２多結晶シリコン膜35をエッチングす
る。この際、自然酸化薄膜34でエッチングを止めるため
に高選択性の条件でエッチングする必要があり、第1CVD
SiO2膜36の両端下において第２多結晶シリコン膜35がサ
イドエッチングされる。つづいてイオン注入法によって
低濃度ｎ形拡散層37を形成する。再びCVDSiO2堆積後、
反応性イオンエッチング（RIE）によってゲート電極パ
ターン側壁にのみ第2CVDSiO2膜38を形成し、これをマス
クにして第１多結晶シリコン膜33をエッチングする。イ
オン注入法によって高濃度ｎ形拡散層39を形成した後、
800℃ウェット酸化条件で選択的に第１多結晶シリコン
膜33の両端を酸化する。多結晶シリコン膜を酸化して得
られたSiO2膜を40で示している。
して、井沢龍一らによって1988年１月25日に電子情報通
信学会技術研究報告87巻No.343の31〜36頁に「高耐圧・
高速5V動作サブミクロンデバイスGOLD」と題した発表が
ある。これによれば第２図に示す構造のｎチャネル電界
効果型MOSトランジスタ（nMOSFET）構造と製造方法を提
案している。このトランジスタは、次のようにして製造
される。すなわち、ゲート電極として間に自然酸化薄膜
34を有する２層多結晶シリコン膜を用い、第1CVDSiO2膜
36をマスクに第２多結晶シリコン膜35をエッチングす
る。この際、自然酸化薄膜34でエッチングを止めるため
に高選択性の条件でエッチングする必要があり、第1CVD
SiO2膜36の両端下において第２多結晶シリコン膜35がサ
イドエッチングされる。つづいてイオン注入法によって
低濃度ｎ形拡散層37を形成する。再びCVDSiO2堆積後、
反応性イオンエッチング（RIE）によってゲート電極パ
ターン側壁にのみ第2CVDSiO2膜38を形成し、これをマス
クにして第１多結晶シリコン膜33をエッチングする。イ
オン注入法によって高濃度ｎ形拡散層39を形成した後、
800℃ウェット酸化条件で選択的に第１多結晶シリコン
膜33の両端を酸化する。多結晶シリコン膜を酸化して得
られたSiO2膜を40で示している。
以上の製造工程を用いると十分に長い低濃度ｎ形拡散
層37がゲート電極両端直下に存在し、高濃度ｎ形拡散層
39はゲート電極より外側に形成される。その結果、ドレ
イン端において横方向電界が緩和されるとともに、低濃
度ｎ形拡散層37においてはゲート電界によってゲート酸
化膜界面にキャリヤが誘起されて抵抗が減少する。すな
わち、電界の緩和と素子の駆動能力を両立させることが
可能となった。
層37がゲート電極両端直下に存在し、高濃度ｎ形拡散層
39はゲート電極より外側に形成される。その結果、ドレ
イン端において横方向電界が緩和されるとともに、低濃
度ｎ形拡散層37においてはゲート電界によってゲート酸
化膜界面にキャリヤが誘起されて抵抗が減少する。すな
わち、電界の緩和と素子の駆動能力を両立させることが
可能となった。
第２図において説明した半導体装置においては、第２
多結晶シリコン膜35をエッチングする際に、第１多結晶
シリコン膜33をエッチングしないためのエッチングスト
ッパーとして極めて薄い自然酸化薄膜34を用いているた
めに、第1CVDSiO2膜36の両端下に第２多結晶シリコン膜
36がサイドエッチングされる。更にゲート電極の微細化
を行おうとすると、第1CVDSiO2膜36の幅とサイドエッチ
ング幅が同等あるいはそれ以下になってしまい、第1CVD
SiO2膜36を支えることができなくなる。そのことを防ぐ
には第２多結晶シリコン35の膜厚を薄くすればよいが、
ゲート電極の抵抗が大きくなってしまい、デバイス動作
速度が低下する。また、ゲート電極としての多結晶シリ
コンは微細化すると抵抗値の増大が無視できなくなり、
また自然酸化薄膜34は薄いとはいうものの絶縁層が間に
存在するのは高速動作上好ましくない。
多結晶シリコン膜35をエッチングする際に、第１多結晶
シリコン膜33をエッチングしないためのエッチングスト
ッパーとして極めて薄い自然酸化薄膜34を用いているた
めに、第1CVDSiO2膜36の両端下に第２多結晶シリコン膜
36がサイドエッチングされる。更にゲート電極の微細化
を行おうとすると、第1CVDSiO2膜36の幅とサイドエッチ
ング幅が同等あるいはそれ以下になってしまい、第1CVD
SiO2膜36を支えることができなくなる。そのことを防ぐ
には第２多結晶シリコン35の膜厚を薄くすればよいが、
ゲート電極の抵抗が大きくなってしまい、デバイス動作
速度が低下する。また、ゲート電極としての多結晶シリ
コンは微細化すると抵抗値の増大が無視できなくなり、
また自然酸化薄膜34は薄いとはいうものの絶縁層が間に
存在するのは高速動作上好ましくない。
本発明の目的は、上述のような問題点を解決した半導
体装置を提供することにある。
体装置を提供することにある。
本発明は、第１導電形の半導体基板上に第２導電形の
低濃度拡散層領域と高濃度拡散層領域からなるソース・
ドレイン構造を有する絶縁ゲート電界効果型トランジス
タを含む半導体装置において、 ゲート絶縁膜と接した第１ゲート電極層と、この第１
ゲート電極層上に積層された膜厚の薄い伝導性のバリア
膜と、さらにこのバリア膜上に積層され且つ前記第１ゲ
ート電極層より幅の狭い前記第１ゲート電極層より低い
抵抗材料からなる第２ゲート電極層の３層構造によって
構成されるゲート電極を有し、前記第２導電形の低濃度
拡散層領域が前記第１ゲート電極層の端部直下に存在
し、前記第１ゲート電極層の側面に形成された側壁絶縁
膜領域を有し、前記第２導電形の高濃度拡散層領域が前
記第１ゲート電極層の端より外側に形成されていること
を特徴としている。
低濃度拡散層領域と高濃度拡散層領域からなるソース・
ドレイン構造を有する絶縁ゲート電界効果型トランジス
タを含む半導体装置において、 ゲート絶縁膜と接した第１ゲート電極層と、この第１
ゲート電極層上に積層された膜厚の薄い伝導性のバリア
膜と、さらにこのバリア膜上に積層され且つ前記第１ゲ
ート電極層より幅の狭い前記第１ゲート電極層より低い
抵抗材料からなる第２ゲート電極層の３層構造によって
構成されるゲート電極を有し、前記第２導電形の低濃度
拡散層領域が前記第１ゲート電極層の端部直下に存在
し、前記第１ゲート電極層の側面に形成された側壁絶縁
膜領域を有し、前記第２導電形の高濃度拡散層領域が前
記第１ゲート電極層の端より外側に形成されていること
を特徴としている。
本発明によれば、第２ゲート電極を反応性イオンエッ
チングする際にバリア膜をエッチングストッパーとし
て、適度の選択比を有し且つサイドエッチングの少ない
異方性エッチング条件によって第２ゲート電極を形成す
れば、ゲート長の縮小に対応することができる。バリア
膜を用いれば第１ゲート電極と第２ゲート電極を異なる
材料を用いてもゲート電極形成後の熱処理による相互の
反応が防止できゲート電極の仕事関数は第１ゲート電極
によって決めることができ、抵抗値は第２ゲート電極層
によって低減できる。また、第１ゲート電極と第２ゲー
ト電極の間には絶縁膜を必要としないため、動作上何等
問題を生じない。
チングする際にバリア膜をエッチングストッパーとし
て、適度の選択比を有し且つサイドエッチングの少ない
異方性エッチング条件によって第２ゲート電極を形成す
れば、ゲート長の縮小に対応することができる。バリア
膜を用いれば第１ゲート電極と第２ゲート電極を異なる
材料を用いてもゲート電極形成後の熱処理による相互の
反応が防止できゲート電極の仕事関数は第１ゲート電極
によって決めることができ、抵抗値は第２ゲート電極層
によって低減できる。また、第１ゲート電極と第２ゲー
ト電極の間には絶縁膜を必要としないため、動作上何等
問題を生じない。
以下、本発明の実施例について図面を用いて詳細に説
明する。
明する。
第１図は、本発明によって得られたCMOSの断面構造を
示す模式図である。その製造工程を追いつつ、構造を説
明する。
示す模式図である。その製造工程を追いつつ、構造を説
明する。
まず、ｐ形シリコン基板１上にｎウェル２を形成し、
後に形成される半導体素子を誘電体分離するための素子
分離SiO2膜３を形成し、ゲート酸化膜４を形成する。
後に形成される半導体素子を誘電体分離するための素子
分離SiO2膜３を形成し、ゲート酸化膜４を形成する。
次に、多結晶シリコン膜を堆積しnMOSFETの第１ゲー
ト電極としてn+多結晶シリコン膜５を、pMOSFETの第１
ゲート電極としてp+多結晶シリコン膜６を用いる。
ト電極としてn+多結晶シリコン膜５を、pMOSFETの第１
ゲート電極としてp+多結晶シリコン膜６を用いる。
次に、伝導性のバリア膜である窒化チタン膜７と第２
ゲート電極となるタングステン膜８を連続してスパッタ
堆積し、タングステン膜８上の所望の位置にCVDSiO2上
層膜９を形成する。
ゲート電極となるタングステン膜８を連続してスパッタ
堆積し、タングステン膜８上の所望の位置にCVDSiO2上
層膜９を形成する。
次に、CVDSiO2上層膜９をマスクとしてタングステン
膜８をRIEによってCVDSiO2上層膜９の直下にのみ残し、
タングステン膜８からなる第２ゲート電極を形成した
後、イオン注入法によって低濃度ｎ形拡散層10と低濃度
ｐ形拡散層11を形成する。
膜８をRIEによってCVDSiO2上層膜９の直下にのみ残し、
タングステン膜８からなる第２ゲート電極を形成した
後、イオン注入法によって低濃度ｎ形拡散層10と低濃度
ｐ形拡散層11を形成する。
次に、CVDSiO2膜を全面に堆積し、RIEによってタング
ステン膜８からなる第２ゲート電極の側面にのみ第1CVD
SiO2側壁膜12を形成する。
ステン膜８からなる第２ゲート電極の側面にのみ第1CVD
SiO2側壁膜12を形成する。
次に、CVDSiO2上層膜９と第1CVDSiO2側壁膜12をマス
クとしてn+多結晶シリコン膜５とp+多結晶シリコン膜６
をRIEによってエッチングし第１ゲート電極を形成す
る。
クとしてn+多結晶シリコン膜５とp+多結晶シリコン膜６
をRIEによってエッチングし第１ゲート電極を形成す
る。
最後に、第1CVDSiO2側壁膜12を形成したと同様の方法
によって第2CVDSiO2側壁膜13を形成し、イオン注入法に
よって高濃度ｎ形拡散層14と高濃度ｐ形拡散層15を形成
すると、第１図に示すような低濃度ｎ形拡散層10がn+多
結晶シリコンからなる第１ゲート電極の端部直下に、低
濃度ｐ形拡散層11がp+多結晶シリコンからなる第１ゲー
ト電極直下に存在し、しかも高濃度ｎ形拡散層14と高濃
度ｐ形拡散層15が第２ゲート電極の端より外側に形成さ
れている構造のnMOSFETとpMOSFETが得られた。
によって第2CVDSiO2側壁膜13を形成し、イオン注入法に
よって高濃度ｎ形拡散層14と高濃度ｐ形拡散層15を形成
すると、第１図に示すような低濃度ｎ形拡散層10がn+多
結晶シリコンからなる第１ゲート電極の端部直下に、低
濃度ｐ形拡散層11がp+多結晶シリコンからなる第１ゲー
ト電極直下に存在し、しかも高濃度ｎ形拡散層14と高濃
度ｐ形拡散層15が第２ゲート電極の端より外側に形成さ
れている構造のnMOSFETとpMOSFETが得られた。
以上の実施例では、本発明をCMOSに適用した場合につ
いて説明したが、本発明はこれに限定されるものではな
く、nMOSFETやpMOSFETにも適用できる。また、第１ゲー
ト電極、バリア膜及び第２ゲート電極としてそれぞれn+
−p+多結晶シリコン、窒化チタン膜およびタングステン
膜の組合せを用いたが、これに限定するものではなく、
第２ゲート電極は抵抗率の低い材質でバリア膜に対して
エッチング選択比が大きいものであればよく、バリア膜
は第１ゲート電極と第２ゲート電極の熱処理による反応
に対してバリア性があればよく、また第１ゲート電極と
しては微細デバイスに用いることが可能であれば金属膜
やシリサイド膜でもよい。
いて説明したが、本発明はこれに限定されるものではな
く、nMOSFETやpMOSFETにも適用できる。また、第１ゲー
ト電極、バリア膜及び第２ゲート電極としてそれぞれn+
−p+多結晶シリコン、窒化チタン膜およびタングステン
膜の組合せを用いたが、これに限定するものではなく、
第２ゲート電極は抵抗率の低い材質でバリア膜に対して
エッチング選択比が大きいものであればよく、バリア膜
は第１ゲート電極と第２ゲート電極の熱処理による反応
に対してバリア性があればよく、また第１ゲート電極と
しては微細デバイスに用いることが可能であれば金属膜
やシリサイド膜でもよい。
〔発明の効果〕 本発明の構造をとることによって、ドレイン端におい
て横方向電界が緩和されるとともに、低濃度拡散層にお
いてはゲート電界によってゲート酸化膜界面にキャリヤ
が誘起されて抵抗が減少し、電界の緩和と素子の駆動能
力を両立させることが可能となり、ゲート長を更に縮小
した場合においてもゲート電極を形成することが可能と
なった。また、ゲート電極と高濃度拡散層が重なり合わ
ないために、ゲートとソース・ドレイン間の寄生容量が
低減され動作速度の高速化が図られるとともに、ゲート
電界によるドレイン領域におけるバンド間トンネル電流
が低減された。また、バリア膜を第２ゲート電極のエッ
チングストッパーとして用いるため、サイドエッチング
を防止でき微細化に対応できた。また、第２ゲート電極
として低抵抗材料を用いることができ、かつ第１ゲート
電極と第２ゲート電極の間には絶縁膜を必要としないた
め、高速動作が可能となった。また、バリア膜の熱的安
定性によって信頼性が向上した。
て横方向電界が緩和されるとともに、低濃度拡散層にお
いてはゲート電界によってゲート酸化膜界面にキャリヤ
が誘起されて抵抗が減少し、電界の緩和と素子の駆動能
力を両立させることが可能となり、ゲート長を更に縮小
した場合においてもゲート電極を形成することが可能と
なった。また、ゲート電極と高濃度拡散層が重なり合わ
ないために、ゲートとソース・ドレイン間の寄生容量が
低減され動作速度の高速化が図られるとともに、ゲート
電界によるドレイン領域におけるバンド間トンネル電流
が低減された。また、バリア膜を第２ゲート電極のエッ
チングストッパーとして用いるため、サイドエッチング
を防止でき微細化に対応できた。また、第２ゲート電極
として低抵抗材料を用いることができ、かつ第１ゲート
電極と第２ゲート電極の間には絶縁膜を必要としないた
め、高速動作が可能となった。また、バリア膜の熱的安
定性によって信頼性が向上した。
第１図は、本発明の実施例における半導体装置の断面構
造を示す模式図、 第２図は、従来例における半導体装置の断面構造を示す
模式図である。 1,31……ｐ形シリコン基板 ２……ｎウェル ３……素子分離SiO2膜 4,32……ゲート酸化膜 ５……n+多結晶シリコン膜 ６……p+多結晶シリコン膜 ７……窒化チタン膜 ８……タングステン膜 ９……CVDSiO2上層膜 10,37……低濃度ｎ形拡散層 11……低濃度ｐ形拡散層 12……第1CVDSiO2側壁膜 13……第2CVDSiO2側壁膜 14,39……高濃度ｎ形拡散層 15……高濃度ｐ形拡散層 33……第１多結晶シリコン膜 34……自然酸化薄膜 35……第２多結晶シリコン膜 36……第1CVDSiO2膜 38……第2CVDSiO2膜 40……多結晶シリコン膜を酸化して得られたSiO2膜
造を示す模式図、 第２図は、従来例における半導体装置の断面構造を示す
模式図である。 1,31……ｐ形シリコン基板 ２……ｎウェル ３……素子分離SiO2膜 4,32……ゲート酸化膜 ５……n+多結晶シリコン膜 ６……p+多結晶シリコン膜 ７……窒化チタン膜 ８……タングステン膜 ９……CVDSiO2上層膜 10,37……低濃度ｎ形拡散層 11……低濃度ｐ形拡散層 12……第1CVDSiO2側壁膜 13……第2CVDSiO2側壁膜 14,39……高濃度ｎ形拡散層 15……高濃度ｐ形拡散層 33……第１多結晶シリコン膜 34……自然酸化薄膜 35……第２多結晶シリコン膜 36……第1CVDSiO2膜 38……第2CVDSiO2膜 40……多結晶シリコン膜を酸化して得られたSiO2膜
Claims (1)
- 【請求項１】第１導電形の半導体基板上に第２導電形の
低濃度拡散層領域と高濃度拡散層領域からなるソース・
ドレイン構造を有する絶縁ゲート電界効果型トランジス
タを含む半導体装置において、 ゲート絶縁膜と接した第１ゲート電極層と、この第１ゲ
ート電極層上に積層された膜厚の薄い伝導性のバリア膜
と、さらにこのバリア膜上に積層され且つ前記第１ゲー
ト電極層より幅の狭い前記第１ゲート電極層より低い抵
抗材料からなる第２ゲート電極層の３層構造によって構
成されるゲート電極を有し、前記第２導電形の低濃度拡
散層領域が前記第１ゲート電極層の端部直下に存在し、
前記第１ゲート電極層の側面に形成された側壁絶縁膜領
域を有し、前記第２導電形の高濃度拡散層領域が前記第
１ゲート電極層の端より外側に形成されていることを特
徴とする絶縁ゲート電界効果型トランジスタを含む半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208193A JP2658238B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208193A JP2658238B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258237A JPH0258237A (ja) | 1990-02-27 |
| JP2658238B2 true JP2658238B2 (ja) | 1997-09-30 |
Family
ID=16552203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208193A Expired - Lifetime JP2658238B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658238B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175259A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0235777A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-08-24 JP JP63208193A patent/JP2658238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258237A (ja) | 1990-02-27 |
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