JP2626910B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2626910B2 JP2626910B2 JP63314762A JP31476288A JP2626910B2 JP 2626910 B2 JP2626910 B2 JP 2626910B2 JP 63314762 A JP63314762 A JP 63314762A JP 31476288 A JP31476288 A JP 31476288A JP 2626910 B2 JP2626910 B2 JP 2626910B2
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- Japan
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- type polysilicon
- semiconductor device
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- boron
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ボロンをドープしたＰ型ポリシリコンをゲ
ート電極とするMIS型半導体装置の製造方法に関し、と
くに高信頼化を図つた製造方法に関するものである。
ート電極とするMIS型半導体装置の製造方法に関し、と
くに高信頼化を図つた製造方法に関するものである。
LSIの高密度化に伴うデバイス寸法の微細化により、
Ｎ型ポリシリコン電極MOSFETより構成されるCMOSのしき
い値制御は難しくなりつつある。CMOSのしきい値制御を
容易にするため、Ｎ型ポリシリコンとはSi基板との仕事
関数差の違うＰ型ポリシリコン電極を用いることが提案
されている。
Ｎ型ポリシリコン電極MOSFETより構成されるCMOSのしき
い値制御は難しくなりつつある。CMOSのしきい値制御を
容易にするため、Ｎ型ポリシリコンとはSi基板との仕事
関数差の違うＰ型ポリシリコン電極を用いることが提案
されている。
Ｐ型ポリシリコ電極MOSデバイスにおいては、電極中
のボロン原子（Ｂ）は水素原子（Ｈ）と結合しやすく多
量に水素を含む。このためＰ型ポリシリコン電極MOSデ
バイスでは、その動作中にSi/SiO2界面における界面準
位密度はデバイス中に含まれる水素との反応により多量
に増加するため、その信頼性はＮ型ポリシリコン電極MO
Sデバイスより低くなるという問題がある。
のボロン原子（Ｂ）は水素原子（Ｈ）と結合しやすく多
量に水素を含む。このためＰ型ポリシリコン電極MOSデ
バイスでは、その動作中にSi/SiO2界面における界面準
位密度はデバイス中に含まれる水素との反応により多量
に増加するため、その信頼性はＮ型ポリシリコン電極MO
Sデバイスより低くなるという問題がある。
本発明の目的は、従来の問題点を解決し、Ｐ型ポリシ
リコン電極を用いたMOSデバイスにおける信頼性の向上
をはかることにある。
リコン電極を用いたMOSデバイスにおける信頼性の向上
をはかることにある。
〔課題を解決するための手段〕 本発明は上記目的を達成するため、半導体基板上に絶
縁膜を介して形成されたボロンをドープしたＰ型ポリシ
リコンより成るゲート電極を有するMIS型半導体装置の
製造方法において、前記ゲート電極中にフツ素原子を導
入する工程を含んでなることを特徴とする。
縁膜を介して形成されたボロンをドープしたＰ型ポリシ
リコンより成るゲート電極を有するMIS型半導体装置の
製造方法において、前記ゲート電極中にフツ素原子を導
入する工程を含んでなることを特徴とする。
本発明は、MOSデバイスのSi/SiO2界面における界面準
位低下を、フツ素原子を電極中に導入すること（以下Ｆ
処理と略す）により行おうとするものである。この方法
によりボロン原子（Ｂ）と結合する水素原子（Ｈ）は存
在しないため、及びゲート酸化膜中に含まれるフツ素原
子が水素原子をトラツプするため、水素原子による界面
準位発生はないものと考えられる。またゲート酸化膜中
に含まれるフツ素原子が水素原子をトラツプするため本
発明のＦ処理により作製したＰ型ポリシリコン電極MOS
キヤパシタと、従来のH2処理により作製したMOSキヤパ
シタの信頼性評価を第２図に示す。試験温度250℃，試
験バイアス＋4MV/cmである。同図からわかるようにＦ処
理を行つたＰ型ポリシリコン電極MOSキヤパシタの界面
準位密度102はH2処理により作製された従来のデバイス
の場合の界面準位密度101に比べて大幅に低下してお
り、Ｐ型ポリシリコン電極MOSデバイスの信頼性を向上
させることができる。
位低下を、フツ素原子を電極中に導入すること（以下Ｆ
処理と略す）により行おうとするものである。この方法
によりボロン原子（Ｂ）と結合する水素原子（Ｈ）は存
在しないため、及びゲート酸化膜中に含まれるフツ素原
子が水素原子をトラツプするため、水素原子による界面
準位発生はないものと考えられる。またゲート酸化膜中
に含まれるフツ素原子が水素原子をトラツプするため本
発明のＦ処理により作製したＰ型ポリシリコン電極MOS
キヤパシタと、従来のH2処理により作製したMOSキヤパ
シタの信頼性評価を第２図に示す。試験温度250℃，試
験バイアス＋4MV/cmである。同図からわかるようにＦ処
理を行つたＰ型ポリシリコン電極MOSキヤパシタの界面
準位密度102はH2処理により作製された従来のデバイス
の場合の界面準位密度101に比べて大幅に低下してお
り、Ｐ型ポリシリコン電極MOSデバイスの信頼性を向上
させることができる。
以下図面にもとづき実施例について説明する。
本発明の実施例を第１図ａ乃至ｃを用いて説明する。
なお実施例として簡単のためにMOSキヤパシタを例に取
り上げるが、これに限定されるものでなくMOSFETでも同
様の効果が期待できる。第１図ａに示すようにSi基板20
1P型100面上にフイールド酸化膜202を3000Å及びゲート
酸化膜203を70Å形成する。次に第１図ｂに示すように
ポリシリコン204を3000Å堆積した後イオン注入30KeV,6
×1015/cm2を用いてボロン及びフツ素を2:1の比で注入3
0KeV,3×1015/cm2し、N2中で20分、800〜900℃の温度で
熱処理を行う。この場合のフツ素濃度は３×1015（1/cm
2）である。ただし、ボロンとフツ素の比は2:1〜10:1の
範囲であればよい。その後第１図ｃに示すようにゲート
電極加工の後PSG膜205の堆積、コンタクトホールの形
成、Al206の蒸着を行う。最後の熱処理は温度400℃でN2
雰囲気大気中で30分行う。
なお実施例として簡単のためにMOSキヤパシタを例に取
り上げるが、これに限定されるものでなくMOSFETでも同
様の効果が期待できる。第１図ａに示すようにSi基板20
1P型100面上にフイールド酸化膜202を3000Å及びゲート
酸化膜203を70Å形成する。次に第１図ｂに示すように
ポリシリコン204を3000Å堆積した後イオン注入30KeV,6
×1015/cm2を用いてボロン及びフツ素を2:1の比で注入3
0KeV,3×1015/cm2し、N2中で20分、800〜900℃の温度で
熱処理を行う。この場合のフツ素濃度は３×1015（1/cm
2）である。ただし、ボロンとフツ素の比は2:1〜10:1の
範囲であればよい。その後第１図ｃに示すようにゲート
電極加工の後PSG膜205の堆積、コンタクトホールの形
成、Al206の蒸着を行う。最後の熱処理は温度400℃でN2
雰囲気大気中で30分行う。
本実施例ではＰ型ポリシリコンへのフツ素原子の導入
法としてイオン注入法を用いた（第１図ｂ）が、これに
限定されるものではない。例えば、フツ素原子のイオン
注入法の代わりに最後の熱処理をフツ素雰囲気中で行う
ようにしてもよい。
法としてイオン注入法を用いた（第１図ｂ）が、これに
限定されるものではない。例えば、フツ素原子のイオン
注入法の代わりに最後の熱処理をフツ素雰囲気中で行う
ようにしてもよい。
以上説明したように、本発明は半導体基板上に絶縁膜
を介して形成されたボロンをドープしたＰ型ポリシリコ
ンより成るゲート電極を有するMIS型半導体装置の製造
方法において、ゲート電極中にフツ素原子を導入する工
程を含むことを特徴とするＦ処理を行うことによりＰ型
ポリシリコン電極MOSデバイスの信頼性を向上させるこ
とができる。
を介して形成されたボロンをドープしたＰ型ポリシリコ
ンより成るゲート電極を有するMIS型半導体装置の製造
方法において、ゲート電極中にフツ素原子を導入する工
程を含むことを特徴とするＦ処理を行うことによりＰ型
ポリシリコン電極MOSデバイスの信頼性を向上させるこ
とができる。
第１図ａ乃至ｃは本発明の実施例を示す工程断面図、第
２図はＰ型ポリシリコン電極MOSキヤパシタの信頼性試
験の結果である。 101……従来のH2処理により作製した場合の界面準位密
度の変化、102……本発明のＦ処理により作製した場合
の界面準位密度の変化、201……Si基板、202……フイー
ルド酸化膜、203……ゲート酸化膜、204……ポリシリコ
ン、205……PSG、206……Al
２図はＰ型ポリシリコン電極MOSキヤパシタの信頼性試
験の結果である。 101……従来のH2処理により作製した場合の界面準位密
度の変化、102……本発明のＦ処理により作製した場合
の界面準位密度の変化、201……Si基板、202……フイー
ルド酸化膜、203……ゲート酸化膜、204……ポリシリコ
ン、205……PSG、206……Al
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介して形成された
ボロンをドープしたＰ型ポリシリコンより成るゲート電
極を有するMIS型半導体装置の製造方法において、 前記ゲート電極中にフツ素原子を導入する工程を含んで
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314762A JP2626910B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314762A JP2626910B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159069A JPH02159069A (ja) | 1990-06-19 |
| JP2626910B2 true JP2626910B2 (ja) | 1997-07-02 |
Family
ID=18057278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314762A Expired - Lifetime JP2626910B2 (ja) | 1988-12-12 | 1988-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626910B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459763B1 (en) | 1990-05-29 | 1997-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistors |
| JPH04157765A (ja) * | 1990-10-20 | 1992-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲート型電界効果トランジスタ及びその製法 |
| KR100291971B1 (ko) | 1993-10-26 | 2001-10-24 | 야마자끼 순페이 | 기판처리장치및방법과박막반도체디바이스제조방법 |
| JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11103050A (ja) | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| WO2018216309A1 (ja) * | 2017-05-22 | 2018-11-29 | シャープ株式会社 | 固体撮像素子、固体撮像素子の製造方法及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035561A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | Νウエル相補型半導体装置の製造方法 |
| JPS6233469A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| JPS62285470A (ja) * | 1986-06-04 | 1987-12-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-12-12 JP JP63314762A patent/JP2626910B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035561A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | Νウエル相補型半導体装置の製造方法 |
| JPS6233469A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| JPS62285470A (ja) * | 1986-06-04 | 1987-12-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159069A (ja) | 1990-06-19 |
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Legal Events
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