JP2658848B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2658848B2 JP2658848B2 JP5326666A JP32666693A JP2658848B2 JP 2658848 B2 JP2658848 B2 JP 2658848B2 JP 5326666 A JP5326666 A JP 5326666A JP 32666693 A JP32666693 A JP 32666693A JP 2658848 B2 JP2658848 B2 JP 2658848B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し特にＰ型ポリシリコンゲートを用いたＰチャネル絶
縁型電界効果トランジスタの製造方法に関する。
関し特にＰ型ポリシリコンゲートを用いたＰチャネル絶
縁型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の製造方法による半導体装置の製造
工程を図４に示す。まず、Ｐ型基板１上に形成されたＰ
型エピ２上にゲート酸化膜３およびポリシリコンゲート
４を形成する。フォトリソグラフィ技術を用いて窓開け
を行った後、Ｎ型ベース層５、Ｐ型ソース層６の形成を
行う。Ｐ型ソース層形成時にゲートポリシリコン４のＰ
型化も同時に行う。層間膜８を形成しフォトリソグラフ
ィ技術を用いて窓開けを行った後表面電極９および裏面
電極１０を形成する。ＭＯＳ構造にフッ素の導入を行う
従来例として特開平２−１５９０６９号公報があげられ
る。５にＭＯＳキャパシタでの実施例を示す。Ｓｉ基板
１１、Ｐ型１００面上にフィールド酸化膜１２を３００
００ｎｍ、ゲート酸化膜３を７００ｎｍ形成する。次に
ポリシリコン４を３００００ｎｍ堆積した後イオン注入
を用いてボロン及びフッ素を２：１の割合で注入し、Ｎ
2 中で２０分、８００〜９００℃の温度で熱処理を行
う。この場合のフッ素濃度は３×１０15（１／ｃｍ2 ）
である。但しボロンとフッ素の比は２：１〜１０：１の
範囲であればよい。その後ゲート電極の加工を行いＰＳ
Ｇ膜１３の堆積，コンタクトホールの形成、Ａｌ１４の
蒸着を行う。最後の熱処理は温度４００℃でＮ2 雰囲
気、大気圧中で３０分行う。尚、フッ素導入法としてイ
オン注入を用いているが、これに限定されるものではな
い。例えばフッ素原子のイオン注入法の代わりに最後の
熱処理をフッ素雰囲気中で行うようにしてもよい。
工程を図４に示す。まず、Ｐ型基板１上に形成されたＰ
型エピ２上にゲート酸化膜３およびポリシリコンゲート
４を形成する。フォトリソグラフィ技術を用いて窓開け
を行った後、Ｎ型ベース層５、Ｐ型ソース層６の形成を
行う。Ｐ型ソース層形成時にゲートポリシリコン４のＰ
型化も同時に行う。層間膜８を形成しフォトリソグラフ
ィ技術を用いて窓開けを行った後表面電極９および裏面
電極１０を形成する。ＭＯＳ構造にフッ素の導入を行う
従来例として特開平２−１５９０６９号公報があげられ
る。５にＭＯＳキャパシタでの実施例を示す。Ｓｉ基板
１１、Ｐ型１００面上にフィールド酸化膜１２を３００
００ｎｍ、ゲート酸化膜３を７００ｎｍ形成する。次に
ポリシリコン４を３００００ｎｍ堆積した後イオン注入
を用いてボロン及びフッ素を２：１の割合で注入し、Ｎ
2 中で２０分、８００〜９００℃の温度で熱処理を行
う。この場合のフッ素濃度は３×１０15（１／ｃｍ2 ）
である。但しボロンとフッ素の比は２：１〜１０：１の
範囲であればよい。その後ゲート電極の加工を行いＰＳ
Ｇ膜１３の堆積，コンタクトホールの形成、Ａｌ１４の
蒸着を行う。最後の熱処理は温度４００℃でＮ2 雰囲
気、大気圧中で３０分行う。尚、フッ素導入法としてイ
オン注入を用いているが、これに限定されるものではな
い。例えばフッ素原子のイオン注入法の代わりに最後の
熱処理をフッ素雰囲気中で行うようにしてもよい。
【０００３】
【発明が解決しようとする課題】この従来の方法による
フッ素導入ではフッ素のイオン注入が、ボロンと同時で
あったり熱処理が８００〜９００℃であるためボロンの
ゲート酸化膜中での増速拡散を促進してしまう。このた
めボロンが基板側に拡散してしまい特性の不安定要因と
なってしまう。
フッ素導入ではフッ素のイオン注入が、ボロンと同時で
あったり熱処理が８００〜９００℃であるためボロンの
ゲート酸化膜中での増速拡散を促進してしまう。このた
めボロンが基板側に拡散してしまい特性の不安定要因と
なってしまう。
【０００４】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、ゲート酸化膜中の水素をトラップするた
めのフッ素の導入工程を含んでいる。又、フッ素はＰ型
不純物、特にボロンのゲート酸化膜中の増速拡散を促進
するための、Ｐ型ポリシリコンゲートの形成以降、フッ
素の形成を３０〜５０ＫｅＶ、７００〜８００℃で行う
ことを特徴とする。
の製造方法は、ゲート酸化膜中の水素をトラップするた
めのフッ素の導入工程を含んでいる。又、フッ素はＰ型
不純物、特にボロンのゲート酸化膜中の増速拡散を促進
するための、Ｐ型ポリシリコンゲートの形成以降、フッ
素の形成を３０〜５０ＫｅＶ、７００〜８００℃で行う
ことを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の製造工程を示す
断面図である。Ｐ型基板１上のＰ型エピ２上にゲート酸
化膜３、ポリシリコンゲート４を形成する。フォトリソ
グラフィ技術を用いて窓開けを行った後、Ｎ型ベース層
５、Ｐ型ソース層６を形成する。このときの熱処理によ
りポリシリコンゲート４のＰ型化も同時に行う。Ｐ型ポ
リシリコンゲートの形成後、全面にフッ素のイオン注入
を行う。この際の注入エネルギーは３０〜５０ＫｅＶが
適当である。イオン注入後７００〜８００℃で熱処理を
行い、層間膜８を全面に形成する。フォトリソグラフィ
技術を用いて窓開けを行った後、表面電極９および裏面
電極１０を形成する。図２に主な工程を示す。この場
合、層間膜形成とフッ素イオン注入は工程を入れ換えて
も問題はない。但しフッ素イオン注入エネルギーを適正
化する必要がある。
断面図である。Ｐ型基板１上のＰ型エピ２上にゲート酸
化膜３、ポリシリコンゲート４を形成する。フォトリソ
グラフィ技術を用いて窓開けを行った後、Ｎ型ベース層
５、Ｐ型ソース層６を形成する。このときの熱処理によ
りポリシリコンゲート４のＰ型化も同時に行う。Ｐ型ポ
リシリコンゲートの形成後、全面にフッ素のイオン注入
を行う。この際の注入エネルギーは３０〜５０ＫｅＶが
適当である。イオン注入後７００〜８００℃で熱処理を
行い、層間膜８を全面に形成する。フォトリソグラフィ
技術を用いて窓開けを行った後、表面電極９および裏面
電極１０を形成する。図２に主な工程を示す。この場
合、層間膜形成とフッ素イオン注入は工程を入れ換えて
も問題はない。但しフッ素イオン注入エネルギーを適正
化する必要がある。
【０００７】図３は本発明の第２の実施例を示す断面図
である。第２の実施例では横型ＭＯＳに適用している。
これにより信頼性の高い横型ＭＯＳを提供でき高性能の
ＭＯＳＩＣを製造することが可能となる。
である。第２の実施例では横型ＭＯＳに適用している。
これにより信頼性の高い横型ＭＯＳを提供でき高性能の
ＭＯＳＩＣを製造することが可能となる。
【０００８】
【発明の効果】以上説明した様に本発明は、半導体装置
の製造方法においてＰ型ポリシリコンゲートの形成以降
にフッ素の導入を行い、更にその形成条件を３０〜５０
ＫｅＶ７００〜８００℃と適正化することにより、Ｐ型
不純物のゲート酸化膜中の増速拡散を防ぎつつ、ゲート
酸化膜中の水素をトラップしゲート酸化膜の表面電荷密
度を安定させゲートバイアス試験における特性変動を減
少させるという効果を有する。
の製造方法においてＰ型ポリシリコンゲートの形成以降
にフッ素の導入を行い、更にその形成条件を３０〜５０
ＫｅＶ７００〜８００℃と適正化することにより、Ｐ型
不純物のゲート酸化膜中の増速拡散を防ぎつつ、ゲート
酸化膜中の水素をトラップしゲート酸化膜の表面電荷密
度を安定させゲートバイアス試験における特性変動を減
少させるという効果を有する。
【図１】一実施例の工程断面図。
【図２】一実施例の主な工程線図。
【図３】第２の実施例の断面図。
【図４】従来の工程による断面図。
【図５】フッ素導入における従来工程断面図。
１ Ｐ型基板 ２ Ｐ型エピ ３ ゲート酸化膜 ４ ポリシリコンゲート ５ Ｎ型ベース層 ６ Ｐ型ソース層 ７ フッ素イオン注入 ８ 層間膜 ９ 表面電極 １０ 裏面電極 １１ Ｓｉ基板 １２ フィールド酸化膜 １３ ＰＳＧ膜 １４ Ａｌ １５ Ｎ型基板
Claims (1)
- 【請求項１】 ゲートポリシリコンがＰ型であるＰチャ
ネル絶縁型電界効果トランジスタにおいて、Ｐ型ゲート
ポリシリコン及びソース領域の形成以降にゲートポリシ
リコン中にフッ素の導入を行うことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326666A JP2658848B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326666A JP2658848B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183510A JPH07183510A (ja) | 1995-07-21 |
| JP2658848B2 true JP2658848B2 (ja) | 1997-09-30 |
Family
ID=18190314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326666A Expired - Fee Related JP2658848B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658848B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0908947A3 (en) * | 1997-09-29 | 2000-08-16 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| JP4698043B2 (ja) * | 2001-03-01 | 2011-06-08 | 嘉昭 佐藤 | コンクリートスラッジ微粉末回収方法および装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163876A (ja) * | 1989-11-22 | 1991-07-15 | Hitachi Ltd | 半導体装置 |
| JPH04167469A (ja) * | 1990-10-31 | 1992-06-15 | Olympus Optical Co Ltd | 固体撮像装置の製造方法 |
-
1993
- 1993-12-24 JP JP5326666A patent/JP2658848B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183510A (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970506 |
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