JP2576460Y2 - 電圧制御回路 - Google Patents
電圧制御回路Info
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- JP2576460Y2 JP2576460Y2 JP1992064498U JP6449892U JP2576460Y2 JP 2576460 Y2 JP2576460 Y2 JP 2576460Y2 JP 1992064498 U JP1992064498 U JP 1992064498U JP 6449892 U JP6449892 U JP 6449892U JP 2576460 Y2 JP2576460 Y2 JP 2576460Y2
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Description
【０００１】
【産業上の利用分野】本考案は、高電流利得トランジス
タのコレクタ・エミッタ間電圧を制限し、高電流利得ト
ランジスタを保護する電圧制限回路に関し、特に高速・
大振幅入力に対しても高電流利得トランジスタを保護し
うる電圧制限回路に関する。
タのコレクタ・エミッタ間電圧を制限し、高電流利得ト
ランジスタを保護する電圧制限回路に関し、特に高速・
大振幅入力に対しても高電流利得トランジスタを保護し
うる電圧制限回路に関する。
【０００２】
【従来の技術】高電流利得トランジスタは通常のトラン
ジスタと比較して電流利得が１０倍程度ある反面、通常
のトランジスタのコレクタ・エミッタ間耐圧が”１４
Ｖ”程度なのに対し、高電流利得トランジスタのコレク
タ・エミッタ間耐圧は”６Ｖ”程度と非常に小さい。従
って、高電流利得トランジスタを用いるに際してはコレ
クタ・エミッタ間電圧が耐圧を越えないように電圧制限
回路を付加する必要がある。
ジスタと比較して電流利得が１０倍程度ある反面、通常
のトランジスタのコレクタ・エミッタ間耐圧が”１４
Ｖ”程度なのに対し、高電流利得トランジスタのコレク
タ・エミッタ間耐圧は”６Ｖ”程度と非常に小さい。従
って、高電流利得トランジスタを用いるに際してはコレ
クタ・エミッタ間電圧が耐圧を越えないように電圧制限
回路を付加する必要がある。
【０００３】図５は従来の電圧制限回路を用いたバッフ
ァアンプの一例を示す回路図である。図５において１は
高電流利得トランジスタ、２は定電流源、３は負荷容
量、４は従来の電圧制限回路である定電圧回路、５はト
ランジスタ、６は高電流利得トランジスタのコレクタに
生じる寄生容量及び配線容量等の容量、１００はバッフ
ァアンプの入力電圧、１０１は出力電圧である。
ァアンプの一例を示す回路図である。図５において１は
高電流利得トランジスタ、２は定電流源、３は負荷容
量、４は従来の電圧制限回路である定電圧回路、５はト
ランジスタ、６は高電流利得トランジスタのコレクタに
生じる寄生容量及び配線容量等の容量、１００はバッフ
ァアンプの入力電圧、１０１は出力電圧である。
【０００４】入力電圧１００は高電流利得トランジスタ
１のベースに入力され、高電流利得トランジスタ１のエ
ミッタは定電流源２、負荷容量３及び定電圧回路４の一
端に接続されると共に出力電圧１０１として出力され
る。定電圧回路４の他端はトランジスタ５のベースに接
続され、トランジスタ５のエミッタは容量６の一端及び
高電流利得トランジスタ１のコレクタに接続される。ま
た、トランジスタ５のコレクタは正電圧源”ＶCC”に接
続され、定電流源２、負荷容量３の他端、容量６の他端
は接地される。
１のベースに入力され、高電流利得トランジスタ１のエ
ミッタは定電流源２、負荷容量３及び定電圧回路４の一
端に接続されると共に出力電圧１０１として出力され
る。定電圧回路４の他端はトランジスタ５のベースに接
続され、トランジスタ５のエミッタは容量６の一端及び
高電流利得トランジスタ１のコレクタに接続される。ま
た、トランジスタ５のコレクタは正電圧源”ＶCC”に接
続され、定電流源２、負荷容量３の他端、容量６の他端
は接地される。
【０００５】図５において、電圧制御回路である定電圧
回路４は高電流利得トランジスタ１のエミッタ電圧を検
出して、このエミッタ電圧に一定電圧を加算した電圧を
発生させる。また、トランジスタ５は電圧制御回路であ
る定電圧回路４の出力電圧を高電流利得トランジスタの
コレクタに供給する。この結果、高電流利得トランジス
タ１のコレクタ・エミッタ間に定電圧回路４及びトラン
ジスタ５を接続することにより、高電流利得トランジス
タのコレクタ・エミッタ間電圧が一定に保たれ、高電流
利得トランジスタ１のコレクタ・エミッタ間耐圧を越え
ない。
回路４は高電流利得トランジスタ１のエミッタ電圧を検
出して、このエミッタ電圧に一定電圧を加算した電圧を
発生させる。また、トランジスタ５は電圧制御回路であ
る定電圧回路４の出力電圧を高電流利得トランジスタの
コレクタに供給する。この結果、高電流利得トランジス
タ１のコレクタ・エミッタ間に定電圧回路４及びトラン
ジスタ５を接続することにより、高電流利得トランジス
タのコレクタ・エミッタ間電圧が一定に保たれ、高電流
利得トランジスタ１のコレクタ・エミッタ間耐圧を越え
ない。
【０００６】
【考案が解決しようとする課題】しかし、図５に示す従
来のバッファアンプでは、定電流源２の出力電流を”Ｉ
2 ”、負荷容量３の容量を”ＣL ”とした場合、高速の
立ち下がり、即ち、”Ｉ2／ＣL”の速度以上の立ち下が
り入力があると、定電流源２の出力電流”Ｉ2 ”は全て
負荷容量３の放電電流となってしまう。
来のバッファアンプでは、定電流源２の出力電流を”Ｉ
2 ”、負荷容量３の容量を”ＣL ”とした場合、高速の
立ち下がり、即ち、”Ｉ2／ＣL”の速度以上の立ち下が
り入力があると、定電流源２の出力電流”Ｉ2 ”は全て
負荷容量３の放電電流となってしまう。
【０００７】従って、高電流利得トランジスタ１のコレ
クタ電流”ＩC1”は”０”となり、容量６に充電されて
いる電荷の放電は行われず、高電流利得トランジスタ１
のコレクタの電位は図６中”イ”に示すように変化しな
い。一方、高電流利得トランジスタ１のエミッタの電位
は、図６中”ロ”に示す高電流利得トランジスタ１のベ
ースの電位、即ち、入力電圧１００に従って図６中”
ハ”に示すように電位が減少して行く。この結果、高電
流利得トランジスタ１のコレクタ・エミッタ間電圧が大
きくなり、特に高速及び大振幅入力等に対しては高電流
利得トランジスタ１のコレクタ・エミッタ間耐圧を越え
てしまう場合もある。従って本考案の目的は、高速及び
大振幅入力等に対しても、高電流利得トランジスタのコ
レクタ・エミッタ間電圧が耐圧を越えない電圧制御回路
を実現することにある。
クタ電流”ＩC1”は”０”となり、容量６に充電されて
いる電荷の放電は行われず、高電流利得トランジスタ１
のコレクタの電位は図６中”イ”に示すように変化しな
い。一方、高電流利得トランジスタ１のエミッタの電位
は、図６中”ロ”に示す高電流利得トランジスタ１のベ
ースの電位、即ち、入力電圧１００に従って図６中”
ハ”に示すように電位が減少して行く。この結果、高電
流利得トランジスタ１のコレクタ・エミッタ間電圧が大
きくなり、特に高速及び大振幅入力等に対しては高電流
利得トランジスタ１のコレクタ・エミッタ間耐圧を越え
てしまう場合もある。従って本考案の目的は、高速及び
大振幅入力等に対しても、高電流利得トランジスタのコ
レクタ・エミッタ間電圧が耐圧を越えない電圧制御回路
を実現することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本考案では、高電流利得トランジスタのエミ
ッタ電圧を検出して、このエミッタ電圧に一定電圧を加
算した電圧を前記高電流利得トランジスタのコレクタに
供給することにより、前記高電流利得トランジスタのコ
レクタ・エミッタ間電圧を制限する電圧制限回路におい
て、前記高電流利得トランジスタのコレクタに接続さ
れ、前記コレクタに生じる容量に充電された電荷を放電
するバイアス電流回路を備えたことを特徴とするもので
ある。
るために、本考案では、高電流利得トランジスタのエミ
ッタ電圧を検出して、このエミッタ電圧に一定電圧を加
算した電圧を前記高電流利得トランジスタのコレクタに
供給することにより、前記高電流利得トランジスタのコ
レクタ・エミッタ間電圧を制限する電圧制限回路におい
て、前記高電流利得トランジスタのコレクタに接続さ
れ、前記コレクタに生じる容量に充電された電荷を放電
するバイアス電流回路を備えたことを特徴とするもので
ある。
【０００９】
【作用】高電流利得トランジスタのコレクタにバイアス
電流回路を付加することにより、高電流利得トランジス
タのコレクタに生じる容量に充電された電荷が放電され
る。
電流回路を付加することにより、高電流利得トランジス
タのコレクタに生じる容量に充電された電荷が放電され
る。
【００１０】
【実施例】以下本考案を図面を用いて詳細に説明する。
図１は本考案に係る電圧制御回路を用いたバッファアン
プの一例を示す構成回路図である。ここで、１〜６，１
００，１０１は図５と同一符号を付してある。図１にお
いて７はバイアス電流回路５０である定電流源である。
また、定電圧回路４、トランジスタ５及び定電流源７は
本考案に係る電圧制御回路５１を構成している。
図１は本考案に係る電圧制御回路を用いたバッファアン
プの一例を示す構成回路図である。ここで、１〜６，１
００，１０１は図５と同一符号を付してある。図１にお
いて７はバイアス電流回路５０である定電流源である。
また、定電圧回路４、トランジスタ５及び定電流源７は
本考案に係る電圧制御回路５１を構成している。
【００１１】図１における各構成要素の接続関係につい
ても図５とほぼ同様であり、異なる点は定電流源７の一
端が高電流利得トランジスタ１のコレクタに接続され、
定電流源７の他端が接地されていることである。
ても図５とほぼ同様であり、異なる点は定電流源７の一
端が高電流利得トランジスタ１のコレクタに接続され、
定電流源７の他端が接地されていることである。
【００１２】図１に示す実施例の動作を説明する。高速
・大振幅の入力があると、前述のように定電流源２の出
力電流は全て負荷容量３の放電電流となり、高電流利得
トランジスタ１のコレクタ電流は”０”となり、定電流
源２によっては容量６に充電されている電荷の放電が行
われない。しかし、高電流利得トランジスタ１のコレク
タには定電流源７が接続されているため、容量６に充電
されている電荷は定電流源７によって放電されることに
なる。この結果、高電流利得トランジスタ１のコレクタ
・エミッタ間電圧が耐圧を越えるのを防ぐことができ
る。
・大振幅の入力があると、前述のように定電流源２の出
力電流は全て負荷容量３の放電電流となり、高電流利得
トランジスタ１のコレクタ電流は”０”となり、定電流
源２によっては容量６に充電されている電荷の放電が行
われない。しかし、高電流利得トランジスタ１のコレク
タには定電流源７が接続されているため、容量６に充電
されている電荷は定電流源７によって放電されることに
なる。この結果、高電流利得トランジスタ１のコレクタ
・エミッタ間電圧が耐圧を越えるのを防ぐことができ
る。
【００１３】ここで、図２は図１に示す回路をシミュレ
ーションした結果を示す特性曲線図である。図２（Ａ）
において”イ”は入力電圧１００、”ロ”は出力電圧１
０１をそれぞれ示している。また、図２（Ｂ）におい
て”ハ”は定電流源７を除いた場合、”ニ”は定電流源
７を接続した場合の高電流利得トランジスタ１のコレク
タ・エミッタ間電圧をそれぞれ示している。
ーションした結果を示す特性曲線図である。図２（Ａ）
において”イ”は入力電圧１００、”ロ”は出力電圧１
０１をそれぞれ示している。また、図２（Ｂ）におい
て”ハ”は定電流源７を除いた場合、”ニ”は定電流源
７を接続した場合の高電流利得トランジスタ１のコレク
タ・エミッタ間電圧をそれぞれ示している。
【００１４】図２（Ａ）及び（Ｂ）からも分かるように
定電流源７によって容量６に充電されている電荷を放電
させることにより、入力電圧１００及び出力電圧１０１
の立ち下がり部分の高電流利得トランジスタ１のコレク
タ・エミッタ間電圧の増加を除去することができる。
定電流源７によって容量６に充電されている電荷を放電
させることにより、入力電圧１００及び出力電圧１０１
の立ち下がり部分の高電流利得トランジスタ１のコレク
タ・エミッタ間電圧の増加を除去することができる。
【００１５】なお、図１に示す実施例では電圧制御回路
を定電圧回路４として取り扱っており、出力電圧１０１
の変化に対して理想的に追従するとしているため、図２
（Ｂ）の”ニ”では特性がほぼ平坦になっている。しか
し、実際の電圧制御回路は理想的ではないので特性が異
なる。
を定電圧回路４として取り扱っており、出力電圧１０１
の変化に対して理想的に追従するとしているため、図２
（Ｂ）の”ニ”では特性がほぼ平坦になっている。しか
し、実際の電圧制御回路は理想的ではないので特性が異
なる。
【００１６】従って、図３は図１の電圧制御回路等を具
体的に示した構成回路図である。ここで、１，３，５，
６，１００，１０１は図５と同一符号を付してある。図
３において８は定電圧源、９，１１，１３，１４，２
２，２４，２５及び２８はトランジスタ、１０，１２，
１５，２０，２１，２３，２６及び２９は抵抗、１６，
１７，１８，１９及び２７は容量である。また、抵抗９
及びトランジスタ１０はバイアス電流回路５０ａを、
５，９，１０，１３〜２９は電圧制御回路５１ａをそれ
ぞれ構成している。
体的に示した構成回路図である。ここで、１，３，５，
６，１００，１０１は図５と同一符号を付してある。図
３において８は定電圧源、９，１１，１３，１４，２
２，２４，２５及び２８はトランジスタ、１０，１２，
１５，２０，２１，２３，２６及び２９は抵抗、１６，
１７，１８，１９及び２７は容量である。また、抵抗９
及びトランジスタ１０はバイアス電流回路５０ａを、
５，９，１０，１３〜２９は電圧制御回路５１ａをそれ
ぞれ構成している。
【００１７】入力電圧１００は高電流利得トランジスタ
１のベースに入力され、高電流利得トランジスタ１のエ
ミッタは負荷容量３の一端、トランジスタ１１のコレク
タ、トランジスタ１３のベースにそれぞれ接続されると
共に出力電圧１０１として出力される。トランジスタ１
３のエミッタはトランジスタ１４のコレクタ、容量１６
の一端及びトランジスタ２４のベースに接続される。
１のベースに入力され、高電流利得トランジスタ１のエ
ミッタは負荷容量３の一端、トランジスタ１１のコレク
タ、トランジスタ１３のベースにそれぞれ接続されると
共に出力電圧１０１として出力される。トランジスタ１
３のエミッタはトランジスタ１４のコレクタ、容量１６
の一端及びトランジスタ２４のベースに接続される。
【００１８】トランジスタ２４のエミッタは容量１８及
び１９の一端、抵抗２３の一端に接続され、抵抗２３の
他端はトランジスタ２２のエミッタに、トランジスタ２
２のベースは抵抗２６の一端、容量２７の一端及びトラ
ンジスタ２８のコレクタに接続される。また、トランジ
スタ２２のコレクタは抵抗２１の一端、容量１８の他
端、トランジスタ５のベースにそれぞれ接続される。
び１９の一端、抵抗２３の一端に接続され、抵抗２３の
他端はトランジスタ２２のエミッタに、トランジスタ２
２のベースは抵抗２６の一端、容量２７の一端及びトラ
ンジスタ２８のコレクタに接続される。また、トランジ
スタ２２のコレクタは抵抗２１の一端、容量１８の他
端、トランジスタ５のベースにそれぞれ接続される。
【００１９】抵抗２１の他端は容量１７の一端、抵抗２
０の一端及びトランジスタ２５のベースに接続される。
また、トランジスタ２５のエミッタは抵抗２６の他端に
接続される。さらに、トランジスタ５のエミッタは高電
流利得トランジスタ１及びトランジスタ９のコレクタ、
容量６に一端に接続される。
０の一端及びトランジスタ２５のベースに接続される。
また、トランジスタ２５のエミッタは抵抗２６の他端に
接続される。さらに、トランジスタ５のエミッタは高電
流利得トランジスタ１及びトランジスタ９のコレクタ、
容量６に一端に接続される。
【００２０】また、定電圧源８の一端はトランジスタ
９，１１，１４及び２８のベースに接続され、トランジ
スタ９，１１，１４及び２８のエミッタは抵抗１０，１
２，１５及び２９の一端にそれぞれ接続される。
９，１１，１４及び２８のベースに接続され、トランジ
スタ９，１１，１４及び２８のエミッタは抵抗１０，１
２，１５及び２９の一端にそれぞれ接続される。
【００２１】トランジスタ５，１３及び２５のコレク
タ、抵抗２０の他端は正電圧源”ＶCC”に、定電圧源８
の他端、トランジスタ２４のコレクタ、抵抗１０，１
２，１５及び２９の他端は負電圧源”ＶEE”にそれぞれ
接続され、負荷容量３、容量６，１６，１７，１９及び
２７の他端は接地される。
タ、抵抗２０の他端は正電圧源”ＶCC”に、定電圧源８
の他端、トランジスタ２４のコレクタ、抵抗１０，１
２，１５及び２９の他端は負電圧源”ＶEE”にそれぞれ
接続され、負荷容量３、容量６，１６，１７，１９及び
２７の他端は接地される。
【００２２】ここで、図４は図３に示す回路をシミュレ
ーションした結果を示す特性曲線図である。図４（Ａ）
において”イ”は入力電圧１００、”ロ”は出力電圧１
０１をそれぞれ示している。また、図４（Ｂ）におい
て”ハ”はバイアス電流回路５０ａを除いた場合、”
ニ”はバイアス電流回路５０ａを接続した場合の高電流
利得トランジスタ１のコレクタ・エミッタ間電圧をそれ
ぞれ示している。
ーションした結果を示す特性曲線図である。図４（Ａ）
において”イ”は入力電圧１００、”ロ”は出力電圧１
０１をそれぞれ示している。また、図４（Ｂ）におい
て”ハ”はバイアス電流回路５０ａを除いた場合、”
ニ”はバイアス電流回路５０ａを接続した場合の高電流
利得トランジスタ１のコレクタ・エミッタ間電圧をそれ
ぞれ示している。
【００２３】電圧制御回路５１ａは出力電圧１０１に対
して応答の遅れが生じるので、図４（Ｂ）に示す特性は
図２（Ｂ）のように平坦にはならない。しかし、バイア
ス電流回路５０ａを接続することにより、図４中”ホ”
の部分に示すように高電流利得トランジスタ１のコレク
タ・エミッタ間電圧の増加を除去することができる。ま
た、コレクタ・エミッタ間電圧は図４中”ヘ”に示す高
電流利得トランジスタ１のコレクタ・エミッタ間耐圧を
越えることを防ぐことができる。
して応答の遅れが生じるので、図４（Ｂ）に示す特性は
図２（Ｂ）のように平坦にはならない。しかし、バイア
ス電流回路５０ａを接続することにより、図４中”ホ”
の部分に示すように高電流利得トランジスタ１のコレク
タ・エミッタ間電圧の増加を除去することができる。ま
た、コレクタ・エミッタ間電圧は図４中”ヘ”に示す高
電流利得トランジスタ１のコレクタ・エミッタ間耐圧を
越えることを防ぐことができる。
【００２４】
【考案の効果】以上説明したことから明らかなように、
本考案によれば次のような効果がある。高電流利得トラ
ンジスタのコレクタにバイアス電流回路を付加し、高電
流利得トランジスタのコレクタに生じる容量に充電され
た電荷を放電することにより、特に高速及び大振幅入力
等に対しても、高電流利得トランジスタのコレクタ・エ
ミッタ間電圧が耐圧を越えない電圧制御回路が実現でき
る。
本考案によれば次のような効果がある。高電流利得トラ
ンジスタのコレクタにバイアス電流回路を付加し、高電
流利得トランジスタのコレクタに生じる容量に充電され
た電荷を放電することにより、特に高速及び大振幅入力
等に対しても、高電流利得トランジスタのコレクタ・エ
ミッタ間電圧が耐圧を越えない電圧制御回路が実現でき
る。
【図１】本考案に係る電圧制御回路を用いたバッファア
ンプの一例を示す構成回路図である。
ンプの一例を示す構成回路図である。
【図２】図１に示す回路をシミュレーションした結果を
示す特性曲線図である。
示す特性曲線図である。
【図３】図１の電圧制御回路等を具体的に示した構成回
路図である。
路図である。
【図４】図３に示す回路をシミュレーションした結果を
示す特性曲線図である。
示す特性曲線図である。
【図５】従来の電圧制限回路を用いたバッファアンプの
一例を示す回路図である。
一例を示す回路図である。
【図６】図５に示す回路の高電流利得トランジスタの各
端子の電位を示す特性曲線図である。
端子の電位を示す特性曲線図である。
１ 高電流利得トランジスタ ２ 定電流源 ３ 負荷容量 ４ 定電圧回路 ５，９，１１，１３，１４，２２，２４，２５，２８
トランジスタ ６，１６，１７，１８，１９，２７ 容量 ７ 定電流源 ８ 定電圧源 １０，１２，１５，２０，２１，２３，２６，２９ 抵
抗 ５０，５０ａ バイアス電流回路 ５１，５１ａ 電圧制御回路 １００ 入力電圧 １０１ 出力電圧
トランジスタ ６，１６，１７，１８，１９，２７ 容量 ７ 定電流源 ８ 定電圧源 １０，１２，１５，２０，２１，２３，２６，２９ 抵
抗 ５０，５０ａ バイアス電流回路 ５１，５１ａ 電圧制御回路 １００ 入力電圧 １０１ 出力電圧
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/52 H03F 3/50
Claims (1)
- 【請求項１】高電流利得トランジスタのエミッタ電圧を
検出して、このエミッタ電圧に一定電圧を加算した電圧
を前記高電流利得トランジスタのコレクタに供給するこ
とにより、前記高電流利得トランジスタのコレクタ・エ
ミッタ間電圧を制限する電圧制限回路において、 前記高電流利得トランジスタのコレクタに接続され、前
記コレクタに生じる容量に充電された電荷を放電するバ
イアス電流回路を備えたことを特徴とする電圧制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992064498U JP2576460Y2 (ja) | 1992-09-16 | 1992-09-16 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992064498U JP2576460Y2 (ja) | 1992-09-16 | 1992-09-16 | 電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629222U JPH0629222U (ja) | 1994-04-15 |
| JP2576460Y2 true JP2576460Y2 (ja) | 1998-07-09 |
Family
ID=13259932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992064498U Expired - Fee Related JP2576460Y2 (ja) | 1992-09-16 | 1992-09-16 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576460Y2 (ja) |
-
1992
- 1992-09-16 JP JP1992064498U patent/JP2576460Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629222U (ja) | 1994-04-15 |
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