JP2574097B2 - ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法 - Google Patents
ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
Description
【０００１】
【産業上の利用分野】本発明は、一般に、マルチプレク
サ回路に関し、特に、高機能多重化に対して、セレクタ
制御信号が分散される複数のセレクトを有するツリー型
マルチプレクサ、およびこのようなマルチプレクサを構
成する処理に関する。
サ回路に関し、特に、高機能多重化に対して、セレクタ
制御信号が分散される複数のセレクトを有するツリー型
マルチプレクサ、およびこのようなマルチプレクサを構
成する処理に関する。
【０００２】
【従来の技術】 技術上、種々のマルチプレクサが知ら
れている。その１つはツリー構造で、米国特許第３，６
１４，３２７号明細書「ツリー・スイッチング構造を用
いたデータ・マルチプレクサ」、米国特許第３，６５
４，３９４号明細書「特に多重化のための電界効果トラ
ンジスタ・スイッチ」等、早くから米国特許で開示され
ている。多重化に対する他のツリー的手法は、図３に示
すようなステージ構造における複数のデータ・セレクタ
の組み合せである（二者択一のセレクタを図１に示す。
これは図２に示すような論理機能を有している）。図３
のマルチプレクサは、制御ラインＡ0〜Ａ4の信号によっ
て、３２個の入力Ｘ0〜Ｘ31から特定のデータ入力を選
択し、ラインＲに出力するデコーダを有している。この
型のマルチプレクサが他の多重化装置より優れている点
は、制御ラインＡ0〜Ａ4が出力ラインに近い位置におい
ても論理機能に結合しており、他の種類のデコード装
置、例えば入力を駆動するためのデコード制御論理を有
する従来のＡＮＤ機能よりも高速な制御パスを与えると
いう点である。デコード制御論理手法によるＡＮＤ機能
は、制御ライン上に、選択されるデータ数に比例する割
合で負荷を与える。
れている。その１つはツリー構造で、米国特許第３，６
１４，３２７号明細書「ツリー・スイッチング構造を用
いたデータ・マルチプレクサ」、米国特許第３，６５
４，３９４号明細書「特に多重化のための電界効果トラ
ンジスタ・スイッチ」等、早くから米国特許で開示され
ている。多重化に対する他のツリー的手法は、図３に示
すようなステージ構造における複数のデータ・セレクタ
の組み合せである（二者択一のセレクタを図１に示す。
これは図２に示すような論理機能を有している）。図３
のマルチプレクサは、制御ラインＡ0〜Ａ4の信号によっ
て、３２個の入力Ｘ0〜Ｘ31から特定のデータ入力を選
択し、ラインＲに出力するデコーダを有している。この
型のマルチプレクサが他の多重化装置より優れている点
は、制御ラインＡ0〜Ａ4が出力ラインに近い位置におい
ても論理機能に結合しており、他の種類のデコード装
置、例えば入力を駆動するためのデコード制御論理を有
する従来のＡＮＤ機能よりも高速な制御パスを与えると
いう点である。デコード制御論理手法によるＡＮＤ機能
は、制御ライン上に、選択されるデータ数に比例する割
合で負荷を与える。
【０００３】
【発明が解決しようとする課題】ツリー型マルチプレク
サに固有の欠点は、この手法が制御ラインに重い負荷条
件を受けるということである。このような構造内の負荷
は、典型的に、セレクトされる入力データの数に比例し
た割合で増加する。例えば、図３において、制御ライン
Ａ0 は１個のデータ・セレクタが負荷され、制御ライン
Ａ1 は２個のデータ・セレクタを負荷され、制御ライン
Ａ2 は４個のデータ・セレクタを負荷され、制御ライン
Ａ3 は８個のデータ・セレクタを負荷され、制御ライン
Ａ4 は１６個のデータ・セレクタを負荷されている。制
御ラインＡ4 上のこの非常に高い負荷は、回路の性能を
制限する。この欠点は、典型的にＲＡＭおよびＲＯＭに
おけるように多重データ・セレクトのステージ数が増加
するにつれ顕著になる。本発明は、現在のツリー型マル
チプレクサに固有のこの負荷問題を解決するために構成
されている。
サに固有の欠点は、この手法が制御ラインに重い負荷条
件を受けるということである。このような構造内の負荷
は、典型的に、セレクトされる入力データの数に比例し
た割合で増加する。例えば、図３において、制御ライン
Ａ0 は１個のデータ・セレクタが負荷され、制御ライン
Ａ1 は２個のデータ・セレクタを負荷され、制御ライン
Ａ2 は４個のデータ・セレクタを負荷され、制御ライン
Ａ3 は８個のデータ・セレクタを負荷され、制御ライン
Ａ4 は１６個のデータ・セレクタを負荷されている。制
御ラインＡ4 上のこの非常に高い負荷は、回路の性能を
制限する。この欠点は、典型的にＲＡＭおよびＲＯＭに
おけるように多重データ・セレクトのステージ数が増加
するにつれ顕著になる。本発明は、現在のツリー型マル
チプレクサに固有のこの負荷問題を解決するために構成
されている。
【０００４】
【課題を解決するための手段】本発明は、Ｎステージ・
ツリー型マルチプレクサの制御信号上のピーク負荷を軽
減させる方法および構造を提供する。ツリー型マルチプ
レクサは、入力ステージと、出力ステージと、それらの
間の複数のデータフロー・セレクタ・パスとを有する。
基本的な実施例では本発明の方法は、異なる制御信号が
Ｎステージ・ツリーの中の少なくとも１ステージを制御
するように、かつ、入力ステージから出力ステージまで
の複数のセレクタ・パスの各々におけるセレクタを制御
する信号が固有であるように、制御信号を分配するステ
ップと、分配された制御信号を用いて、Ｎステージ・ツ
リー型マルチプレクサの第１の入力ステージへのデータ
入力を識別するステップとを含む。
ツリー型マルチプレクサの制御信号上のピーク負荷を軽
減させる方法および構造を提供する。ツリー型マルチプ
レクサは、入力ステージと、出力ステージと、それらの
間の複数のデータフロー・セレクタ・パスとを有する。
基本的な実施例では本発明の方法は、異なる制御信号が
Ｎステージ・ツリーの中の少なくとも１ステージを制御
するように、かつ、入力ステージから出力ステージまで
の複数のセレクタ・パスの各々におけるセレクタを制御
する信号が固有であるように、制御信号を分配するステ
ップと、分配された制御信号を用いて、Ｎステージ・ツ
リー型マルチプレクサの第１の入力ステージへのデータ
入力を識別するステップとを含む。
【０００５】 本発明は、複数のセレクタによりＮステ
ージ・ツリー型マルチプレクサを構成する方法を含む。
各制御ステージの各セレクタは少なくとも２個のデータ
入力と、セレクタ制御信号入力と、出力とを有してい
る。本発明の構成方法は、Ｎステージ・ツリー型構造内
の複数のセレクタを接続するステップを含む。各セレク
タは、制御ステージｉの各セレクタの出力を、次位制御
ステージ（ｉ＋１）の各セレクタの入力に与えるように
相互接続される。ただし、ｉ＝１，２，Ｎ−１であり、
このツリー構造のステージｉ＝１は入力ステージであ
り、ステージｉ＝Ｎは出力ステージである。入力ステー
ジと出力ステージの間で相互接続された複数のセレクタ
を介して複数のデータ・フロー・パスが決まる。この方
法は、さらに、異なるセレクタ制御信号がＮ制御ステー
ジのうちの少なくとも１つを制御するように、かつ、入
力ステージから出力ステージまでの複数の各データ・フ
ロー・セレクタ・パス内の各セレクタが各セレクタ・パ
スに特有の組み合せのセレクタ制御信号により制御され
るように、セレクタ制御信号をツリー構造に分配するス
テップを含む。
ージ・ツリー型マルチプレクサを構成する方法を含む。
各制御ステージの各セレクタは少なくとも２個のデータ
入力と、セレクタ制御信号入力と、出力とを有してい
る。本発明の構成方法は、Ｎステージ・ツリー型構造内
の複数のセレクタを接続するステップを含む。各セレク
タは、制御ステージｉの各セレクタの出力を、次位制御
ステージ（ｉ＋１）の各セレクタの入力に与えるように
相互接続される。ただし、ｉ＝１，２，Ｎ−１であり、
このツリー構造のステージｉ＝１は入力ステージであ
り、ステージｉ＝Ｎは出力ステージである。入力ステー
ジと出力ステージの間で相互接続された複数のセレクタ
を介して複数のデータ・フロー・パスが決まる。この方
法は、さらに、異なるセレクタ制御信号がＮ制御ステー
ジのうちの少なくとも１つを制御するように、かつ、入
力ステージから出力ステージまでの複数の各データ・フ
ロー・セレクタ・パス内の各セレクタが各セレクタ・パ
スに特有の組み合せのセレクタ制御信号により制御され
るように、セレクタ制御信号をツリー構造に分配するス
テップを含む。
【０００６】 入力ステージ、出力ステージ、およびこ
れらの両ステージ間の複数のデータ・フロー・セレクタ
・パスを有するＮステージ・ツリー型マルチプレクサ内
で、ピーク負荷を軽減するようにＮ個のセレクタ制御信
号を分配するための本発明の分配方法によれば、Ｎステ
ージ・ツリー型マルチプレクサを、入力ステージから出
力ステージに至るデータ・フローに並行に、Ｐ個のセク
ションに区分するステップと（ただし、ＰはＮ−１また
はそれ以下の整数で、かつ、２のべき乗の最大値）、Ｎ
個のセレクタ制御信号のうちの任意の１つをマルチプレ
クサの出力ステージに割り当てるステップと、残りの
（Ｎ−１）個のセレクタ制御信号の各々をマルチプレク
サの入力ステージに属するＰ個の各セクションに割り当
てるステップと、複数の各データ・フロー・パスに割り
当てられたセレクタ制御信号が各セレクタ・パスに特有
の組み合せであるように、各セレクタ制御信号を、マル
チプレクサの残りの各制御ステージに属するＰ個の各セ
クションに、割り当てるステップとを含む。さらに、次
のステップとしては、前述のようにＮステージ・ツリー
型マルチプレクサの各制御ステージおよび各セクション
に割り当てられたセレクタ制御信号を用いて、マルチプ
レクサの入力ステージへ複数のデータ入力を割り振るス
テップを含むことができる。さらに、マルチプレクサの
入力ステージに与えられる各データ・フロー・セレクタ
・パスに特有のセレクタ制御信号をバッファリングして
次位制御ステージにおいて分配すべき遅延したセレクタ
制御信号を生成することにより、マルチプレクサに与え
られるセレクタ制御信号が受け持つ負荷が軽減できる。
入力ステージにおけるセレクタ制御信号のバッファリン
グ遅延は、入力データが通過する際、第２のステージ〜
第（Ｎ−１）のステージへの制御信号が適切なセレクタ
に到達するように、第１のステージのセレクタによる遅
延に比例させる。
れらの両ステージ間の複数のデータ・フロー・セレクタ
・パスを有するＮステージ・ツリー型マルチプレクサ内
で、ピーク負荷を軽減するようにＮ個のセレクタ制御信
号を分配するための本発明の分配方法によれば、Ｎステ
ージ・ツリー型マルチプレクサを、入力ステージから出
力ステージに至るデータ・フローに並行に、Ｐ個のセク
ションに区分するステップと（ただし、ＰはＮ−１また
はそれ以下の整数で、かつ、２のべき乗の最大値）、Ｎ
個のセレクタ制御信号のうちの任意の１つをマルチプレ
クサの出力ステージに割り当てるステップと、残りの
（Ｎ−１）個のセレクタ制御信号の各々をマルチプレク
サの入力ステージに属するＰ個の各セクションに割り当
てるステップと、複数の各データ・フロー・パスに割り
当てられたセレクタ制御信号が各セレクタ・パスに特有
の組み合せであるように、各セレクタ制御信号を、マル
チプレクサの残りの各制御ステージに属するＰ個の各セ
クションに、割り当てるステップとを含む。さらに、次
のステップとしては、前述のようにＮステージ・ツリー
型マルチプレクサの各制御ステージおよび各セクション
に割り当てられたセレクタ制御信号を用いて、マルチプ
レクサの入力ステージへ複数のデータ入力を割り振るス
テップを含むことができる。さらに、マルチプレクサの
入力ステージに与えられる各データ・フロー・セレクタ
・パスに特有のセレクタ制御信号をバッファリングして
次位制御ステージにおいて分配すべき遅延したセレクタ
制御信号を生成することにより、マルチプレクサに与え
られるセレクタ制御信号が受け持つ負荷が軽減できる。
入力ステージにおけるセレクタ制御信号のバッファリン
グ遅延は、入力データが通過する際、第２のステージ〜
第（Ｎ−１）のステージへの制御信号が適切なセレクタ
に到達するように、第１のステージのセレクタによる遅
延に比例させる。
【０００７】 本発明は、また他の面では、新規なツリ
ー型マルチプレクサ構造を有する。本構造はＮ個の相互
接続ステージ内に分配された複数のセレクタを有する。
相互接続ステージは、入力ステージ、出力ステージ、お
よびそれらの間の複数のデータ・フロー・セレクタ・パ
スを有する逆ピラミッド構造を形成する。入力ステージ
は複数のデータ入力を有する。複数のセレクタ制御ライ
ンは、Ｎ個のステージのうち少なくとも１ステージが異
なるセレクタ制御ラインによって制御されるように、か
つ、入力ステージと出力ステージの間の複数のデータ・
フロー・セレクタ・パスの各々のセレクタを制御する各
制御ラインが各セレクタ・パスに特有であるように、セ
レクタに接続される。さらに、バッファを用いて、ツリ
ーの入力ステージに供給され、後続するセレクタ・ステ
ージを制御するのに用いることのできる特有のセレクタ
制御信号の各々を複製することによって、バッファを用
いて、複数のセレクタ制御ラインが受け持つ負荷をさら
に軽減させることができる。
ー型マルチプレクサ構造を有する。本構造はＮ個の相互
接続ステージ内に分配された複数のセレクタを有する。
相互接続ステージは、入力ステージ、出力ステージ、お
よびそれらの間の複数のデータ・フロー・セレクタ・パ
スを有する逆ピラミッド構造を形成する。入力ステージ
は複数のデータ入力を有する。複数のセレクタ制御ライ
ンは、Ｎ個のステージのうち少なくとも１ステージが異
なるセレクタ制御ラインによって制御されるように、か
つ、入力ステージと出力ステージの間の複数のデータ・
フロー・セレクタ・パスの各々のセレクタを制御する各
制御ラインが各セレクタ・パスに特有であるように、セ
レクタに接続される。さらに、バッファを用いて、ツリ
ーの入力ステージに供給され、後続するセレクタ・ステ
ージを制御するのに用いることのできる特有のセレクタ
制御信号の各々を複製することによって、バッファを用
いて、複数のセレクタ制御ラインが受け持つ負荷をさら
に軽減させることができる。
【０００８】
【作用】ここに開示したツリー型マルチプレクサおよび
その構成方法は、従来のツリー型マルチプレクサの性能
を、論理的な特徴を変更することなく大きく改善する構
造を定める。改善された性能は、種々の信号分配技術に
より制御論理回路上の容量性負荷を軽減させることによ
って得られる。マルチプレクサおよびその構成方法は、
データフロー・エレメント，ＲＡＭ，ＲＯＭおよび／ま
たは制御論理回路を含む、高性能多重化が必要とされる
どのような回路にも用いることができる。
その構成方法は、従来のツリー型マルチプレクサの性能
を、論理的な特徴を変更することなく大きく改善する構
造を定める。改善された性能は、種々の信号分配技術に
より制御論理回路上の容量性負荷を軽減させることによ
って得られる。マルチプレクサおよびその構成方法は、
データフロー・エレメント，ＲＡＭ，ＲＯＭおよび／ま
たは制御論理回路を含む、高性能多重化が必要とされる
どのような回路にも用いることができる。
【０００９】
【実施例】一般的に言うと、本発明はツリー型マルチプ
レクサと、そのマルチプレクサへの制御信号上のピーク
負荷を、どの１つの信号も他の信号より非常に大きい容
量性負荷を受けないように軽減する方法とを含む。負荷
を分配すると共に、ツリー型マルチプレクサへのデータ
入力を、分配された制御信号を用いて再割当できる。本
発明のツリー型マルチプレクサを実施する１つの特定の
技術を図４のフローチャートで説明する。
レクサと、そのマルチプレクサへの制御信号上のピーク
負荷を、どの１つの信号も他の信号より非常に大きい容
量性負荷を受けないように軽減する方法とを含む。負荷
を分配すると共に、ツリー型マルチプレクサへのデータ
入力を、分配された制御信号を用いて再割当できる。本
発明のツリー型マルチプレクサを実施する１つの特定の
技術を図４のフローチャートで説明する。
【００１０】この詳細な実施例によると、第１のステッ
プでツリーをＰ個のセクションに分割する（ステップ２
０“ツリーを分割”）。変数ＰはＮ−１以下の２の最大
べきの整数として定める（Ｎ＝制御信号またはアドレス
・ラインの数）。この方式を用いて、制御信号の種々の
数に必要な分割セクションの数を確認するために、（表
１）のような表を作成することができる。
プでツリーをＰ個のセクションに分割する（ステップ２
０“ツリーを分割”）。変数ＰはＮ−１以下の２の最大
べきの整数として定める（Ｎ＝制御信号またはアドレス
・ラインの数）。この方式を用いて、制御信号の種々の
数に必要な分割セクションの数を確認するために、（表
１）のような表を作成することができる。
【００１１】
【表１】
【００１２】一例として図３のマルチプレクサをとる
と、これは５つの制御ラインＡ0 〜Ａ4 を有するので、
ツリーはステップ２０の方式により４つのセクションに
分割される。図５に適切に分割されたマルチプレクサを
示す。破線は分割線である。この例では、所望の数のセ
クションに達するための分割は、（図５に示すように）
ツリーの連続セクションを入力から出力まで繰り返し半
分に分割することにより行う。別の実施例では、例えば
制御信号が各ステージのセレクタに割り当てられる場合
には、分割はツリーの各ステージに対して別々に実施す
ることができる。
と、これは５つの制御ラインＡ0 〜Ａ4 を有するので、
ツリーはステップ２０の方式により４つのセクションに
分割される。図５に適切に分割されたマルチプレクサを
示す。破線は分割線である。この例では、所望の数のセ
クションに達するための分割は、（図５に示すように）
ツリーの連続セクションを入力から出力まで繰り返し半
分に分割することにより行う。別の実施例では、例えば
制御信号が各ステージのセレクタに割り当てられる場合
には、分割はツリーの各ステージに対して別々に実施す
ることができる。
【００１３】次に、Ｎ番目の制御ステージに制御信号を
割り当てる（ステップ２２“制御ステージＮに制御信号
を割り当てる”）。ツリーは、制御ステージが入力ステ
ージ（ステージ１）から出力ステージ（ステージＮ、こ
の例ではステージ５である）にかけて狭くなるような逆
ピラミッド構造を有している。制御ステージＮに割り当
てられる制御信号は任意であり、Ａ0 〜Ａ4 のどの１つ
でもよい。
割り当てる（ステップ２２“制御ステージＮに制御信号
を割り当てる”）。ツリーは、制御ステージが入力ステ
ージ（ステージ１）から出力ステージ（ステージＮ、こ
の例ではステージ５である）にかけて狭くなるような逆
ピラミッド構造を有している。制御ステージＮに割り当
てられる制御信号は任意であり、Ａ0 〜Ａ4 のどの１つ
でもよい。
【００１４】 第３のステップでは、制御信号の残りの
グループから固有の制御信号をステージ１の各分割セク
ションに任意に割り当てる（ステップ２４“制御ステー
ジ１に制御信号を割り当てる”）。換言すると、ツリー
の入力ステージから出力ステージまでのどのデータ・フ
ロー・パスも、２つ以上のセレクタを制御するのに同じ
制御信号を使用しないように、制御信号をステージ１の
複数のセクションに割り当てる。
グループから固有の制御信号をステージ１の各分割セク
ションに任意に割り当てる（ステップ２４“制御ステー
ジ１に制御信号を割り当てる”）。換言すると、ツリー
の入力ステージから出力ステージまでのどのデータ・フ
ロー・パスも、２つ以上のセレクタを制御するのに同じ
制御信号を使用しないように、制御信号をステージ１の
複数のセクションに割り当てる。
【００１５】 命令２４の後、指標値“ｉ”に、第２の
制御ステージを示す数２を割り当てる（ステップ２６
“ｉ＝２”）。その後、ツリーの入力ステージから出力
ステージまでのどのパスも、同じ制御信号ラインを２回
以上使用しないように、制御信号を制御ステージ“ｉ”
の各分割セクションに任意に割り当てる（ステップ２８
“制御ステージｉに制御信号を割り当てる”）。全ステ
ージが制御信号を割り当てられたかを調べるために、制
御ステージ“ｉ”がツリー内にステージＮ−１を含んで
いるか否かの照会を行う（ステップ３０“ｉ＝Ｎ−１？
（全ステージは割り当てられたか）”）。もし“否”な
ら、ｉの値をインクリメントして接合点２７にリターン
し、命令２８で新しいインクリメントされたステージに
制御信号を割り当てる。
制御ステージを示す数２を割り当てる（ステップ２６
“ｉ＝２”）。その後、ツリーの入力ステージから出力
ステージまでのどのパスも、同じ制御信号ラインを２回
以上使用しないように、制御信号を制御ステージ“ｉ”
の各分割セクションに任意に割り当てる（ステップ２８
“制御ステージｉに制御信号を割り当てる”）。全ステ
ージが制御信号を割り当てられたかを調べるために、制
御ステージ“ｉ”がツリー内にステージＮ−１を含んで
いるか否かの照会を行う（ステップ３０“ｉ＝Ｎ−１？
（全ステージは割り当てられたか）”）。もし“否”な
ら、ｉの値をインクリメントして接合点２７にリターン
し、命令２８で新しいインクリメントされたステージに
制御信号を割り当てる。
【００１６】全制御ステージが制御信号を割り当てられ
たなら、ステップ３０の照会の次に、データ入力を表す
指標値“ｊ”を０にする（すなわち、Ｘ0 ）（ステップ
３４“ｊ＝０”）。その後、マルチプレクサ全体に分配
された制御信号に基づいて、データ入力“ｊ”の位置を
割り当てる（ステップ３６“データ入力ｊを割り当て
る”）。その後、全データが割り当てられたか否かにつ
いて照会を行う（ステップ３８“ｊ＝Ｑ−１？（全入力
は割り当てられたか？）”）。全データ入力が割り当て
られていなかったなら、指標“ｊ”をインクリメントし
（ステップ４０“ｊ＝ｊ＋１”）、接合点３５にリター
ンし、命令３６で次のデータ入力を割り当てる。
たなら、ステップ３０の照会の次に、データ入力を表す
指標値“ｊ”を０にする（すなわち、Ｘ0 ）（ステップ
３４“ｊ＝０”）。その後、マルチプレクサ全体に分配
された制御信号に基づいて、データ入力“ｊ”の位置を
割り当てる（ステップ３６“データ入力ｊを割り当て
る”）。その後、全データが割り当てられたか否かにつ
いて照会を行う（ステップ３８“ｊ＝Ｑ−１？（全入力
は割り当てられたか？）”）。全データ入力が割り当て
られていなかったなら、指標“ｊ”をインクリメントし
（ステップ４０“ｊ＝ｊ＋１”）、接合点３５にリター
ンし、命令３６で次のデータ入力を割り当てる。
【００１７】 データ入力を入力ステージに割り当てる
ことは、選択されたデータ入力および分配されたツリー
構造に対してセレクタ制御信号の値を用いて、入力位置
を確認することを含む。例えば、図６は、入力Ｘ17が、
２進数で１０００１で表現される制御信号Ａ0〜Ａ4によ
り選択される分配ツリー構造を示す。入力は、出力ステ
ージからセレクタ制御信号のこのセッティングに関連す
る入力ステージの特有の入力位置までの選択したデータ
・フロー・セレクタ・パスを追跡することによって、特
定される。同じ処理を、全データ入力が割り当てられる
まで続ける。一旦、入力が割り当てられたら、分配は完
了し、処理は終了する（ステップ４２“終了”）。
ことは、選択されたデータ入力および分配されたツリー
構造に対してセレクタ制御信号の値を用いて、入力位置
を確認することを含む。例えば、図６は、入力Ｘ17が、
２進数で１０００１で表現される制御信号Ａ0〜Ａ4によ
り選択される分配ツリー構造を示す。入力は、出力ステ
ージからセレクタ制御信号のこのセッティングに関連す
る入力ステージの特有の入力位置までの選択したデータ
・フロー・セレクタ・パスを追跡することによって、特
定される。同じ処理を、全データ入力が割り当てられる
まで続ける。一旦、入力が割り当てられたら、分配は完
了し、処理は終了する（ステップ４２“終了”）。
【００１８】より詳細に処理を説明すると、図４のフロ
ーチャートの第１のステップは、ツリーがＰ個のセクシ
ョンに分割されることを要求する。例として図５および
図６のツリーを用いると、制御信号（Ａ0 〜Ａ4 ）は５
つなので、分割方式にのっとり、ツリー内に４つの分割
セクションを生成する（図５参照）。次に、Ｎ番目のス
テージ、すなわちステージ５に任意に制御信号Ａ0 を割
り当てる。その後、一番上の制御ステージ、すなわちス
テージ１に対して、各分割セクションが固有の制御信号
を割り当てられるように、残りの信号から任意に信号を
割り当てる。制御信号は分割セクションの左から右に向
かって、個々に、Ａ4 ，Ａ2 ，Ａ3 ，およびＡ1 を任意
に選択する。この処理によれば、信号Ａ0 はツリーのＮ
番目のステージにすでに割り当てられ、入力ステージか
ら出力ステージまでのツリーの全データフロー・パスに
すでに関連しているので、ステージ１のセクション制御
には用いない。
ーチャートの第１のステップは、ツリーがＰ個のセクシ
ョンに分割されることを要求する。例として図５および
図６のツリーを用いると、制御信号（Ａ0 〜Ａ4 ）は５
つなので、分割方式にのっとり、ツリー内に４つの分割
セクションを生成する（図５参照）。次に、Ｎ番目のス
テージ、すなわちステージ５に任意に制御信号Ａ0 を割
り当てる。その後、一番上の制御ステージ、すなわちス
テージ１に対して、各分割セクションが固有の制御信号
を割り当てられるように、残りの信号から任意に信号を
割り当てる。制御信号は分割セクションの左から右に向
かって、個々に、Ａ4 ，Ａ2 ，Ａ3 ，およびＡ1 を任意
に選択する。この処理によれば、信号Ａ0 はツリーのＮ
番目のステージにすでに割り当てられ、入力ステージか
ら出力ステージまでのツリーの全データフロー・パスに
すでに関連しているので、ステージ１のセクション制御
には用いない。
【００１９】ツリーの残りの制御ステージに対する制御
信号を、どの制御信号も、ツリーのどの入力・出力パス
内の２つ以上の回路に影響を及ぼさないように割り当て
る。こうして、信号Ａ1 またはＡ3 がステージ４の一番
左のセレクタに選択され、信号Ａ2 またはＡ4 がステー
ジ４の一番右のセレクタに選択される。信号Ａ1 および
Ａ4 は図６の例においては任意に選択される。同様に、
ステージ３およびステージ２に対して、どの制御信号も
ツリーのパス内の２つ以上のセレクタに影響を及ぼさな
いように処理を繰り返す。この方式は論理ツリーの最終
ステージに対する制御信号の割当に関して選択肢を残さ
ないことに注目されたい。また、制御信号のステージＮ
およびステージ１への割当に続いて、残りのステージに
制御信号を割り当てる順序は重要ではないことに注目さ
れたい。
信号を、どの制御信号も、ツリーのどの入力・出力パス
内の２つ以上の回路に影響を及ぼさないように割り当て
る。こうして、信号Ａ1 またはＡ3 がステージ４の一番
左のセレクタに選択され、信号Ａ2 またはＡ4 がステー
ジ４の一番右のセレクタに選択される。信号Ａ1 および
Ａ4 は図６の例においては任意に選択される。同様に、
ステージ３およびステージ２に対して、どの制御信号も
ツリーのパス内の２つ以上のセレクタに影響を及ぼさな
いように処理を繰り返す。この方式は論理ツリーの最終
ステージに対する制御信号の割当に関して選択肢を残さ
ないことに注目されたい。また、制御信号のステージＮ
およびステージ１への割当に続いて、残りのステージに
制御信号を割り当てる順序は重要ではないことに注目さ
れたい。
【００２０】処理の最終ステップは、分配ツリーを用い
て特定の入力端子へのデータ入力を識別することであ
る。例えば、データ入力Ｘ28は、制御信号がＡ0 ＝１，
Ａ1 ＝１，Ａ2 ＝１，Ａ3 ＝０，およびＡ4 ＝０となる
ように、２進数で１１１００と表す。この制御シーケン
スに従うと、Ｘ28に対する特定の入力を、図６に示した
入力位置として識別することができる。特に、Ａ0 ＝１
であるので、ステージ５のセレクトへの右側の入力を選
択する。Ａ4 ＝０に対してはステージ４の、対応するセ
レクトへの左側の入力を選択する。Ａ2 ＝１に対しては
ステージ３の、対応するセレクトへの右側の入力を選択
する。Ａ1 ＝１に対してはステージ２の、対応するセレ
クトへの右側の入力を選択する。最後に、Ａ3 ＝０に対
してはステージ１の対応するセレクトへの左側の入力を
選択する。この入力は回路入力Ｘ28として識別される。
残りのデータ入力も同様に割り当てられる。
て特定の入力端子へのデータ入力を識別することであ
る。例えば、データ入力Ｘ28は、制御信号がＡ0 ＝１，
Ａ1 ＝１，Ａ2 ＝１，Ａ3 ＝０，およびＡ4 ＝０となる
ように、２進数で１１１００と表す。この制御シーケン
スに従うと、Ｘ28に対する特定の入力を、図６に示した
入力位置として識別することができる。特に、Ａ0 ＝１
であるので、ステージ５のセレクトへの右側の入力を選
択する。Ａ4 ＝０に対してはステージ４の、対応するセ
レクトへの左側の入力を選択する。Ａ2 ＝１に対しては
ステージ３の、対応するセレクトへの右側の入力を選択
する。Ａ1 ＝１に対してはステージ２の、対応するセレ
クトへの右側の入力を選択する。最後に、Ａ3 ＝０に対
してはステージ１の対応するセレクトへの左側の入力を
選択する。この入力は回路入力Ｘ28として識別される。
残りのデータ入力も同様に割り当てられる。
【００２１】図３の従来のツリーと、本発明によって構
成された図６の分配ツリーとにおいて、各制御信号上の
容量性負荷を比較したものが（表２）である。
成された図６の分配ツリーとにおいて、各制御信号上の
容量性負荷を比較したものが（表２）である。
【００２２】
【表２】
【００２３】ここに示すように、従来のツリー構造にお
ける制御ラインＡ4 上の高負荷は、図６のツリーにおけ
るような制御信号の分配によって軽減される。図６およ
び図３のツリーの実施例は同じ論理的特徴を有している
が、図６のツリーの性能は（クリティカル・パス内によ
りマルチプレクサの性能を改善する）制御信号の分配に
よってかなり良好である。図３に示すように、制御ライ
ン上の最大負荷は、１６ドロップのファンアウト負荷を
有するＡ4 上の負荷である。回路出力から最も遠い制御
ライン上のこの重い負荷は、マルチプレクサの性能を制
限する主たる遅延である。それに対して、図６の分配ツ
リーは任意のアドレス・ライン上で、本発明の技術が３
２ビット・マルチプレクサにおいて約３０％の性能改善
を得るような、最大値８に等しい負荷を有する。改善度
が大きいほど、より複雑な構造であると予想される。ま
た、本発明はどんなツリー型論理設計にも使用すること
ができる。（同様に、当業者はここにアウトラインを示
した処理概念が、ソフトウェアにおいて容易に実施し得
ることを理解するだろう）。
ける制御ラインＡ4 上の高負荷は、図６のツリーにおけ
るような制御信号の分配によって軽減される。図６およ
び図３のツリーの実施例は同じ論理的特徴を有している
が、図６のツリーの性能は（クリティカル・パス内によ
りマルチプレクサの性能を改善する）制御信号の分配に
よってかなり良好である。図３に示すように、制御ライ
ン上の最大負荷は、１６ドロップのファンアウト負荷を
有するＡ4 上の負荷である。回路出力から最も遠い制御
ライン上のこの重い負荷は、マルチプレクサの性能を制
限する主たる遅延である。それに対して、図６の分配ツ
リーは任意のアドレス・ライン上で、本発明の技術が３
２ビット・マルチプレクサにおいて約３０％の性能改善
を得るような、最大値８に等しい負荷を有する。改善度
が大きいほど、より複雑な構造であると予想される。ま
た、本発明はどんなツリー型論理設計にも使用すること
ができる。（同様に、当業者はここにアウトラインを示
した処理概念が、ソフトウェアにおいて容易に実施し得
ることを理解するだろう）。
【００２４】さらなる強化策として、図７は、ステージ
１とステージ５（すなわち、ステージＮ）の間のステー
ジのセレクタを制御するために、バッファを用いて遅延
制御信号を生成する、分散制御信号を有するツリー型マ
ルチプレクサを示す。制御信号Ａ4 ，Ａ2 ，Ａ3 ，およ
びＡ1 はステージ１のセレクトを制御するので、これら
の信号の各々は、個々に、バッファリングされて複製信
号Ａ4 ′，Ａ2 ′，Ａ3 ′，およびＡ1 ′を生成する。
バッファリングは、個々のバッファ１０の出力が、ステ
ージ１のセレクトからの出力に一致するようにタイミン
グをとるように、バランスをとる。図示のように、ステ
ージ２，３，および４において、制御信号Ａ3 ′，
Ａ4 ′，Ａ1 ′，およびＡ2 ′は、図６のツリーの実施
例の制御信号Ａ3 ，Ａ4 ，Ａ1 ，およびＡ2 を個々に置
き換える。この場合、バッファリングは、３２ビットの
例に対するどんな深さのマルチプレクサのアドレス・ラ
イン上の最大負荷も５になることを保証する。各制御信
号に対する負荷は（表３）に示す。
１とステージ５（すなわち、ステージＮ）の間のステー
ジのセレクタを制御するために、バッファを用いて遅延
制御信号を生成する、分散制御信号を有するツリー型マ
ルチプレクサを示す。制御信号Ａ4 ，Ａ2 ，Ａ3 ，およ
びＡ1 はステージ１のセレクトを制御するので、これら
の信号の各々は、個々に、バッファリングされて複製信
号Ａ4 ′，Ａ2 ′，Ａ3 ′，およびＡ1 ′を生成する。
バッファリングは、個々のバッファ１０の出力が、ステ
ージ１のセレクトからの出力に一致するようにタイミン
グをとるように、バランスをとる。図示のように、ステ
ージ２，３，および４において、制御信号Ａ3 ′，
Ａ4 ′，Ａ1 ′，およびＡ2 ′は、図６のツリーの実施
例の制御信号Ａ3 ，Ａ4 ，Ａ1 ，およびＡ2 を個々に置
き換える。この場合、バッファリングは、３２ビットの
例に対するどんな深さのマルチプレクサのアドレス・ラ
イン上の最大負荷も５になることを保証する。各制御信
号に対する負荷は（表３）に示す。
【００２５】
【表３】
【００２６】
【発明の効果】前述の説明から、新規なツリー型マルチ
プレクサとその構成方法がここに示されたことがわか
る。特に、前述のマルチプレクサとその分配方法は、従
来のツリー型マルチプレクサの性能において、その論理
的特徴を変更することなく大きな改善策を提供する。改
善された性能は、種々の制御信号分配技術によって制御
論理回路の容量性負荷を軽減させることによって得られ
る。さらに、マルチプレクサおよびその構成方法は、デ
ータフロー・エレメント，ＲＡＭ，ＲＯＭおよび／また
は制御論理回路を含む、高性能多重化が必要とされる任
意の回路に使用できる。
プレクサとその構成方法がここに示されたことがわか
る。特に、前述のマルチプレクサとその分配方法は、従
来のツリー型マルチプレクサの性能において、その論理
的特徴を変更することなく大きな改善策を提供する。改
善された性能は、種々の制御信号分配技術によって制御
論理回路の容量性負荷を軽減させることによって得られ
る。さらに、マルチプレクサおよびその構成方法は、デ
ータフロー・エレメント，ＲＡＭ，ＲＯＭおよび／また
は制御論理回路を含む、高性能多重化が必要とされる任
意の回路に使用できる。
【図１】本発明によるツリー型マルチプレクサ構造に使
用される１オブ２セレクトを示す図である。
用される１オブ２セレクトを示す図である。
【図２】図１の１オブ２セレクトの論理機能の図表であ
る。
る。
【図３】図１のセレクトを用いた従来のツリー型マルチ
プレクサの略図である。
プレクサの略図である。
【図４】本発明の一実施例における処理を示すフローチ
ャートである。
ャートである。
【図５】本発明の一実施例によりセクションに分割され
た１オブ２セレクトを含むツリー型マルチプレクサの略
図である。
た１オブ２セレクトを含むツリー型マルチプレクサの略
図である。
【図６】本発明により制御信号がツリーに分配され、入
力データがそれに基づいて割り当てられる１オブ２セレ
クトを有するツリー型マルチプレクサの略図である。
力データがそれに基づいて割り当てられる１オブ２セレ
クトを有するツリー型マルチプレクサの略図である。
【図７】本発明により分配された制御信号とデータ入力
を有する１オブ２セレクトを有するツリー型マルチプレ
クサの他の実施例の略図である。
を有する１オブ２セレクトを有するツリー型マルチプレ
クサの他の実施例の略図である。
Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 制御信号
フロントページの続き (72)発明者 クラレンス・ロサ・オギルビー アメリカ合衆国 バーモント州 ハンチ ングトン アール ティー ＃１ ボッ クス 2656 (56)参考文献 米国特許3614327（ＵＳ，Ａ)
Claims (6)
- 【請求項１】 入力ステージ、出力ステージおよび入力
ステージから出力ステージへ向けて逆ツリー形態に配列
されているＮ制御ステージから成る複数のセレクタを含
み、これらの制御ステージを経由する前記入力および出
力のステージ間における複数のデータ・フロー・セレク
タ・パスのうち任意の１つを１組のセレクタ制御信号の
制御の下に選択するためのＮステージ・ツリー型マルチ
プレクサにおけるセレクタ制御信号のピーク負荷を軽減
させる方法であって、 （ａ）前記１組のセレクタ制御信号のうちの異なる複数
のセレクタ制御信号が前記Ｎ制御ステージのうちの１つ
の制御ステージに属する複数のセレクタの対応するもの
を制御するように、かつ、前記入力および出力の両ステ
ージ間で前記複数の各データ・フロー・セレクタ・パス
内に割り振られている複数のセレクタを、各セレクタ・
パスに特有の組み合せで、制御するように、前記１組の
各セレクタ制御信号を分配するステップと、 （ｂ）前記ステップ（ａ）で分配された前記セレクタ制
御信号組を用いて、Ｎステージ・ツリー型マルチプレク
サの前記入力ステージへ複数のデータ入力を割り振るス
テップと、 より成るＮステージ・ツリー型マルチプレクサのセレク
タ制御信号のピーク負荷を軽減させる方法。 - 【請求項２】 少なくとも２つのデータ入力、セレクタ
制御信号入力およびデータ出力を有する複数のセレクタ
によりＮ個の制御ステージのＮステージ・ツリー型マル
チプレクサを構成する方法において、 （ａ）制御ステージｉに属する各セレクタの出力が次位
制御ステージ（ｉ＋１）に属する１つのセレクタの入力
に供給されるように、複数のセレクタをＮ制御ステージ
のＮステージ・ツリー型マルチプレクサ構造に相互接続
するステップと（ただし、ｉ＝１，２，…Ｎ−１であ
り、制御ステージ１および制御ステージＮが、各々、Ｎ
ステージ・ツリー型マルチプレクサの入力ステージおよ
び出力ステージであり、これらの入力ステージおよび出
力ステージ間の複数のデータ・フロー・セレクタ・パス
によりＮステージ・ツリー型マルチプレクサ構造が規定
される）、 （ｂ）異なる複数のセレクタ制御信号がＮ制御ステージ
のうちの少なくとも１つの制御ステージに属する複数の
対応するセレクタを制御するように、かつ、前記入力お
よび出力の両ステージ間で前記複数の各データ・フロー
・セレクタ・パス内に割り振られている複数のセレクタ
を、各セレクタ・パスに特有の組み合せで、制御するよ
うに、前記セレクタ制御信号をＮステージ・ツリー型マ
ルチプレクサ構造に分配するステップと、 より成る複数のセレクタによりＮステージ・ツリー型マ
ルチプレクサを構成する方法。 - 【請求項３】 請求項２におけるステップ（ｂ）で分配
されたセレクタ制御信号を用いて、Ｎステージ・ツリー
型マルチプレクサの入力ステージにデータ入力を割り当
てるステップを含むことを特徴とする請求項２に記載の
方法。 - 【請求項４】 入力ステージに割り当てられた異なる複
数の各セレクタ制御信号をバッファリングして次位の制
御ステージにおいて分配すべき遅延したセレクタ制御信
号を生成するステップを含む請求項１または２に記載の
方法。 - 【請求項５】 入力ステージ、出力ステージおよびこれ
らの両ステージ間の複数のデータ・フロー・セレクタ・
パスを有するＮステージ・ツリー型マルチプレクサ内
で、ピーク負荷を軽減するようにＮ個のセレクタ制御信
号を分配する方法において、 （ａ）Ｎステージ・ツリー型マルチプレクサを、前記入
力ステージから出力ステージに至るデータ・フローに並
行な方向に、Ｐ個のセクションに区分するステップと
（ただしＰはＮ−１またはそれ以下の整数で、かつ、２
のべき乗の最大値である）、 （ｂ）前記Ｎセレクタ制御信号のうちの任意の１つをＮ
ステージ・ツリー型マルチプレクサの出力ステージに割
り当てるステップと、 （ｃ）前記Ｎセレクタ制御信号のうちから、前記マルチ
プレクサの出力ステージに割り当てられたものを除いた
残りの（Ｎ−１）セレクタ制御信号の各々を、前記マル
チプレクサの入力ステージに属する前記Ｐ個のセクショ
ンの各々に割り当てるステップと、 （ｄ）前記複数の各データ・フロー・セレクタ・パスに
割り当てられたセレクタ制御信号が各セレクタ・パスに
特有の組み合せであるように、前記マルチプレクサの残
りの制御ステージの各々に属する前記Ｐ個の各セクショ
ンに各セレクタ制御信号を割り当てるステップと、 より成る複数のセレクタ制御の分配方法。 - 【請求項６】 Ｎステージ・ツリー型マルチプレクサの
入力ステージの各Ｐセクションに割り当てられた異なる
セレクタ制御信号の各々をバッファリングして次位の制
御ステージにおいて分配すべき遅延したセレクタ制御信
号を生成するステップと、 前記割り当てられたセレクタ制御信号を用いて、前記マ
ルチプレクサの前記入力ステージへデータ入力を割り当
てるステップと、 を含むことを特徴とする請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US710623 | 1991-06-05 | ||
| US07/710,623 US5243599A (en) | 1991-06-05 | 1991-06-05 | Tree-type multiplexers and methods for configuring the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259847A JPH05259847A (ja) | 1993-10-08 |
| JP2574097B2 true JP2574097B2 (ja) | 1997-01-22 |
Family
ID=24854831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095109A Expired - Lifetime JP2574097B2 (ja) | 1991-06-05 | 1992-04-15 | ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5243599A (ja) |
| JP (1) | JP2574097B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
| JP2810617B2 (ja) * | 1993-06-23 | 1998-10-15 | 株式会社三協精機製作所 | 多重シリアル信号の伝送方法 |
| US5555267A (en) * | 1993-07-30 | 1996-09-10 | Burke, Jr.; George E. | Feedforward control system, method and control module |
| US5523705A (en) * | 1993-08-24 | 1996-06-04 | Intel Corporation | Apparatus and method for selecting and buffering inputs of programmable logic devices |
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| SE503914C2 (sv) * | 1995-01-27 | 1996-09-30 | Ericsson Telefon Ab L M | Dataöverföringssystem |
| US5721545A (en) * | 1995-10-23 | 1998-02-24 | Poplevine; Pavel B. | Methods and apparatus for serial-to-parallel and parallel-to-serial conversion |
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| US5243599A (en) | 1993-09-07 |
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