JPH05259847A - ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法 - Google Patents
ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法Info
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- JPH05259847A JPH05259847A JP4095109A JP9510992A JPH05259847A JP H05259847 A JPH05259847 A JP H05259847A JP 4095109 A JP4095109 A JP 4095109A JP 9510992 A JP9510992 A JP 9510992A JP H05259847 A JPH05259847 A JP H05259847A
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- 238000010586 diagram Methods 0.000 description 5
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- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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Abstract
(57)【要約】
【目的】 種々の信号分配技術により、制御論理回路上
の容量性負荷を軽減させることによって改善された性能
を得る。 【構成】 複数のセレクトを有するＮステージ・ツリー
型マルチプレクサと、それに関連する構成処理を開示す
る。基本マルチプレクサは、ツリーを通じて高性能多重
化のために分配される制御信号を有する。制御信号は、
異なる信号がＮステージ・ツリーの少なくとも１ステー
ジを制御するように、かつ、ツリーの入力ステージから
出力ステージまでの複数のセレクタ・パスの各々におけ
る、セレクタを制御する信号が固有であるように、分配
される。強化策として、容量性負荷をさらに軽減するた
めに、ツリーの入力ステージに与えられる制御信号をバ
ッファリングする回路を用いることができる。
の容量性負荷を軽減させることによって改善された性能
を得る。 【構成】 複数のセレクトを有するＮステージ・ツリー
型マルチプレクサと、それに関連する構成処理を開示す
る。基本マルチプレクサは、ツリーを通じて高性能多重
化のために分配される制御信号を有する。制御信号は、
異なる信号がＮステージ・ツリーの少なくとも１ステー
ジを制御するように、かつ、ツリーの入力ステージから
出力ステージまでの複数のセレクタ・パスの各々におけ
る、セレクタを制御する信号が固有であるように、分配
される。強化策として、容量性負荷をさらに軽減するた
めに、ツリーの入力ステージに与えられる制御信号をバ
ッファリングする回路を用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、マルチプレク
サ回路に関し、特に、高機能多重化に対して、セレクタ
制御信号が分散される複数のセレクトを有するツリー型
マルチプレクサ、およびこのようなマルチプレクサを構
成する処理に関する。
サ回路に関し、特に、高機能多重化に対して、セレクタ
制御信号が分散される複数のセレクトを有するツリー型
マルチプレクサ、およびこのようなマルチプレクサを構
成する処理に関する。
【０００２】
【従来の技術】技術上、種々のマルチプレクサが知られ
ている。その１つがツリー配列で、米国特許第３，６１
４，３２７号明細書「ツリー・スイッチング構造を用い
たデータ・マルチプレクサ」、米国特許第３，６５４，
３９４号明細書「特に多重化のための電界効果トランジ
スタ・スイッチ」等、早くから米国特許で開示されてい
る。多重化に対する他のツリー的手法は、図３に示すよ
うな層構造における複数のデータ・セレクトの結合であ
る（１オブ２セレクトを図１に示す。これは図２に示す
ような論理機能を有している）。図３のマルチプレクサ
は、制御ラインＡ0 〜Ａ4 の信号によって、３２個の入
力Ｘ0 〜Ｘ31から特定のデータ入力を選択し、ラインＲ
に出力するデコーダを有している。この型のマルチプレ
クサが他の多重化装置より優れている点は、制御ライン
Ａ0 〜Ａ4 が（論理的な深さにおいて）出力に近接し、
他の種類のデコード装置、例えば入力を駆動するための
デコード制御論理を有する従来のＡＮＤ機能よりも高速
な制御パスを与えるという点である。デコード制御論理
手法によるＡＮＤ機能は、制御ライン上に、セレクトさ
れるデータ数に比例する割合で負荷を与える。
ている。その１つがツリー配列で、米国特許第３，６１
４，３２７号明細書「ツリー・スイッチング構造を用い
たデータ・マルチプレクサ」、米国特許第３，６５４，
３９４号明細書「特に多重化のための電界効果トランジ
スタ・スイッチ」等、早くから米国特許で開示されてい
る。多重化に対する他のツリー的手法は、図３に示すよ
うな層構造における複数のデータ・セレクトの結合であ
る（１オブ２セレクトを図１に示す。これは図２に示す
ような論理機能を有している）。図３のマルチプレクサ
は、制御ラインＡ0 〜Ａ4 の信号によって、３２個の入
力Ｘ0 〜Ｘ31から特定のデータ入力を選択し、ラインＲ
に出力するデコーダを有している。この型のマルチプレ
クサが他の多重化装置より優れている点は、制御ライン
Ａ0 〜Ａ4 が（論理的な深さにおいて）出力に近接し、
他の種類のデコード装置、例えば入力を駆動するための
デコード制御論理を有する従来のＡＮＤ機能よりも高速
な制御パスを与えるという点である。デコード制御論理
手法によるＡＮＤ機能は、制御ライン上に、セレクトさ
れるデータ数に比例する割合で負荷を与える。
【０００３】
【発明が解決しようとする課題】ツリー型マルチプレク
サに固有の欠点は、この手法が制御ラインに重い負荷条
件を受けるということである。このような構造内の負荷
は、典型的に、セレクトされる入力データの数に比例し
た割合で増加する。例えば、図３において、制御ライン
Ａ0 は１個のデータ・セレクタが負荷され、制御ライン
Ａ1 は２個のデータ・セレクタを負荷され、制御ライン
Ａ2 は４個のデータ・セレクタを負荷され、制御ライン
Ａ3 は８個のデータ・セレクタを負荷され、制御ライン
Ａ4 は１６個のデータ・セレクタを負荷されている。制
御ラインＡ4 上のこの非常に高い負荷は、回路の性能を
制限する。この欠点は、典型的にＲＡＭおよびＲＯＭに
おけるように多重データ・セレクトのステージ数が増加
するにつれ顕著になる。本発明は、現在のツリー型マル
チプレクサに固有のこの負荷問題を解決するために構成
されている。
サに固有の欠点は、この手法が制御ラインに重い負荷条
件を受けるということである。このような構造内の負荷
は、典型的に、セレクトされる入力データの数に比例し
た割合で増加する。例えば、図３において、制御ライン
Ａ0 は１個のデータ・セレクタが負荷され、制御ライン
Ａ1 は２個のデータ・セレクタを負荷され、制御ライン
Ａ2 は４個のデータ・セレクタを負荷され、制御ライン
Ａ3 は８個のデータ・セレクタを負荷され、制御ライン
Ａ4 は１６個のデータ・セレクタを負荷されている。制
御ラインＡ4 上のこの非常に高い負荷は、回路の性能を
制限する。この欠点は、典型的にＲＡＭおよびＲＯＭに
おけるように多重データ・セレクトのステージ数が増加
するにつれ顕著になる。本発明は、現在のツリー型マル
チプレクサに固有のこの負荷問題を解決するために構成
されている。
【０００４】
【課題を解決するための手段】本発明は、Ｎステージ・
ツリー型マルチプレクサの制御信号上のピーク負荷を軽
減させる方法および構造を提供する。ツリー型マルチプ
レクサは、入力ステージと、出力ステージと、それらの
間の複数のデータフロー・セレクタ・パスとを有する。
基本的な実施例では本発明の方法は、異なる制御信号が
Ｎステージ・ツリーの中の少なくとも１ステージを制御
するように、かつ、入力ステージから出力ステージまで
の複数のセレクタ・パスの各々におけるセレクタを制御
する信号が固有であるように、制御信号を分配するステ
ップと、分配された制御信号を用いて、Ｎステージ・ツ
リー型マルチプレクサの第１の入力ステージへのデータ
入力を識別するステップとを含む。
ツリー型マルチプレクサの制御信号上のピーク負荷を軽
減させる方法および構造を提供する。ツリー型マルチプ
レクサは、入力ステージと、出力ステージと、それらの
間の複数のデータフロー・セレクタ・パスとを有する。
基本的な実施例では本発明の方法は、異なる制御信号が
Ｎステージ・ツリーの中の少なくとも１ステージを制御
するように、かつ、入力ステージから出力ステージまで
の複数のセレクタ・パスの各々におけるセレクタを制御
する信号が固有であるように、制御信号を分配するステ
ップと、分配された制御信号を用いて、Ｎステージ・ツ
リー型マルチプレクサの第１の入力ステージへのデータ
入力を識別するステップとを含む。
【０００５】他の基本的実施例において、本発明は、複
数のセレクトによりマルチプレクサを構成する方法を含
む。各セレクトは少なくとも２個のデータ入力と、制御
信号入力と、出力とを有している。本発明の構成方法
は、Ｎ層ステージ・ツリー型構造内の複数のセレクトを
接続するステップを含む。セレクトは、ステージｉの各
セレクト出力を、ステージｉ＋１のセレクト入力に与え
るように相互接続する。このときｉ＝１…Ｎ−１であ
る。さらに、この構造のステージｉ＝１は入力ステージ
であり、この構造のステージｉ＝Ｎは出力ステージであ
る。入力ステージと出力ステージの間の相互接続セレク
トは、複数のセレクタ・パスを定める。この方法はさら
に、異なる信号がＮステージの少なくとも１ステージを
制御するように、かつ、入力ステージから出力ステージ
までの複数のセレクタ・パスの各々に対して、各パス内
のセレクタをを制御する信号が固有であるように、制御
信号をツリー型構造に分配するステップを含む。
数のセレクトによりマルチプレクサを構成する方法を含
む。各セレクトは少なくとも２個のデータ入力と、制御
信号入力と、出力とを有している。本発明の構成方法
は、Ｎ層ステージ・ツリー型構造内の複数のセレクトを
接続するステップを含む。セレクトは、ステージｉの各
セレクト出力を、ステージｉ＋１のセレクト入力に与え
るように相互接続する。このときｉ＝１…Ｎ−１であ
る。さらに、この構造のステージｉ＝１は入力ステージ
であり、この構造のステージｉ＝Ｎは出力ステージであ
る。入力ステージと出力ステージの間の相互接続セレク
トは、複数のセレクタ・パスを定める。この方法はさら
に、異なる信号がＮステージの少なくとも１ステージを
制御するように、かつ、入力ステージから出力ステージ
までの複数のセレクタ・パスの各々に対して、各パス内
のセレクタをを制御する信号が固有であるように、制御
信号をツリー型構造に分配するステップを含む。
【０００６】より限定した実施例において、本発明の方
法は、ツリー型マルチプレクサを複数のセクションに分
割するステップと、複数のマルチプレクサ制御信号か
ら、ツリーの出力ステージを制御する任意の制御信号を
割り当てるステップと、固有の制御信号の各々が出力ス
テージに任意に割り当てられた信号と異なるように、ツ
リーの入力ステージ内の各分割セクションに、固有の制
御信号を割り当てるステップと、ツリーの各セレクタ・
パス内の割り当てられた制御信号が、入力から出力まで
固有であるように、制御信号を、Ｎステージ・ツリー型
マルチプレクサの残りのステージ内の各セクションに割
り当てるステップとを含む。また、強化された処理ステ
ップとして、本発明は、割り当てられた制御信号を用い
て、マルチプレクサの入力ステージでの特定のデータ入
力を識別するステップを含むことができる。さらに、制
御信号の負荷は、ツリーの入力ステージに与えられる固
有の制御信号をバッファリングして、入力ステージと出
力ステージの間のステージに連続供給することによっ
て、さらに軽減させることができる。入力ステージ制御
信号のバッファリング遅延は、入力データが通過する
際、第２のステージ〜第（Ｎ−１）のステージへの制御
信号が適切なセレクタに到達するように、第１のステー
ジのセレクタによる遅延に比例させる。
法は、ツリー型マルチプレクサを複数のセクションに分
割するステップと、複数のマルチプレクサ制御信号か
ら、ツリーの出力ステージを制御する任意の制御信号を
割り当てるステップと、固有の制御信号の各々が出力ス
テージに任意に割り当てられた信号と異なるように、ツ
リーの入力ステージ内の各分割セクションに、固有の制
御信号を割り当てるステップと、ツリーの各セレクタ・
パス内の割り当てられた制御信号が、入力から出力まで
固有であるように、制御信号を、Ｎステージ・ツリー型
マルチプレクサの残りのステージ内の各セクションに割
り当てるステップとを含む。また、強化された処理ステ
ップとして、本発明は、割り当てられた制御信号を用い
て、マルチプレクサの入力ステージでの特定のデータ入
力を識別するステップを含むことができる。さらに、制
御信号の負荷は、ツリーの入力ステージに与えられる固
有の制御信号をバッファリングして、入力ステージと出
力ステージの間のステージに連続供給することによっ
て、さらに軽減させることができる。入力ステージ制御
信号のバッファリング遅延は、入力データが通過する
際、第２のステージ〜第（Ｎ−１）のステージへの制御
信号が適切なセレクタに到達するように、第１のステー
ジのセレクタによる遅延に比例させる。
【０００７】本発明は、また他の面では、新規なツリー
型マルチプレクサ構造を有する。本構造はＮ個の相互接
続ステージ内に分配された複数のセレクトを有する。相
互接続ステージは、入力ステージ，出力ステージ，およ
びそれらの間の複数のデータフロー・セレクタ・パスを
有する逆ピラミッド構造を形成する。入力ステージは複
数のデータ入力を有する。複数の制御ラインは、Ｎ個の
ステージのうち少なくとも１ステージが異なる制御ライ
ンによって制御されるように、かつ、入力ステージと出
力ステージの間の複数のセレクタ・パスの各々のセレク
タを制御する各制御ラインが固有であるように、セレク
タに接続される。強化策として、バッファを用いて、ツ
リーの入力ステージに供給され、連続するセレクタ・ス
テージを制御するのに用いることのできる固有の制御信
号の各々を複製することによって、バッファを用いて、
複数の制御ライン上の負荷をさらに軽減させることがで
きる。
型マルチプレクサ構造を有する。本構造はＮ個の相互接
続ステージ内に分配された複数のセレクトを有する。相
互接続ステージは、入力ステージ，出力ステージ，およ
びそれらの間の複数のデータフロー・セレクタ・パスを
有する逆ピラミッド構造を形成する。入力ステージは複
数のデータ入力を有する。複数の制御ラインは、Ｎ個の
ステージのうち少なくとも１ステージが異なる制御ライ
ンによって制御されるように、かつ、入力ステージと出
力ステージの間の複数のセレクタ・パスの各々のセレク
タを制御する各制御ラインが固有であるように、セレク
タに接続される。強化策として、バッファを用いて、ツ
リーの入力ステージに供給され、連続するセレクタ・ス
テージを制御するのに用いることのできる固有の制御信
号の各々を複製することによって、バッファを用いて、
複数の制御ライン上の負荷をさらに軽減させることがで
きる。
【０００８】
【作用】ここに開示したツリー型マルチプレクサおよび
その構成方法は、従来のツリー型マルチプレクサの性能
を、論理的な特徴を変更することなく大きく改善する構
造を定める。改善された性能は、種々の信号分配技術に
より制御論理回路上の容量性負荷を軽減させることによ
って得られる。マルチプレクサおよびその構成方法は、
データフロー・エレメント，ＲＡＭ，ＲＯＭおよび／ま
たは制御論理回路を含む、高性能多重化が必要とされる
どのような回路にも用いることができる。
その構成方法は、従来のツリー型マルチプレクサの性能
を、論理的な特徴を変更することなく大きく改善する構
造を定める。改善された性能は、種々の信号分配技術に
より制御論理回路上の容量性負荷を軽減させることによ
って得られる。マルチプレクサおよびその構成方法は、
データフロー・エレメント，ＲＡＭ，ＲＯＭおよび／ま
たは制御論理回路を含む、高性能多重化が必要とされる
どのような回路にも用いることができる。
【０００９】
【実施例】一般的に言うと、本発明はツリー型マルチプ
レクサと、そのマルチプレクサへの制御信号上のピーク
負荷を、どの１つの信号も他の信号より非常に大きい容
量性負荷を受けないように軽減する方法とを含む。負荷
を分配すると共に、ツリー型マルチプレクサへのデータ
入力を、分配された制御信号を用いて再割当できる。本
発明のツリー型マルチプレクサを実施する１つの特定の
技術を図４のフローチャートで説明する。
レクサと、そのマルチプレクサへの制御信号上のピーク
負荷を、どの１つの信号も他の信号より非常に大きい容
量性負荷を受けないように軽減する方法とを含む。負荷
を分配すると共に、ツリー型マルチプレクサへのデータ
入力を、分配された制御信号を用いて再割当できる。本
発明のツリー型マルチプレクサを実施する１つの特定の
技術を図４のフローチャートで説明する。
【００１０】この詳細な実施例によると、第１のステッ
プでツリーをＰ個のセクションに分割する（ステップ２
０“ツリーを分割”）。変数ＰはＮ−１以下の２の最大
べきの整数として定める（Ｎ＝制御信号またはアドレス
・ラインの数）。この方式を用いて、制御信号の種々の
数に必要な分割セクションの数を確認するために、（表
１）のような表を作成することができる。
プでツリーをＰ個のセクションに分割する（ステップ２
０“ツリーを分割”）。変数ＰはＮ−１以下の２の最大
べきの整数として定める（Ｎ＝制御信号またはアドレス
・ラインの数）。この方式を用いて、制御信号の種々の
数に必要な分割セクションの数を確認するために、（表
１）のような表を作成することができる。
【００１１】
【表１】
【００１２】一例として図３のマルチプレクサをとる
と、これは５つの制御ラインＡ0 〜Ａ4 を有するので、
ツリーはステップ２０の方式により４つのセクションに
分割される。図５に適切に分割されたマルチプレクサを
示す。破線は分割線である。この例では、所望の数のセ
クションに達するための分割は、（図５に示すように）
ツリーの連続セクションを入力から出力まで繰り返し半
分に分割することにより行う。別の実施例では、例えば
制御信号が各ステージのセレクタに割り当てられる場合
には、分割はツリーの各ステージに対して別々に実施す
ることができる。
と、これは５つの制御ラインＡ0 〜Ａ4 を有するので、
ツリーはステップ２０の方式により４つのセクションに
分割される。図５に適切に分割されたマルチプレクサを
示す。破線は分割線である。この例では、所望の数のセ
クションに達するための分割は、（図５に示すように）
ツリーの連続セクションを入力から出力まで繰り返し半
分に分割することにより行う。別の実施例では、例えば
制御信号が各ステージのセレクタに割り当てられる場合
には、分割はツリーの各ステージに対して別々に実施す
ることができる。
【００１３】次に、Ｎ番目の制御ステージに制御信号を
割り当てる（ステップ２２“制御ステージＮに制御信号
を割り当てる”）。ツリーは、制御ステージが入力ステ
ージ（ステージ１）から出力ステージ（ステージＮ、こ
の例ではステージ５である）にかけて狭くなるような逆
ピラミッド構造を有している。制御ステージＮに割り当
てられる制御信号は任意であり、Ａ0 〜Ａ4 のどの１つ
でもよい。
割り当てる（ステップ２２“制御ステージＮに制御信号
を割り当てる”）。ツリーは、制御ステージが入力ステ
ージ（ステージ１）から出力ステージ（ステージＮ、こ
の例ではステージ５である）にかけて狭くなるような逆
ピラミッド構造を有している。制御ステージＮに割り当
てられる制御信号は任意であり、Ａ0 〜Ａ4 のどの１つ
でもよい。
【００１４】第３のステップでは、制御信号の残りのグ
ループから固有の制御信号をステージ１の各分割セクシ
ョンに任意に割り当てる（ステップ２４“制御ステージ
１に制御信号を割り当てる”）。言い換えれば、ツリー
の入力ステージから出力ステージまでのどのデータフロ
ー・パスも、２つ以上のセレクタを制御するのに同じ制
御信号を使用しないように、制御信号をステージ１の複
数のセクションに割り当てる。
ループから固有の制御信号をステージ１の各分割セクシ
ョンに任意に割り当てる（ステップ２４“制御ステージ
１に制御信号を割り当てる”）。言い換えれば、ツリー
の入力ステージから出力ステージまでのどのデータフロ
ー・パスも、２つ以上のセレクタを制御するのに同じ制
御信号を使用しないように、制御信号をステージ１の複
数のセクションに割り当てる。
【００１５】命令２４の後、指標値“ｉ”に、第２の制
御ステージを示す数２を割り当てる（ステップ２６“ｉ
＝２”）。その後、ツリーの入力ステージから出力ステ
ージまでのどのパスも、制御と同じアドレス・ラインを
２回以上使用しないように、制御信号を制御ステージ
“ｉ”の各分割セクションに任意に割り当てる（ステッ
プ２８“制御ステージｉに制御信号を割り当てる”）。
全ステージが制御信号を割り当てられたかを調べるため
に、制御ステージ“ｉ”がツリー内にステージＮ−１を
含んでいるか否かの照会を行う（ステップ３０“ｉ＝Ｎ
−１？（全ステージは割り当てられたか）”）。もし
“否”なら、ｉの値をインクリメントして接合点２７に
リターンし、命令２８で新しいインクリメントされたス
テージに制御信号を割り当てる。
御ステージを示す数２を割り当てる（ステップ２６“ｉ
＝２”）。その後、ツリーの入力ステージから出力ステ
ージまでのどのパスも、制御と同じアドレス・ラインを
２回以上使用しないように、制御信号を制御ステージ
“ｉ”の各分割セクションに任意に割り当てる（ステッ
プ２８“制御ステージｉに制御信号を割り当てる”）。
全ステージが制御信号を割り当てられたかを調べるため
に、制御ステージ“ｉ”がツリー内にステージＮ−１を
含んでいるか否かの照会を行う（ステップ３０“ｉ＝Ｎ
−１？（全ステージは割り当てられたか）”）。もし
“否”なら、ｉの値をインクリメントして接合点２７に
リターンし、命令２８で新しいインクリメントされたス
テージに制御信号を割り当てる。
【００１６】全制御ステージが制御信号を割り当てられ
たなら、ステップ３０の照会の次に、データ入力を表す
指標値“ｊ”を０にする（すなわち、Ｘ0 ）（ステップ
３４“ｊ＝０”）。その後、マルチプレクサ全体に分配
された制御信号に基づいて、データ入力“ｊ”の位置を
割り当てる（ステップ３６“データ入力ｊを割り当て
る”）。その後、全データが割り当てられたか否かにつ
いて照会を行う（ステップ３８“ｊ＝Ｑ−１？（全入力
は割り当てられたか？）”）。全データ入力が割り当て
られていなかったなら、指標“ｊ”をインクリメントし
（ステップ４０“ｊ＝ｊ＋１”）、接合点３５にリター
ンし、命令３６で次のデータ入力を割り当てる。
たなら、ステップ３０の照会の次に、データ入力を表す
指標値“ｊ”を０にする（すなわち、Ｘ0 ）（ステップ
３４“ｊ＝０”）。その後、マルチプレクサ全体に分配
された制御信号に基づいて、データ入力“ｊ”の位置を
割り当てる（ステップ３６“データ入力ｊを割り当て
る”）。その後、全データが割り当てられたか否かにつ
いて照会を行う（ステップ３８“ｊ＝Ｑ−１？（全入力
は割り当てられたか？）”）。全データ入力が割り当て
られていなかったなら、指標“ｊ”をインクリメントし
（ステップ４０“ｊ＝ｊ＋１”）、接合点３５にリター
ンし、命令３６で次のデータ入力を割り当てる。
【００１７】データ入力を割り当てることは、セレクト
されたデータ入力および分配されたツリーに対する、制
御信号の値を用いて入力位置を確認することを含む。例
えば、図６は、入力Ｘ17が、２進数で１０００１に等し
い制御信号Ａ0 〜Ａ4 で普通にセレクトされるような、
分配ツリー構造を示す。入力は、出力ステージから制御
信号のこのセッティングに関連する入力ステージの固有
入力までの選択パスを、トレースすることによって識別
される。同じ処理を、全データ入力が割り当てられるま
で続ける。一旦、入力が割り当てられたら、分配は完了
し、処理は終了する（ステップ４２“終了”）。
されたデータ入力および分配されたツリーに対する、制
御信号の値を用いて入力位置を確認することを含む。例
えば、図６は、入力Ｘ17が、２進数で１０００１に等し
い制御信号Ａ0 〜Ａ4 で普通にセレクトされるような、
分配ツリー構造を示す。入力は、出力ステージから制御
信号のこのセッティングに関連する入力ステージの固有
入力までの選択パスを、トレースすることによって識別
される。同じ処理を、全データ入力が割り当てられるま
で続ける。一旦、入力が割り当てられたら、分配は完了
し、処理は終了する（ステップ４２“終了”）。
【００１８】より詳細に処理を説明すると、図４のフロ
ーチャートの第１のステップは、ツリーがＰ個のセクシ
ョンに分割されることを要求する。例として図５および
図６のツリーを用いると、制御信号（Ａ0 〜Ａ4 ）は５
つなので、分割方式にのっとり、ツリー内に４つの分割
セクションを生成する（図５参照）。次に、Ｎ番目のス
テージ、すなわちステージ５に任意に制御信号Ａ0 を割
り当てる。その後、一番上の制御ステージ、すなわちス
テージ１に対して、各分割セクションが固有の制御信号
を割り当てられるように、残りの信号から任意に信号を
割り当てる。制御信号は分割セクションの左から右に向
かって、個々に、Ａ4 ，Ａ2 ，Ａ3 ，およびＡ1 を任意
に選択する。この処理によれば、信号Ａ0 はツリーのＮ
番目のステージにすでに割り当てられ、入力ステージか
ら出力ステージまでのツリーの全データフロー・パスに
すでに関連しているので、ステージ１のセクション制御
には用いない。
ーチャートの第１のステップは、ツリーがＰ個のセクシ
ョンに分割されることを要求する。例として図５および
図６のツリーを用いると、制御信号（Ａ0 〜Ａ4 ）は５
つなので、分割方式にのっとり、ツリー内に４つの分割
セクションを生成する（図５参照）。次に、Ｎ番目のス
テージ、すなわちステージ５に任意に制御信号Ａ0 を割
り当てる。その後、一番上の制御ステージ、すなわちス
テージ１に対して、各分割セクションが固有の制御信号
を割り当てられるように、残りの信号から任意に信号を
割り当てる。制御信号は分割セクションの左から右に向
かって、個々に、Ａ4 ，Ａ2 ，Ａ3 ，およびＡ1 を任意
に選択する。この処理によれば、信号Ａ0 はツリーのＮ
番目のステージにすでに割り当てられ、入力ステージか
ら出力ステージまでのツリーの全データフロー・パスに
すでに関連しているので、ステージ１のセクション制御
には用いない。
【００１９】ツリーの残りの制御ステージに対する制御
信号を、どの制御信号も、ツリーのどの入力・出力パス
内の２つ以上の回路に影響を及ぼさないように割り当て
る。こうして、信号Ａ1 またはＡ3 がステージ４の一番
左のセレクタに選択され、信号Ａ2 またはＡ4 がステー
ジ４の一番右のセレクタに選択される。信号Ａ1 および
Ａ4 は図６の例においては任意に選択される。同様に、
ステージ３およびステージ２に対して、どの制御信号も
ツリーのパス内の２つ以上のセレクタに影響を及ぼさな
いように処理を繰り返す。この方式は論理ツリーの最終
ステージに対する制御信号の割当に関して選択肢を残さ
ないことに注目されたい。また、制御信号のステージＮ
およびステージ１への割当に続いて、残りのステージに
制御信号を割り当てる順序は重要ではないことに注目さ
れたい。
信号を、どの制御信号も、ツリーのどの入力・出力パス
内の２つ以上の回路に影響を及ぼさないように割り当て
る。こうして、信号Ａ1 またはＡ3 がステージ４の一番
左のセレクタに選択され、信号Ａ2 またはＡ4 がステー
ジ４の一番右のセレクタに選択される。信号Ａ1 および
Ａ4 は図６の例においては任意に選択される。同様に、
ステージ３およびステージ２に対して、どの制御信号も
ツリーのパス内の２つ以上のセレクタに影響を及ぼさな
いように処理を繰り返す。この方式は論理ツリーの最終
ステージに対する制御信号の割当に関して選択肢を残さ
ないことに注目されたい。また、制御信号のステージＮ
およびステージ１への割当に続いて、残りのステージに
制御信号を割り当てる順序は重要ではないことに注目さ
れたい。
【００２０】処理の最終ステップは、分配ツリーを用い
て特定の入力端子へのデータ入力を識別することであ
る。例えば、データ入力Ｘ28は、制御信号がＡ0 ＝１，
Ａ1 ＝１，Ａ2 ＝１，Ａ3 ＝０，およびＡ4 ＝０となる
ように、２進数で１１１００と表す。この制御シーケン
スに従うと、Ｘ28に対する特定の入力を、図６に示した
入力位置として識別することができる。特に、Ａ0 ＝１
であるので、ステージ５のセレクトへの右側の入力を選
択する。Ａ4 ＝０に対してはステージ４の、対応するセ
レクトへの左側の入力を選択する。Ａ2 ＝１に対しては
ステージ３の、対応するセレクトへの右側の入力を選択
する。Ａ1 ＝１に対してはステージ２の、対応するセレ
クトへの右側の入力を選択する。最後に、Ａ3 ＝０に対
してはステージ１の対応するセレクトへの左側の入力を
選択する。この入力は回路入力Ｘ28として識別される。
残りのデータ入力も同様に割り当てられる。
て特定の入力端子へのデータ入力を識別することであ
る。例えば、データ入力Ｘ28は、制御信号がＡ0 ＝１，
Ａ1 ＝１，Ａ2 ＝１，Ａ3 ＝０，およびＡ4 ＝０となる
ように、２進数で１１１００と表す。この制御シーケン
スに従うと、Ｘ28に対する特定の入力を、図６に示した
入力位置として識別することができる。特に、Ａ0 ＝１
であるので、ステージ５のセレクトへの右側の入力を選
択する。Ａ4 ＝０に対してはステージ４の、対応するセ
レクトへの左側の入力を選択する。Ａ2 ＝１に対しては
ステージ３の、対応するセレクトへの右側の入力を選択
する。Ａ1 ＝１に対してはステージ２の、対応するセレ
クトへの右側の入力を選択する。最後に、Ａ3 ＝０に対
してはステージ１の対応するセレクトへの左側の入力を
選択する。この入力は回路入力Ｘ28として識別される。
残りのデータ入力も同様に割り当てられる。
【００２１】図３の従来のツリーと、本発明によって構
成された図６の分配ツリーとにおいて、各制御信号上の
容量性負荷を比較したものが（表２）である。
成された図６の分配ツリーとにおいて、各制御信号上の
容量性負荷を比較したものが（表２）である。
【００２２】
【表２】
【００２３】ここに示すように、従来のツリー構造にお
ける制御ラインＡ4 上の高負荷は、図６のツリーにおけ
るような制御信号の分配によって軽減される。図６およ
び図３のツリーの実施例は同じ論理的特徴を有している
が、図６のツリーの性能は（クリティカル・パス内によ
りマルチプレクサの性能を改善する）制御信号の分配に
よってかなり良好である。図３に示すように、制御ライ
ン上の最大負荷は、１６ドロップのファンアウト負荷を
有するＡ4 上の負荷である。回路出力から最も遠い制御
ライン上のこの重い負荷は、マルチプレクサの性能を制
限する主たる遅延である。それに対して、図６の分配ツ
リーは任意のアドレス・ライン上で、本発明の技術が３
２ビット・マルチプレクサにおいて約３０％の性能改善
を得るような、最大値８に等しい負荷を有する。改善度
が大きいほど、より複雑な構造であると予想される。ま
た、本発明はどんなツリー型論理設計にも使用すること
ができる。（同様に、当業者はここにアウトラインを示
した処理概念が、ソフトウェアにおいて容易に実施し得
ることを理解するだろう）。
ける制御ラインＡ4 上の高負荷は、図６のツリーにおけ
るような制御信号の分配によって軽減される。図６およ
び図３のツリーの実施例は同じ論理的特徴を有している
が、図６のツリーの性能は（クリティカル・パス内によ
りマルチプレクサの性能を改善する）制御信号の分配に
よってかなり良好である。図３に示すように、制御ライ
ン上の最大負荷は、１６ドロップのファンアウト負荷を
有するＡ4 上の負荷である。回路出力から最も遠い制御
ライン上のこの重い負荷は、マルチプレクサの性能を制
限する主たる遅延である。それに対して、図６の分配ツ
リーは任意のアドレス・ライン上で、本発明の技術が３
２ビット・マルチプレクサにおいて約３０％の性能改善
を得るような、最大値８に等しい負荷を有する。改善度
が大きいほど、より複雑な構造であると予想される。ま
た、本発明はどんなツリー型論理設計にも使用すること
ができる。（同様に、当業者はここにアウトラインを示
した処理概念が、ソフトウェアにおいて容易に実施し得
ることを理解するだろう）。
【００２４】さらなる強化策として、図７は、ステージ
１とステージ５（すなわち、ステージＮ）の間のステー
ジのセレクタを制御するために、バッファを用いて遅延
制御信号を生成する、分散制御信号を有するツリー型マ
ルチプレクサを示す。制御信号Ａ4 ，Ａ2 ，Ａ3 ，およ
びＡ1 はステージ１のセレクトを制御するので、これら
の信号の各々は、個々に、バッファリングされて複製信
号Ａ4 ′，Ａ2 ′，Ａ3 ′，およびＡ1 ′を生成する。
バッファリングは、個々のバッファ１０の出力が、ステ
ージ１のセレクトからの出力に一致するようにタイミン
グをとるように、バランスをとる。図示のように、ステ
ージ２，３，および４において、制御信号Ａ3 ′，
Ａ4 ′，Ａ1 ′，およびＡ2 ′は、図６のツリーの実施
例の制御信号Ａ3 ，Ａ4 ，Ａ1 ，およびＡ2 を個々に置
き換える。この場合、バッファリングは、３２ビットの
例に対するどんな深さのマルチプレクサのアドレス・ラ
イン上の最大負荷も５になることを保証する。各制御信
号に対する負荷は（表３）に示す。
１とステージ５（すなわち、ステージＮ）の間のステー
ジのセレクタを制御するために、バッファを用いて遅延
制御信号を生成する、分散制御信号を有するツリー型マ
ルチプレクサを示す。制御信号Ａ4 ，Ａ2 ，Ａ3 ，およ
びＡ1 はステージ１のセレクトを制御するので、これら
の信号の各々は、個々に、バッファリングされて複製信
号Ａ4 ′，Ａ2 ′，Ａ3 ′，およびＡ1 ′を生成する。
バッファリングは、個々のバッファ１０の出力が、ステ
ージ１のセレクトからの出力に一致するようにタイミン
グをとるように、バランスをとる。図示のように、ステ
ージ２，３，および４において、制御信号Ａ3 ′，
Ａ4 ′，Ａ1 ′，およびＡ2 ′は、図６のツリーの実施
例の制御信号Ａ3 ，Ａ4 ，Ａ1 ，およびＡ2 を個々に置
き換える。この場合、バッファリングは、３２ビットの
例に対するどんな深さのマルチプレクサのアドレス・ラ
イン上の最大負荷も５になることを保証する。各制御信
号に対する負荷は（表３）に示す。
【００２５】
【表３】
【００２６】
【発明の効果】前述の説明から、新規なツリー型マルチ
プレクサとその構成方法がここに示されたことがわか
る。特に、前述のマルチプレクサとその分配方法は、従
来のツリー型マルチプレクサの性能において、その論理
的特徴を変更することなく大きな改善策を提供する。改
善された性能は、種々の制御信号分配技術によって制御
論理回路の容量性負荷を軽減させることによって得られ
る。さらに、マルチプレクサおよびその構成方法は、デ
ータフロー・エレメント，ＲＡＭ，ＲＯＭおよび／また
は制御論理回路を含む、高性能多重化が必要とされる任
意の回路に使用できる。
プレクサとその構成方法がここに示されたことがわか
る。特に、前述のマルチプレクサとその分配方法は、従
来のツリー型マルチプレクサの性能において、その論理
的特徴を変更することなく大きな改善策を提供する。改
善された性能は、種々の制御信号分配技術によって制御
論理回路の容量性負荷を軽減させることによって得られ
る。さらに、マルチプレクサおよびその構成方法は、デ
ータフロー・エレメント，ＲＡＭ，ＲＯＭおよび／また
は制御論理回路を含む、高性能多重化が必要とされる任
意の回路に使用できる。
【図１】本発明によるツリー型マルチプレクサ構造に使
用される１オブ２セレクトを示す図である。
用される１オブ２セレクトを示す図である。
【図２】図１の１オブ２セレクトの論理機能の図表であ
る。
る。
【図３】図１のセレクトを用いた従来のツリー型マルチ
プレクサの略図である。
プレクサの略図である。
【図４】本発明の一実施例における処理を示すフローチ
ャートである。
ャートである。
【図５】本発明の一実施例によりセクションに分割され
た１オブ２セレクトを含むツリー型マルチプレクサの略
図である。
た１オブ２セレクトを含むツリー型マルチプレクサの略
図である。
【図６】本発明により制御信号がツリーに分配され、入
力データがそれに基づいて割り当てられる１オブ２セレ
クトを有するツリー型マルチプレクサの略図である。
力データがそれに基づいて割り当てられる１オブ２セレ
クトを有するツリー型マルチプレクサの略図である。
【図７】本発明により分配された制御信号とデータ入力
を有する１オブ２セレクトを有するツリー型マルチプレ
クサの他の実施例の略図である。
を有する１オブ２セレクトを有するツリー型マルチプレ
クサの他の実施例の略図である。
【符号の説明】 Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 制御信号
フロントページの続き (72)発明者 クラレンス・ロサ・オギルビー アメリカ合衆国 バーモント州 ハンチン グトン アール ティー ＃１ ボックス 2656
Claims (8)
- 【請求項１】入力ステージ，出力ステージ，およびそれ
らの間の複数のセレクタ・パスを有するＮステージ・ツ
リー型マルチプレクサの制御信号上のピーク負荷を軽減
する方法において、 （ａ）異なる信号が前記Ｎステージのうちの少なくとも
１ステージを制御するように、かつ、入力ステージから
出力ステージまでの複数のセレクタ・パスの各々に対し
て、前記各パス内のセレクタを制御する信号が固有であ
るように、前記制御信号を分配するステップと、 （ｂ）ステップ（ａ）で分配された前記制御信号を用い
て、Ｎステージ・ツリー型マルチプレクサの入力ステー
ジへのデータ入力を識別するステップと、 を含むことを特徴とする、ツリー型マルチプレクサの制
御信号上のピーク負荷を軽減する方法。 - 【請求項２】前記分配ステップ（ａ）が、異なる信号が
前記ツリー型マルチプレクサのＮ−１ステージの各々を
制御するようにセレクタ制御信号を分配するステップを
含み、前記マルチプレクサの前記出力ステージが、１つ
のセレクタを有し、１つの制御信号によって制御される
ことを特徴とする、請求項１記載のツリー型マルチプレ
クサの制御信号上のピーク負荷を軽減する方法。 - 【請求項３】前記分配ステップ（ａ）が、前記Ｎステー
ジ・ツリー型マルチプレクサのステージ内の全セレクタ
に制御信号を割り当てるステップと、前記Ｎステージ・
マルチプレクサの各ステージへの前記制御信号の割当を
繰り返すステップとを含むことを特徴とする、請求項１
記載のツリー型マルチプレクサの制御信号上のピーク負
荷を軽減する方法。 - 【請求項４】少なくとも２つのデータ入力と、制御信号
入力と、出力とを各々有する複数のセレクタにより、マ
ルチプレクサを構成する方法において、 （ａ）ｉ＝１…Ｎ−１であり、ツリー型構造のｉ＝１ス
テージが入力ステージを含み、前記ツリー型構造のｉ＝
Ｎステージが出力ステージを含み、前記ツリー型構造が
前記入力ステージと前記出力ステージの間の複数のセレ
クタ・パスを定めるとき、ステージｉの各セレクトの出
力が、ステージｉ＋１のセレクトの入力に与えられるよ
うに相互接続するように、前記複数のセレクトを、Ｎ層
のステージのツリー型構造内で接続するステップと、 （ｂ）異なる信号が前記Ｎステージの少なくとも１ステ
ージを制御するように、かつ、入力ステージから出力ス
テージまでの複数のセレクタ・パスの各々に対して前記
各パス内のセレクタを制御する前記制御信号が固有であ
るように、ツリー型構造に対し前記制御信号を分配する
ステップと、 を含むことを特徴とする、複数のセレクタによりマルチ
プレクサを構成する方法。 - 【請求項５】前記ステップ（ｂ）で分配された前記制御
信号を用いて、Ｎステージ・ツリー型マルチプレクサの
入力ステージにデータ入力を割り当てるステップをさら
に含むことを特徴とする、請求項４記載の複数のセレク
タによりマルチプレクサを構成する方法。 - 【請求項６】前記分配ステップ（ｂ）が、異なる信号が
前記入力ステージを制御するように制御信号を分配する
ステップをさらに含むことを特徴とする、請求項４記載
の複数のセレクタからマルチプレクサを構成する方法。 - 【請求項７】入力ステージ，出力ステージ，およびそれ
らの間の複数のセレクタ・パスを有するＮステージ・ツ
リー型マルチプレクサ内で、ピーク負荷を軽減するため
に、複数の制御信号を分配する方法において、 （ａ）ツリー型マルチプレクサを複数のセクションに分
割するステップと、 （ｂ）前記ツリーの前記出力ステージを制御するため
に、前記複数の制御信号から任意の制御信号を割り当て
るステップと、 （ｃ）各々がステップ（ｂ）で任意に割り当てられた前
記信号と異なる固有の制御信号を、前記ツリーの前記入
力ステージ内の各分割セクションに割り当てるステップ
と、 （ｄ）前記ツリーの各パス内の割り当てられた制御信号
が固有であるように、前記Ｎステージ・ツリー型マルチ
プレクサの残りの各ステージ内の各セクションに制御信
号を割り当てるステップと、 を含むことを特徴とする、複数の制御信号の分配方法。 - 【請求項８】前記ステップ（ｃ）において前記入力ステ
ージに割り当てられた前記固有の制御信号の各々をバッ
ファリングして、連続ステージ内で分配するための遅延
信号を生成するステップと、 前記割り当てられた制御信号を用いて、前記マルチプレ
クサの前記入力ステージへの前記データ入力を識別する
ステップとをさらに含み、 前記割当ステップ（ｄ）が、前記ツリーの各パス内の割
り当てられた前記信号が固有であるように、前記Ｎステ
ージ・ツリー型マルチプレクサの残りのステージ内の各
セクションに前記遅延制御信号を割り当てるステップを
含むことを特徴とする、 請求項７記載の複数の制御信号の分配方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US710623 | 1991-06-05 | ||
| US07/710,623 US5243599A (en) | 1991-06-05 | 1991-06-05 | Tree-type multiplexers and methods for configuring the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259847A true JPH05259847A (ja) | 1993-10-08 |
| JP2574097B2 JP2574097B2 (ja) | 1997-01-22 |
Family
ID=24854831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095109A Expired - Lifetime JP2574097B2 (ja) | 1991-06-05 | 1992-04-15 | ツリー型マルチプレクサの制御信号上のピーク負荷を軽減する方法および複数のセレクタによりマルチプレクサを構成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5243599A (ja) |
| JP (1) | JP2574097B2 (ja) |
Cited By (5)
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| JP2002311912A (ja) * | 2001-04-16 | 2002-10-25 | Hitachi Ltd | 表示装置 |
| JP2003513288A (ja) * | 1999-10-26 | 2003-04-08 | テラダイン・インコーポレーテッド | 高分解能スキュー検出装置及び方法 |
| JP2007336024A (ja) * | 2006-06-13 | 2007-12-27 | Toshiba Corp | 信号選択回路、可変遅延回路 |
| JP2013207424A (ja) * | 2012-03-27 | 2013-10-07 | Toshiba Corp | 半導体集積回路 |
| US11468287B2 (en) | 2018-08-10 | 2022-10-11 | Fujitsu Limited | Information processing system, information processing apparatus, and information processing method |
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| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| JP2810617B2 (ja) * | 1993-06-23 | 1998-10-15 | 株式会社三協精機製作所 | 多重シリアル信号の伝送方法 |
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