JP2001509326A - ピンロック動作を容易化するために重付け関数を使用したプログラム可能論理装置配置方法 - Google Patents

Abstract

(57)【要約】 ユーザによって論理関数（機能）が後に修正された後に同一の入力／出力ピン位置を維持するためにコンプレックスプログラム可能論理装置（ＣＰＬＤ）のファンクションブロック内に論理関数を配置させる方法。本方法は、最初に割当てた入力及び出力ピン位置を変更することなしに論理関数に対する爾後的な修正を実行するために充分な資源が各ファンクションブロック内において使用可能であるように論理関数の一部をファンクションブロックへ割当てるための重付け関数を使用する。論理関数の各部分に対して、該重付け関数を使用してファンクションブロックの全てにおいて使用可能な資源を最大としながらその部分を実行するファンクションブロックを識別する。特定の方程式を配置させることが不可能である場合には、本方法は当て嵌め洗練化、バッファ動作及び論理再形成などの補正手段を使用して該方程式を配置させる。該方程式を未だに配置させることが不可能である場合には、該重付け関数を変更し、それにより論理部分をファンクションブロックへ割当てる基準を変更する。次いで、配置方法を該変更した重付け関数で繰返し行う。

Description

【発明の詳細な説明】 発明の名称 ピンロック動作を容易化するために重付け関数を使用したプログラム可能論理装 置配置方法 発明の詳細な説明発明の分野 本発明は、プログラム可能論理装置に関するものであって、更に詳細には、論 理関数（機能）が後に修正される場合に入力／出力ピン位置の変化が最小である ようにプログラム可能論理装置において論理関数を配置させる方法に関するもの である。従来の技術 プログラム可能論理装置（ＰＬＤ）は、種々の論理関数（機能）をエミュレー ションするためにユーザによってプログラムすることが可能な一群の集積回路（ ＩＣ）である。論理設計者は、典型的に、電子システムにおいて制御論理を実現 するためにＰＬＤを使用する。なぜならば、それらは、プログラムすることが比 較的容易であり、且つ、しばしば、エミュレーションした論理関数即ち機能をア ップデート即ち更新するために再プログラムすることが可能だからである。この ことは、電子システムの設計フェーズにおいてそれらを使用することをカスタム のハードワイヤード型又は「応用特定」集積回路（ＡＳＩ Ｃ）よりも低コストのものとさせている。 一つの主要なクラスのＰＬＤは、一組の入力ピンと、該入力ピンへ接続されて いるプログラム可能ＡＮＤプレーンと、該ＡＮＤプレーンの出力端へ接続されて いるＯＲプレーンと、該ＯＲプレーンの出力端へ接続されている一組の出力ピン とを有している。ＡＮＤプレーンはプログラム可能な接続部からなるマトリクス を提供しており、その場合に、各列が一つの入力ピンへ接続し且つ各行が積項（ Ｐ項）要素と呼ばれるＡＮＤプレーンの出力を形成し、それはＯＲプレーンへ送 られる。ＯＲプレーンは、各Ｐ項要素が異なる出力ピンへ通ずる列へ接続可能で あるようにプログラムすることが可能であり、その場合には、そのＰＬＤはプロ グラマブルロジックアレイ（ＰＬＡ）と呼ばれる。一方、ＯＲプレーンは、各Ｐ 項要素が特定の出力ピンへ割当てられるように固定することが可能であり、その 場合には、そのＰＬＤはプログラマブルアレイロジック（ＰＡＬ）装置と呼ばれ る。 ＰＬＡ及びＰＡＬは二つのレベルの論理（ＡＮＤ及びＯＲ）を包含しており且 つ「積の和」の形態で表現することの可能な論理関数即ち論理機能を実現するこ とが可能である。論理関数の積の和形態は、その関数の出力信号を発生するため に一括して「Ｏ Ｒ」処理される一組のＰ項を有している。この様な論理関数はＡＮＤプレーン及 びＯＲプレーンにおけるプログラムされた即ち書込みがされた接続部によってＰ ＬＤにおいて表現される。各Ｐ項要素は各入カピンに対してＡＮＤプレーン内に プログラム可能な入力接続部を有しており且つ論理ＡＮＤ即ち接続された入力部 の「積」を表わす単一の出力値を発生する。通常、オリジナルの入力ピン値及び その補元の両方がＰ項要素に対して接続するために使用可能である。各出力はＯ Ｒプレーン内においてプログラム可能なＰ項要素接続部を有しており且つ論理Ｏ Ｒ即ち接続されたＰ項要素の「和」を表わす出力値を発生する。 これらの初期のＰＬＤは論理設計者によって良好に受入れられていた。しかし ながら、論理関数が益々大型化し且つ益々複雑になると、論理設計者は充分な論 理能力を与えるために２個又はそれ以上の小さなＰＬＤを一緒に配線することが 必要とされる。この処理は開発及びテスト期間中においては我慢することが可能 であっても、それは生産単位のコスト及び寸法を増加させる。このことは益々大 型化する論理容量を有するＰＬＤに対する要求を発生させている。 より大きな容量に対する益々増加する要求を満足 させるために、益々複雑なアーキテクチャを有するＰＬＤが開発されている。コ ンプレックスプログラム可能論理装置（ＣＰＬＤ）として知られている一つのポ ピュラーな複雑なＰＬＤタイプは、機能（関数）ブロックの各々が相互接続マト リクスを介してＣＰＬＤの他の機能（関数）ブロックと通信を行うように相互接 続マトリクスによって互いに及び入力／出力（Ｉ／Ｏ）資源へ接続されている２ 個又はそれ以上の「機能（関数）ブロック」を有している。ＣＰＬＤの各機能ブ ロックは上述した２レベルＰＬＤのような構成とされ、各機能ブロックは一組の ＯＲゲートへプログラムすることによって接続可能な多数のＰ項要素を具備する ＡＮＤアレイを有している。実効的に、これらのＣＰＬＤは、幾つかの初期のＰ ＬＤと関連する接続回路とを単一の集積回路上へ組込んでいる。このことは、回 路設計者に対して単一のＩＣを使用して複雑な論理機能（関数）を実現する便宜 性を与えている。 ＣＰＬＤは特別のプログラミングプロセスを使用して複雑な論理機能（関数） を実現すべくプログラムされる。 典型的に、公知のプログラミングプロセスは、複雑な論理関数を本明細書にお いては「方程式」と呼称するより小さな部分へ最適化（分割）することに よって開始する。各方程式は多数のＰ項として表わされ、該Ｐ項は、共にＯＲ処 理されると、複雑な論理関数の一部を表わす積の和項を発生する。これらの方程 式は、通常、出力方程式（それらの積の和項はＣＰＬＤパッケージの出力ピンへ 印加される）とノード方程式（それらの積の和項は爾後の方程式に対する入力と して使用するために相互接続マトリクス内へフィードバックされる）として分類 される。 次いで、該公知のプログラミングプロセスは、各機能ブロックに対して一つの グループの方程式を割当て且つ該グループの各方程式を該機能ブロックの特定の 部分へ割当てることによって該方程式をターゲットのＣＰＬＤ内において区画化 し且つ配置（割当て）を行う。この配置プロセスは、又、例えば、各出力方程式 がターゲットＣＰＬＤの特定の出力ピンに対して割当てられるように各方程式の 出力位置を設定する。 次に、該プログラミングプロセスは該グループの方程式の各Ｐ項を機能ブロッ クの特定のＰ項要素に対して「マッピング」（割当て）を行う。 最後に、最適化、区画化、配置及びマッピングプロセスを使用して複雑な論理 関数に対して最終的な配置配列を決定した後に、その最終的な配置配列をビット マップへ変換し、次いで、該ビットマップを 特別の装置プログラマを使用してターゲットＣＰＬＤへ送る。 本発明は、通常、ＣＰＬＤプログラミングプロセスの全ての三つの部分（即ち 、最適化、区画化及び配置、及びマッピングプロセス）に対して適用されるもの であるが、本発明は、特に、区画化及び配置方法、及びマッピング方法に指向さ れている。 幾つかの区画化及び配置方法がＣＰＬＤプログラミング技術における当業者に とって公知である。これらの公知の区画化及び配置方法の典型的な目標は、ター ゲットＣＰＬＤをその最大容量で使用するために、各機能ブロック内に可及的に 高い密度で方程式を詰込むことである（即ち、各機能ブロックの資源を可及的に 多数使用することである）。例えば、各機能ブロックは３６本の入力線と９０個 のＰ項要素とを有している場合には、各機能ブロックに対して割当てられている 方程式は、該グループの方程式の入力信号の総数が可及的に３６に近いものであ るか、又は該グループの方程式のＰ項の総数が可及的に９０に近いものであるよ うにグループ化させる。 更に、幾つかのマッピング方法がＣＰＬＤの技術における当業者にとって公知 である。これらの公知のマッピング方法の典型的な目標は、方程式の間に位置さ れている未使用のＰ項要素の数を最小とする ために該方程式（及び、特に、出力方程式）を可及的に密接してパッキング即ち 詰込むことである。 ユーザが以前に配置した論理関数（機能）を修正することを所望する場合に、 公知の配置及びマッピング方法に関連する問題が発生する。論理関数を修正する ための決定は、しばしば、その論理関数を組込んだＣＰＬＤをシステム内に集積 化した後（例えば、他の集積回路と共にプリント回路基板上に装着させた後）に おいて発生する。このことが発生すると、ユーザは、典型的に、ＣＰＬＤへの／ ＣＰＬＤからの入力／出力信号がその修正を行った後においてその修正を行わな かった前と同一であるようにＣＰＬＤの入力／出力ピン位置を「ロック」するこ とを所望する。このことは、本明細書においては、ピンロック動作と呼称し、且 つそれは論理機能に対する各修正の後にシステムに対する変更（例えば、プリン ト回路基板上の導電性トレースの変更）を回避するものであるので有益的なもの である。換言すると、修正を行った後に、その論理機能の修正の前に使用してい たものと同一のピンに対して入力信号を印加し且つそれから出力信号を受取るこ とが望ましい。公知の配置及びＰ項マッピング方法に関連する問題は、方程式が 機能ブロック内にぎっしりと詰込まれており、且つ出力方程式は密接してグルー プ化 されているので、入力／出力ピン位置を変更することなしに修正（例えば、一つ 又はそれ以上のＰ項を一つの方程式へ加えること）を行うことは非常に困難であ る。発明の要約 本発明によれば、ＣＰＬＤプログラミングプロセスが配置配列を識別し、その 場合に、論理機能（関数）の方程式がＣＰＬＤの機能（関数）ブロック間に分布 され、且つ該論理機能に対する爾後の修正がＣＰＬＤの入力及び出力ピン位置を 変更することを必要とするものではないように機能ブロック内において離隔され ている。 本発明の第一の側面によれば、ＣＰＬＤの機能ブロックの各々において最大数 の資源が使用可能である（即ち、割当てられていない）ように選択された方程式 を最もよく実現する機能ブロックをその選択された方程式に対して識別するため に重付け関数を使用する。使用可能な資源を機能ブロック内に均一に分布させる ことによって、該論理関数に対する爾後の修正が入力／出力位置を変化させるこ となしに実現することが可能である確率が増加し、それによりピンロック動作を 容易なものとさせる。 本発明の第二の側面によれば、該重付け関数は複数個の変数を有しており、各 変数は、例えば、各機 能ブロック内の以前に配置された方程式に対して割当てられたＰ項要素の数によ って乗算される。最初に割当てられた変数値を使用して有効な配置配列を決定す ることが不可能である場合には、該重付け関数の変数を修正して該方程式と関連 する異なる特性（例えば、Ｐ項の数）を強調させる。 本発明の第三の側面によれば、出力方程式がＣＰＬＤの機能ブロックに対して 割当てられると、該出力方程式は、各マッピングプロセスの後に各方程式に対し て「ファントム（擬似）」Ｐ項を加算しながら繰返しマッピングされる。各方程 式に対して「ファントム」Ｐ項を加算することによって、各方程式の実効寸法は 、マッピングプロセス期間中に増加され、それによって該機能ブロックにおいて 出力方程式の一様な間隔を発生させる。このことはＰ項要素の最大量が該論理関 数の任意の与えられた方程式に対する修正を実現するために使用可能であるよう に該機能ブロック内において出力方程式を広げることによってピンロック動作を 簡単化させる。図面の簡単な説明 本発明のこれら及びその他の特徴、側面及び利点は、以下の説明、添付の請求 項及び添付の図面に関してよりよく理解することが可能なものとなる。 図１は複数個のファンクションブロックを有する ＣＰＬＤを示した回路図である。 図２（Ａ）はＸＣ９５００ＣＰＬＤファミリーのファンクションブロックの簡 単化したブロック図である。 図２（Ｂ）は図２（Ａ）に示したファンクションブロックのマクロセルを図示 した簡略化した概略図である。 図２（Ｃ）は図２（Ａ）に示したファンクションブロックの積項割当て回路を 示した簡略化した概略図である。 図３は図１に示したＣＰＬＤの入力／出力ブロックを示した簡略化した概略図 である。 図４は図１に示したＣＰＬＤの相互接続マトリクスを示した簡略化した概略図 である。 図５（Ａ）乃至５（Ｄ）はＣＰＬＤにおける方程式配置の例を示した簡略化し た回路図を示している。 図６（Ａ）乃至６（Ｆ）は図５（Ａ）乃至５（Ｄ）に示した方程式配置例の簡 略化したグラフィック表示を示している。 図７は本発明のＰ項マッピング方法を使用してＣＰＬＤをプログラミングする システムを示したブロック図である。 図８は本発明に基づくＣＰＬＤプログラミング方法を示したフローチャートで ある。 図９は本発明に基づいて重み値を計算するためのサブプロセスを示したフロー チャートである。 図１０は本発明に基づいて出力方程式をロッキング（ロック動作）するための サブプロセスを示したフローチャートである。 図１１（Ａ）乃至１１（Ｃ）は「ファントム」積項を使用する積項マッピング プロセスを示した簡略化したグラフィック表示である。 図１２（Ａ）及び１２（Ｂ）は本発明に基づいて使用される重付け関数の別の 実施例を示した簡略化したグラフィック表示である。詳細な説明 本発明に基づくプログラミング方法をカリフォルニア州サンノゼのザイリンク スインコーポレイテッドによって製造されているＸＣ９５００ＣＰＬＤを特に参 照して説明する。しかしながら、本プログラミング方法は多数のタイプのＰＬＤ へ適用することが可能である。従って、本発明はＸＣ９５００ＣＰＬＤファミリ ーの装置に制限されるものではない。ＣＰＬＤ構造 本プログラミング方法の説明の補助としてＸＣ９５００ＣＰＬＤファミリーを 簡単に説明する。ＸＣ９５００ＣＰＬＤファミリーのさらなる説明は、ザイリン クスインコーポレイテッドによって出版され たザ・プログラマブル・論理データブック（Ｔｈｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄａｔａ Ｂｏｏｋ）、３−１乃至３−６７頁、１９９６におい て与えられている。 図１はＸＣ９５０ＯＣＰＬＤファミリーに共通の特徴を有するＣＰＬＤ１００ の簡略化したブロック図を示している。ＸＣ９５００ＣＰＬＤファミリーの各Ｃ ＰＬＤ１００はファーストコネクト（ＦａｓｔＣＯＮＮＥＣＴ）（商標）スイッ チマトリクス（ＦＳＭ）４００によって相互接続されている複数個のファンクシ ョンブロック（ＦＢ）２００（４個が示されている）と入力／出力ブロック（Ｉ ＯＢ）３００とから構成されている。ＩＯＢ３００は入力／出力（Ｉ／Ｏ）ピン ３１０へ印加される装置入力及び出力に対してバッファ機能を与える。ＩＯＢ３ ００からの全ての入力信号はＦＳＭ入力線３２０を介してＦＳＭ４００へ入り、 且つＦＢ２００からの選択された出力信号はマクロセル出力線２３１を介してＦ ＳＭ４００内へフィードバックされる。各ＦＢ２００はＦＳＭ４００からＦＢ入 力線４０１を介して３６個の入力を受取り且つ１８個のマクロセルの何れかへ印 加される９０個のＰ項要素を発生し、各マクロセルは選択したＰ項要素から積の 和項を提供すべくプログラムすることが可能である。各ＦＢ２００に 対して、マクロセル出力線２３１を介して１２乃至１８個の出力が選択的に送ら れてＩ／Ｏブロック３００（オプションとしての対応する出力イネーブル信号と 共に）直接的に駆動する。更に、各ＦＢ２００は、それぞれ、グローバルセット ／リセット線４０２及びグローバルクロック線４０３を介して選択的にグローバ ルセット／リセット信号及びグローバルクロック信号を受取る。これらのグロー バル信号のファンクション（即ち、機能又は関数）及び使用について以下に説明 する。 図２（Ａ）はファンクション（機能又は関数）ブロックＦＢ２００の簡略化し たブロック図を示している。各ＦＢ２００はＡＮＤアレイ２１０と、積項アロケ ータ（割当器）２２０と、１８個のマクロセル２３０とを有している。ＡＮＤア レイ２１０はＦＳＭ４００から入力線４０１を介して３６個の信号を受取り且つ ９０個のＰ項要素を発生し、それらは、積項アロケータ２２０を介してマクロセ ル２３０に対して選択的に経路付けされる。次いで、マクロセル２３０からの出 力はその他のＦＢ２００における入力信号として使用するためにマクロセル出力 線２３１を介してＦＳＭ２００へ戻るように経路付けされるか、又は、Ｐ項ＯＥ 線２２５を介して送られるオプションとしての対応する出力イネーブル（ＯＥ） 信号と共に対応するＩ／Ｏピン３１０乃至ＩＯＢ３００に対して経路付けされる 。 図２（Ｂ）はマクロセル２３０（１）を有するＦＢ２００の一部を示している 。図２（Ｂ）において表わされており且つ以下に更に説明するように、積項アロ ケータ２２０（１）はプログラミングによって５個の直接的Ｐ項要素２１１（１ ）乃至２１１（５）を接続してマクロセル２３０（１）によって使用される種々 のＰ項信号を与える。特に、これらの直接的Ｐ項信号は、ＯＲゲート２３２に対 して、ＸＯＲゲート２３３（ＸＯＲ ＭＵＸ線２２１及びＸＯＲ ＭＵＸ２３４ を介して）に対して、セットＭＵＸ２３５（Ｐ項セット線２２２を介して）に対 して、クロックＭＵＸ２３６（Ｐ項クロック線２２３を介して）に対して、リセ ットＭＵＸ２３７（Ｐ項リセット線２２４を介して）に対して、及びオプション としてのＯＥ信号（Ｐ項出力イネーブル線２２５を介して）を与えるために、選 択的に印加される。更に、積項アロケータ２２０（１）は、隣の積項アロケータ ２２０（２）及び２２０（３）からの「インポート」したＰ項要素をＯＲゲート ２３２に対して選択的に印加する。積項アロケータ２２０（１）の詳細について 以下に説明する。 ＸＯＲ ＭＵＸ２３４は、プログラミングによっ て、ＸＯＲ ＭＵＸ線２２１上の信号、即ち論理「１」又は論理「０」をＸＯＲ ゲート２３３に対して印加する。更に、ＯＲゲート２３２は積の和項を発生し、 それはＸＯＲゲート２３３の第二入力端へ印加される。ＸＯＲ ＭＵＸ２３４の 出力は、マクロセル出力線２３１を介してレジスタされた出力信号としてＤ／Ｔ フリップフロップ（Ｄ／Ｔ ＦＦ）２３８及びＦＦ ＭＵＸ２３９を介して、又 は組合わせ出力としてＦＦ ＭＵＸ２３９を介して直接的に、選択的に送給され る。残りのＰ項要素は、選択的に、Ｄ／Ｔ ＦＦ２３８に対するオプションとし ての制御信号を与え（レジスタされた出力信号が発生される場合）、及び／又は 、出力がＩ／Ｏピン３１０へ指向される場合にオプションとしてのＯＥ制御を与 える（図１）。特に、セットＭＵＸ２３５はＰ項セット線２２２上の信号又はグ ローバルセット信号（グローバルセット／リセット線４０２のうちの一つの上に おいて受取られる）をＤ／Ｔフリップフロップ２３８のセット（Ｓ）端子に対し て選択的に通過させる。クロックＭＵＸ２３６はＰ項クロック線２２４上の信号 又はグローバルクロック信号（グローバルクロック線４０３のうちの一つにおい て受取られる）をＤ／Ｔフリップフロップ２３８のクロック（＞）端子に対して 選択的に通過させる。リセットＭＵＸ ２３７はＰ項リセット線２２４上の信号又はグローバルリセット信号（グローバ ルセット／リセット線４０２のうちの一つにおいて受取られる）をＤ／Ｔフリッ プフロップ２３８のリセット（Ｒ）端子に対して選択的に通過させる。最後に、 上述した如く、Ｐ項ＯＥ線２２５は出力ブロック３００に対して指向される（図 １参照）。 図２（Ｃ）は積項アロケータ２２０の内部論理を示した簡略化した図である。 Ｐ項要素２１１（１）乃至２１１（５）は、それぞれ、デマルチプレクサ（ＤＭ ＵＸ）２２６（１）乃至２２６（５）へ送られる。ＤＭＵＸ２２６（１）乃至２ ２６（５）は、それらの関連するＰ項要素を、三つの線のうちの何れか一つに対 して、即ち積項アロケータ２２０（１）のＯＲゲート２２７の入力端に対して、 積項アロケータ２２０（１）と関連するマクロセル２３０（１）のＯＲゲート２ ３２の入力端に対して、又は関連するローカルＰ項線に対して（それぞれ、ＸＯ Ｒ ＭＵＸ線２２１、Ｐ項セット線２２２、Ｐ項クロック線２２３、Ｐ項リセッ ト線２２４及びＰ項ＯＥ線２２５）プログラムすることが可能である。 ＤＭＵＸ２２６（１）乃至２２６（５）によってＯＲゲート２２７に対して選 択的に送られるＰ項信号は、本明細書においては、「エクスポート」され たＰ項として呼称する。なぜならば、これらのＰ項信号は他のマクロセルへ送ら れるからである。特に、ＯＲゲート２２７に対してＤＭＵＸ２２６（１）乃至２ ２６（５）によって接続されているＰ項要素は「ＯＲ」処理されてＯＲゲート２ ２９（１）へ印加される積の和項を発生する。ＯＲゲート２２９（１）はこの積 の和項をそれぞれＤＭＵＸ２２８（１）及び／又はＤＭＵＸ２２８（２）を介し て受取られる何れか又は両方の隣接するマクロセル２２０（２）及び／又は２２ ０（３）（図２（Ｂ）参照）から受取られる項と選択的に「ＯＲ」処理する。次 いで、ＯＲゲート２２９（１）の出力は隣接するマクロセル２２０（２）又は２ ２０（３）の何れかに対してＤＭＵＸ２２８（３）を介して経路付けされる。以 下に付加的な詳細を説明するように、積項アロケータ２２０のＯＲゲート２２７ を使用して選択したＰ項要素を選択的に結合（ＯＲ処理）することによって、最 大で９０個のＰ項を有する方程式を実現することが可能である。 本明細書において使用されるように、特定のＰ項線２２１−２２５へ選択的に 送られるＰ項は、「ローカル」Ｐ項と呼称される。なぜならば、これらのＰ項は 、「ローカル」に（即ち、それらの関連するマクロセル内において）実現するこ とが可能であるに 過ぎないからである。即ち、例えば、関連するマクロセルのＤ／Ｔ ＦＦ２３８ のクロック端子へ非同期クロック信号を印加させるために隣接するマクロセルか ら何れかのＰ項を「インポート」することは不可能である。 ローカルＰ項と対照的に、「論理Ｐ項」という用語は、本明細書においては、 その出力が選択されたマクロセルのＯＲゲート２３２へ印加されるＰ項を意味す るものとして使用している。以下に更に詳細に説明するように、ある方程式の論 理Ｐ項は、特定のマクロセル２３０に対して割当てられたＰ項によって「ローカ ル」に実現することが可能であり、又は積項アロケータ２２０を介して１個又は それ以上の隣接するマクロセルから該マクロセルへ送給することが可能である。 図３は対応するＩＯＢ３００（１）を介してマクロセル２３０（１）と対応す るＩ／Ｏピン３１０（１）との間の接続を示した簡略化した回路図である。ＩＯ Ｂ３００（１）は出力イネーブル（ＯＥ）ＭＵＸ３０１を有しており、それを介 して、Ｐ項ＯＥ線２２５、グローバルＯＥ線３１２（１）乃至３１２（４）、論 理「１」又は論理「０」のうちの一つによって与えられるＯＥ信号がトライステ ートバッファ３０２の制御端子へ印加される。グローバルＯＥ線３１２ （１）乃至３１２（４）は、それぞれ、グローバルＯＥ ＭＵＸ３１１ （１） 乃至３１１（４）によって駆動され、グローバルＯＥ ＭＵＸ３１１（１）乃至 ３１１（４）は特別Ｉ／Ｏピン３１０（１）乃至３１０（４）からの信号を受取 る。印加されたＯＥ信号がトライステートバッファ３０２をイネーブル即ち動作 可能状態とさせると、マクロセル出力線２３１上のマクロセル出力信号がＩ／Ｏ ピン３１０（１）へ印加される。反対に、トライステートバッファ３０２がター ンオフされると、Ｉ／Ｏピン３１０（１）へ印加される信号はＦＳＭ入力線３２ ０を介してＦＳＭ４００（図１参照）へ印加される。 図４はファンクションブロック２００（１）及び２００（２）、ＩＯＢ３００ （２）及び３００（１）、及びＦＳＭ４００の間の接続を示した簡略化した回路 図である。ＦＳＭ入力ＭＵＸ４０４がファンクションブロック出力線２３１（１ ）及び２３１（２）の各々をＦＳＭ４００へ接続する。ＦＳＭ／マクロセル入力 線４０５はマクロセル２３０（１）及び２３０（２）からの第一入力ＦＳＭ信号 （ＦＳＭ入力ＭＵＸ４０４のプログラムされている状態に依存して真又は補元） を担持する。同様に、ＩＯＢ３００（１）及び３００（２）からの入力信号は、 それぞれ、ＦＳＭ／ＩＯＢ入力線４０６を介してＦＳＭ４ ００内へエンタされる。ＦＳＭ／マクロセル入力線４０５及びＦＳＭ／ＩＯＢ入 力線４０６の全てはＦＳＭ出力線４０１の各々へプログラミングによって接続さ れる。更に、ＦＳＭ４００はワイヤードＡＮＤ４０７を有しており、それはＦＳ Ｍ／マクロセル入力線４０５を介してＦＳＭへエンタする２個又はそれ以上の信 号をＡＮＤ処理する。定義 上述したように、与えられたファンクションブロックの最大で９０個のＰ項要 素を、そのマクロセルの５個の割当てられたＰ項要素及びファンクションブロッ クの８５個の残りのＰ項要素をそのマクロセルのＯＲゲート２３２へ接続すべく 積項アロケータをプログラミングすることによって単一マクロセルによって使用 することが可能である。しかしながら、実際的な適用例においては、与えられた 方程式を構成するＰ項の数は、典型的に、９０個よりもかなり小さく、それによ りユーザの論理機能のその他の方程式を実現するために多数のＰ項要素を使用可 能な状態とさせる。本発明に基づくプログラミングプロセスは、どの様にして方 程式をファンクションブロック内に配置させるか及びどの様にして配置させた方 程式のＰ項を論理関数に対する修正が行われる場合にピンロック動作を成功させ る確率を改善させる ために各ファンクションブロックのＰ項要素内へマッピングさせるかの問題に対 処している。 本発明に基づくＰ項マッピングプロセスに関連する重要な概念の説明を簡単化 するために、以下の定義及びグラフィック表現を採用する。 本明細書において使用されるように、「配置」という用語は、方程式をターゲ ットＣＰＬＤ１００の種々のファンクションブロック２００に対して割当て（区 画化）し且つ該方程式をファンクションブロック２００の特定のマクロセル２３ ０へ割当てる両方のプロセスを意味するものであり、且つ「マッピング」という 用語は、ある方程式の各Ｐ項をその方程式が配置されているマクロセル２３０の 一つのＰ項要素２１１へ割当てるプロセスのことを意味するものである。「配置 配列」という用語は配置プロセスとマッピングプロセスとを完了した後の各方程 式の位置のことを意味している。 本明細書において使用されているように、「出力方程式」という用語は、その 出力がＣＰＬＤ１００の出力ピン３１０（図１参照）へ送られる方程式のことを 意味している。反対に、「ノード方程式」という用語は、その出力がＦＳＭ４０ ０へフィードバックされる方程式のことを意味している。 本明細書において使用されているように、「ロッ クされた方程式」という用語は、その出力信号がユーザによって特定のＩ／Ｏピ ン３１０へ印加されるべく拘束されている出力方程式のことを意味している。各 Ｉ／Ｏピン３１０は関連するマクロセル２３０に対して一意的に接続されている ので、ユーザが特定したＩ／Ｏピン３１０と関連するマクロセル２３０において 各ロックされた方程式を実現することが必要である。対照的に、「ロックされて いない方程式」は、その出力ピン位置がユーザによって「ｄｏｎ’ｔ ｃａｒｅ 」即ち無関係なものとして指定されているノード方程式か出力方程式の何れかで ある。 本明細書において使用されているように、「グローバルＩ／Ｏ信号」という用 語は、グローバルＯＥ線３１２、グローバルセット／リセット線４０２及びグロ ーバルクロック線４０３のうちの何れかを介して送られる信号のことを意味して いる。 さらなる概念及び定義は、図１−４に示したＣＰＬＤ１００のファンクション ブロック２００の簡略化した部分を例示している図５（Ａ）乃至５（Ｄ）に関連 して説明する。これらの図の各々は、関連する積項アロケータ２２０（１）乃至 ２２０（４）及びＰ項要素２１１（１）乃至２１１（２０）と共にＦＢの４個の マクロセル２３０（１）乃至２３０（４）を包含する簡略化したブロック図を包 含している。 図５（Ａ）−５（Ｃ）はどの様にして方程式が調節されてＣＰＬＤ１００内に マッピングされるかの例を示している。この例の方程式は７個のＰ項からなるグ ループ、即ち５個の論理Ｐ項と２個のローカルＰ項とを有している。これらの例 においては、ローカルＰ項はＰ項要素２１１（６）（それはＰ項出力イネーブル 線２２５へ接続されている）及びＰ項要素２１１（７）（それはＰ項リセット線 ２２４へ接続されている）によって実現されている。 図５（Ａ）は第一例を示しており、その場合に、該方程式のＰ項からなるグル ープはマクロセル２３０（２）に関して「中心位置決め」された位置に配置され ている。「中心位置決め」という用語は、その方程式がマクロセル２３０（２） に対して対称的に位置決めされるように該方程式を配置することを表わしている 。この例においては、該方程式はマクロセル２３０（２）に割当てられた５個の Ｐ項とマクロセル２３０（１）及び２３０（３）の各々から１個のＰ項へマッピ ングされている。特に、該方程式はマクロセル２３０（２）のＰ項要素２１１（ ６−１０）によって実現されており、そのうちで、Ｐ項要素２１１（６）及び２ １１（７）は、それぞれ、必要とされる「ローカル」出力イネーブル及びリセッ トＰ項として実現されており、且つＰ項要素２１１ （８）、２１１（９）、２１１（１０）は論理Ｐ項（即ち、ＯＲゲート２３２（ ２）へ印加される）として実現されている。更に、該方程式の４番目及び５番目 の論理Ｐ項は、マクロセル２３０（１）からＯＲゲート２２７（１）及びＯＲゲ ート２２９（２）を介してＯＲゲート２３２（２）へ送給されるＰ項要素２１１ （５）及びマクロセル２３０（３）からＯＲゲート２２７（３）及びＯＲゲート ２２９（２）を介してＯＲゲート２３２（２）へ送給されるＰ項要素２１１（１ １）によって実現されている。 本明細書において使用されているように、一つのマクロセルに対して割当てら れているＰ項を別のマクロセルへ送給するプロセスは「エクスポート」として言 及される。図５（Ａ）の例においては、Ｐ項要素２１１（５）及び２１１（１１ ）が、これらのＰ項をマクロセル２３０（２）のＯＲゲート２３２（２）へ指向 すべく積項アロケータ２２０（１）及び３００（３）をプログラミングすること によって、マクロセル２３０（１）及び２３０（３）からそれぞれマクロセル２ ３０（２）へエクスポートされる。 図５（Ｂ）は図５（Ａ）に示した「中心位置決め」位置に対して「左」へシフ トされた方程式の第二の例を示している。この例においては、該方程式はマクロ セル２３０（１）に対して割当てられている５ 個のＰ項及びマクロセル２３０（２）の２個のローカルＰ項内にマッピングされ る。特に、該方程式はマクロセル２３０（１）のＰ項要素２１１（１−５）によ って及びマクロセル２３０（２）のＰ項２１１（６）及びＰ項２１１（７）によ って実現されている。この例においては、該方程式の５個の「論理」Ｐ項の全て がＯＲゲート２２７（１）及びＯＲゲート２２９（２）を介してマクロセル２３ ０（１）からＯＲゲート２３２（２）へエクスポートされる。該方程式の左側へ のさらなるシフトは該方程式のローカルＰ項によって制限される。即ち、ロック された方程式のローカルＰ項は、ロックされた方程式の論理Ｐ項と異なり、指定 されたマクロセル内において実現されねばならず、ローカルＰ項は別のマクロセ ルからインポートすることは不可能である。 図５（Ｃ）は図５（Ａ）に示した「中心位置決め」位置に対して「右」へシフ トされた方程式の３番目の例を示している。即ち、該方程式のＰ項はマクロセル ２３０（３）に対して割当てられている５個のＰ項及びマクロセル２３０（２） の２個のローカルＰ項内にマッピングされる。特に、該方程式はマクロセル２３ ０（３）のＰ項要素２１１（１１−１５）及びマクロセル２３０（２）のＰ項要 素２１１（６）及び２１１（７）によって実現される。この例にお いては、該方程式の５個の「論理」Ｐ項の全てが、ＯＲゲート２２７（３）及び ＯＲゲート２２９（２）を介してマクロセル２３０（３）からＯＲゲート２３２ （２）へエクスポートされる。 図５（Ｄ）は図５（Ａ）に示した中心位置決め位置における方程式の４番目の 例を示している。この４番目の例においては、４個の「ファントム」即ち擬似Ｐ 項が該方程式へ割当てられており、それはマクロセル２３０（１）及び２３０（ ３）内のＰ項内へマッピングされる。特に、該方程式はマクロセル２３０（２） のＰ項要素２１１（６−１０）によって実現されており、そのうちでＰ項要素２ １１（６）及び２１１（７）は必要とされる「ローカル」出力イネーブル及びリ セットＰ項としてそれぞれ実現されており、且つＰ項要素２１１（８）、２１１ （９）、２１１（１０）は論理Ｐ項（即ち、ＯＲゲート２３２（２）へ印加され る）として実現されている。更に、該方程式の４番目の「実際の」Ｐ項及び１番 目及び２番目の「ファントム」即ち擬似Ｐ項はＰ項要素２１１（３−５）によっ て実現されており、それらはＯＲゲート２２７（１）及びＯＲゲート２２９（２ ）を介してマクロセル２３０（１）からＯＲゲート２３２（２）へ送られる。同 様に、該方程式の５番目の「実際の」Ｐ項及び３番目及び４番目の「ファン トム」即ち擬似的なＰ項はＰ項要素２１１（１１−１３）によって実現されてお り、それらはＯＲゲート２２７（３）及びＯＲゲート２２９（２）を介してマク ロセル２３０（３）からＯＲゲート２３２（２）へ送られる。 以下にさらなる詳細について説明するように、４番目の例において示されてい る「ファントム」即ち擬似Ｐ項は、マッピングプロセスの前に各方程式へ割当て られ且つ最終的な配置配列において無視される。即ち、「ファントム」Ｐ項は各 方程式へ割当てられ且つマッピングプロセス期間中においては「実際の」Ｐ項と して取扱われる。このことは、マッピングプロセスをして該方程式内の「実際の 」Ｐ項よりもより多くのＰ項要素を各方程式へ割当てさせる。マッピングプロセ スが完了すると、「ファントム」Ｐ項は無視される（即ち、それらは積項アロケ ータ２２０を介してマクロセル２３０へ接続されることはない）。即ち、図５（ Ｄ）に示した方程式の最終的な配置配列は図５（Ａ）に示したものと同一である 。このことは、割当てられていないＰ項要素の「ギャップ」が各隣接する対の方 程式の間に位置される配置配列とさせる。以下に更に説明するように、これらの 「ギャップ」は修正されたＣＰＬＤ配置配列か入力／出力ピンを変更することを 必要とすること がないように該方程式に対する修正（例えば、Ｐ項の付加）を実現するために提 供される。 図６（Ａ）乃至６（Ｄ）は、それぞれ、図５（Ａ）乃至５（Ｄ）の配置例を例 示した簡略化した図である。図６（Ａ）乃至６（Ｄ）において導入された簡略化 された表示に従って、マクロセル２３０（１−４）はマクロセル２３０（５−７ ）を包含する連続的なストリップ６３０のセクション（部分）によって表わされ る。更に、図５（Ａ）乃至５（Ｃ）内にマッピングされた方程式は図６（Ａ）乃 至６（Ｃ）におけるブロック６００によって表わされる。マクロセルストリップ ６３０に対するブロック６００の位置はその方程式の配置を表わす（即ち、該方 程式を実現するＰ項要素のグループの近似的な位置は該ブロックの下側に位置さ れている）。 例えば、図５（Ａ）に示した方程式の「中心位置決め」配置はマクロセル２３ ０（２）上に中心位置決めされているブロック６００によって図６（Ａ）内にお いて表わされている。更に、ブロック６００の左側境界はマクロセル２３０（１ ）の一部に亘って延在し、該方程式の一つがマクロセル２３０（１）及び２３０ （２）の両方からのＰ項によって実現されていることを表わす。矢印６００（１ ）は、１個又はそれ以上のＰ項がマクロセル２３０（１）から マクロセル２３０（２）へエクスポートされることを意味している。同様に、ブ ロック６００の右側境界はマクロセル２３０（３）の一部に亘って延在しており 、該方程式がマクロセル２３０（３）に対して割当てられている１個又はそれ以 上のＰ項によって実現されていることを表わしている。矢印６００（２）は、マ クロセル２３０（３）の使用されているＰ項がマクロセル２３０（２）へエクス ポートされることを表わしている。 図６（Ｂ）は図５（Ｂ）に示した例の方程式の左側にシフトした配置配列を示 している。ブロック６００の左側境界は、全体的なマクロセル２３０（１）に亘 って延在しており、マクロセル２３０（１）のＰ項の全てが該方程式によって使 用されていることを表わしている。矢印６００（１）は、これらのＰ項の全てが マクロセル２３０（１）からマクロセル２３０（２）へエクスポートされること を意味している。 図６（Ｃ）は図５（Ｃ）に示した例の方程式の右側にシフトした配置配列を示 している。ブロック６００の右側境界は全体的なマクロセル２３０（３）に亘っ て延在しており、マクロセル２３０（３）のＰ項の全てが該方程式によって使用 されていることを表わしている。矢印６００（２）は、これらのＰ 項の全てがマクロセル２３０（３）からマクロセル２３０（２）へエクスポート されることを意味している。最後に、図６（Ｄ）は図５（Ｄ）に示した例の中心 位置決め配置配列を示しており、「ファントム」Ｐ項は「Ｘ」で示してある。 図６（Ｅ）及び６（Ｆ）は、必要なＰ項資源を方程式をマッピングするために 使用可能とさせるためにどの様にして方程式を調節するか（「プッシュ」）する かを示している。図６（Ｅ）に示したように、方程式６０９，６１０，６１１は 以前にマッピングされており、且つ方程式６１２はマクロセル２３０（３）にお いて実現されるように指定されている。マッピングされた方程式６０９は２３０ （２）において実現されており且つＰ項をマクロセル２３０（１）から（矢印６ ０９（１）によって示してある）及びマクロセル２３０（３）から（矢印６０９ （２）によって示してある）インポートする。マッピングした方程式６１０は２ ３０（４）において実現されており、且つマッピングされた方程式６１１はマク ロセル２３０（６）において実現されており且つＰ項をマクロセル２３０（５） から（矢印６１１（１）によって示してある）及びマクロセル２３０（７）から （矢印６１１（２）によって示してある）インポートする。 点線６１２Ａ及び６１２Ｂによって示されているように、方程式６１２の方程 式６０９と６１０との間に設けられている「スロット」（方程式の間の区域）内 へのマッピングは、この配置配列が発生する結果的に得られる「オーバーラップ 」（２個又はそれ以上の方程式における特定のＰ項の同時的な使用）のために有 効な配置を発生するものではない。例えば、図６（Ｅ）において、方程式６１２ の方程式６０９及び６１０上での潜在的なオーバーラップが方程式６０９及び６ １０におけるシェーディング区域によって示されている。方程式６０９と６１０ との間に方程式６１２をマッピングするために、方程式６１２を実現するために 充分なＰ項資源を解放させるために方程式６０９及び６１０を再位置決め（再マ ッピング）することが必要である。 本明細書において使用しているように、「プッシュ」とは、Ｐ項資源を付加的 な方程式のマッピングのために使用可能とさせるために方程式を調節するプロセ スのことを意味している。「左へプッシュ」という語句はマクロセルの「線」に 沿って第一相対的「方向」に方程式をプッシュするプロセスのことを意味し、且 つ「右へプッシュ」という用語は第一方向とは反対である第二相対的「方向」に 方程式をプッシュするプロセスのことを意味している。 方程式６０９と６１２との間のオーバーラップを除去する一つの方法は、方程 式６０９を左（方程式６０９から延在する矢印の方向）へプッシュ即ち押すこと である。同様に、方程式６１０と６１２との間のオーバーラップを除去する別の 方法は、方程式６１０を右（方程式６１０から延在する矢印の方向）へプッシュ 即ち押すことである。 図６（Ｆ）は方程式６０９及び６１０をプッシュした後の方程式６０９−６１ ２の配置配列を示している。方程式６０９はマクロセル２３０（２）内において 実現されており且つマクロセル２３０（１）からＰ項をインポートする（矢印６ ０９（１）によって表わしてある）。方程式６１２は、必要とされるように、マ クロセル２３０（３）内において実現されており且つマクロセル２３０（２）か ら（矢印６１２（１）によって表わしてある）及びマクロセル２３０（４）から （矢印６１２（２）によって表わしてある）Ｐ項をインポートする。方程式６１ ０はマクロセル２３０（４）内において実現されており且つマクロセル２３０（ ５）から（矢印６１０（２）によって表わしてある）Ｐ項をインポートする。最 後に、方程式６１０はマクロセル２３０（６）内において実現されており且つマ クロセル２３０（７）から（矢印６１１（２）によって表わしてある）Ｐ 項をインポートする。 プログラミング方法 本発明に基づくＣＰＬＤプログラミング方法について説明する。本発明のシステム文脈 図７は本発明に基づいてＣＰＬＤ１００をプログラミングする「マシン」を示 している。人間のユーザ７２１がプログラミングされるべきＣＰＬＤ１００を供 給し且つＣＰＬＤ１００が実行すべき論理機能（回路設計）を特定する。論理設 計ソフトウエア７２２及びＣＡＤソフトウエア７２４（本明細書では共に「ハイ レベルプログラム」と呼称する）がコンピュータ７２３において動作し、ユーザ ７２１によって特定された論理関数（機能）をとり且つその論理をＣＰＬＤ１０ ０上にどの様にして効率的に「マッピング」するかを決定する。論理設計ソフト ウエア７２２は、図８−１１に示したステップを実施するために使用され、且つ 更に以下に説明する。その特定された論理関数が模式的又はハイレベル言語形式 で表わされる場合には、論理設計ソフトウエア７２２は、図６−１１におけるス テップを実施する前に、該関数をその形式から一組のブール積の和方程式へ変換 するために使用することが可能である。該一組のブール方程式は順次（レジスタ 型）方程式と 組合わせ方程式の両方を包含している。この様な形式変換手順は当該技術分野に おいて公知であり且つ容易に入手可能である。しかしながら、図８乃至１１（Ｃ ）に示したプログラミング方法は本発明特有の側面を開示している。論理設計ソ フトウエア７２２の後にＣＡＤソフトウエア７２４が使用され、且つ装置プログ ラマ７２５に対してＣＰＬＤ１００内にプログラムすべき値を表わすビットマッ プファイルを発生する。このビットマップファイルはｈｅｘ（１６進数）ファイ ルとしても知られており、それは各ファンクションブロックのＡＮＤアレイ及び ＯＲアレイのプログラム可能な接続部の、論理エクスパンダ又は相互接続マトリ クスの、及びＣＰＬＤ１００のその他の設定のリストである。装置プログラマ７ ２５は、該ビットマップファイルの内容を物理的にＣＰＬＤ１００内にプログラ ムする。そのプログラミング即ち形態の特定の物理的形式はＣＰＬＤ１００の製 造技術に依存する。例えば、ＣＰＬＤ１００がＥＰＲＯＭ又はＥＥＰＲＯＭ装置 である場合には、ＥＰＲＯＭ又はＥＥＰＲＯＭセルは、フローティングゲート又 はその他の容量要素を充電又は放電させることによってプログラミングされる。 その他のＰＬＤ装置を、ヒューズを焼切することによって同様の装置プログラマ を使用してプログラミングすることが 可能である。使用することの可能な一つの装置プログラマ２５はカリフォルニア 州サンノゼのザイリンクスインコーポレイテッドから入手可能なＨＷ−１３０で ある。それはＲＳ２３２シリアルポートを介してコンピュータ２３へ接続する。 ＨＷ−１３０プログラマに対して供給されるソフトウエアドライバがコンピュー タ２３から装置プログラマ２５へプログラムとデータとをダウンロードする。従 って、図７におけるマシンの相互作用を行う要素２１−２５は、ＣＰＬＤ１００ をプログラムされていない状態から特定された論理機能（関数）を実施すること の可能なプログラムされた状態へ還元するプロセスを実行する。方法ステップ 本発明に基づくＣＰＬＤプログラミング方法を図８−１１（Ｃ）に示してある 。このプログラミング方法は、論理関数（機能）を方程式の組として格納される 複数個の方程式へ最適化された後にコール即ち呼出される。 図８は、本発明のＣＰＬＤプログラミングプロセスの一例を示したフローチャ ートである。このプロセスはステップ８０２で開始する。 ステップ８０２において、方程式の組内の全ての方程式がそれらの方程式のタ イプ及び寸法に従って 格納される（配置優先度値が割当てられる）。配置が何らかの態様で制限される 方程式は、配置が比較的より柔軟性のある方程式よりも一層高い配置優先度値が 割当てられる。例えば、ロックされた方程式からの出力信号は特定のファンクシ ョンブロックの特定のマクロセル内に配置されねばならない。従って、ロックさ れた方程式はロックされていない出力方程式よりも一層高い配置優先度が割当て られる。同様に、ロックされていない出力方程式はノード方程式よりも一層高い 優先度が割当てられる。なぜならば、ロックされていない出力方程式はその出力 がＩ／Ｏピンへ接続されるマクロセル内において実現されねばならず、一方ノー ド方程式は任意のマクロセル内において実現することが可能だからである。 ザイリンクスＸＣ９５００ファミリーのＣＰＬＤに関する本発明の一実施例に よれば、方程式の組の方程式は最も高い優先度から最も低い優先度へ以下の順番 で優先度が付けられ、即ち、ロックされた方程式、グローバルＩ／Ｏ信号、グロ ーバル入力信号（例えば、高速クロック及びグローバル出力イネーブル信号）、 特定のファンクションブロックへ割当てられている出力方程式、ファンクション ブロックに割当てられているノード方程式、ロックされていない出力方程式、ノ ード方程式の順番である。この リストは例示的なものであり、当業者によって理解されるように、任意の二つの 特定の方程式タイプの相対的な柔軟性はターゲットＣＰＬＤにおいて採用された 特定の回路に依存する場合がある。更に、ユーザによって論理機能（関数）に課 されるか、又はターゲットＣＰＬＤにおいて使用される特定の回路から発生する 特定の条件を満足するために、付加的な方程式タイプ又は二つ又はそれ以上の方 程式タイプの関数を使用することが可能である。 各特定の方程式タイプの方程式は、又、方程式の寸法（即ち、その方程式を実 現するために必要とされるファンクションブロック入力線及びＰ項要素の数）に 基づいて優先度付けが行われる。本実施例においては、より大きな数のファンク ションブロック入力を有する方程式は最も高い優先度が与えられる。二つの同一 のタイプの方程式が同一の数のファンクションブロック入力を有する場合には、 最も高い数のＰ項を有する方程式に優先度が与えられる。この二次的な優先度付 け基準はザイリンクスＸＣ９５００ＣＰＬＤの各ファンクションブロックのＰ項 の数（９０）と比較してファンクションブロック入力の数（３６）が比較的低い ことに鑑みて採用されている。当業者によって理解されるように、この優先度付 け基準は、ターゲットＣＰＬＤが、例えば、より 大きな数のファンクションブロック入力を具備する異なる回路構造を持っている 場合には逆にすることが可能である。全ての方程式の優先度付けを行った後に、 制御はステップ８０４へパスされる。 ステップ８０４において、キューへアクセスして全ての方程式が処理されたか 否かを決定する（即ち、そのキュー内に残存する何れかの方程式が配置可能であ るか否かを決定する）。そのキュー内の方程式の全てが以下に説明するステップ に従って処理された場合には、ステップ８０４の結果は「ＮＯ」であり、それに より制御をステップ８０６へパスする（以下に説明する）。勿論、最初にステッ プ８０４がコールされる場合にはその判別結果は「ＹＥＳ」であり、従って制御 はステップ８０８へパスされる。 ステップ８０８において、最も高い配置優先度値を有するキュー内に格納され ている方程式が選択される。上述したように、その選択された方程式の配置優先 度値は、その選択された方程式のタイプと寸法とによって決定される。次いで、 制御はステップ８１０へパスされる。 ステップ８１０において、本発明の第一側面に従って、重付け関数サブルーチ ンがコール即ち呼出され、その場合に、ターゲットＣＰＬＤの可及的に最良のピ ンロック柔軟性を維持しながらどのファンク ションブロックがその選択された方程式を実現するかを決定するために各ファン クションブロックに対して重み値が計算される。図９はこの様なサブルーチンの 一例を示している。 図９を参照すると、ステップ８１１において、ファンクションブロックＦＢが ターゲットＣＰＬＤと関連する複数個のファンクションブロックから選択される 。各ファンクションブロックはこのサブルーチン期間中に一度だけ選択されるに 過ぎず、且つ該ファンクションブロックは任意の順番で選択することが可能であ る。１個のファンクションブロックが選択されると、制御はステップ８１２へパ スされる。 ステップ８１２において、以下の関数を使用してそのファンクションブロック に対して基本重み値が計算される。 基本重み＝ｃ１×（ＦＢが空の場合に０）そうでない場合に１）＋ｃ２× （方程式がそのＦＢ内に配置される場合に使用される付加的なＦＢ入力の数） この関数は各ファンクションブロックＦＢに対する基本重み値を計算し、それは 選択された方程式を特定のファンクションブロック内に配置させる相対的な利点 を表わす。該関数における変数ｃ１及びｃ２は経験から決定され且つ以下に説明 するように、異 なる配置配列を発生するために選択的に変更される。一実施例においては、変数 ｃ１は初期的に２０の値が与えられ、且つ変数ｃ２は５の初期的な値が与えられ る。 変数ｃ１は、選択されたファンクションブロックが空の場合に（即ち、そのフ ァンクションブロック内に配置された以前に検討された方程式は存在しない）、 ０で乗算され、且つ一つ又はそれ以上の方程式がそのファンクションブロック内 に存在する場合には１が乗算される。変数ｃ１は方程式を空のファンクションブ ロック内に配置させる傾向がある。 変数ｃ２は、選択された方程式が選択されたファンクションブロック内に配置 される場合にその選択された方程式によって使用することが可能であるＦＢ入力 の数によって乗算される。例えば、選択された方程式が２個のＦＢ入力を有して おり且つ選択されたファンクションブロックが空である場合には、その方程式が 配置される場合に使用される付加的なＦＢ入力の数は２に等しい。２番目の例と して、選択された方程式が２個のＦＢ入力を有する場合には、その選択されたフ ァンクションブロックは２個のＦＢ入力を有する１個の以前に配置させた方程式 を有しており、且つその選択された方程式のＦＢ入力は前に配置させた方程式の ＦＢ入力と異なっており、従 ってその方程式が配置される場合に使用される付加的なＦＢ入力の数は２に等し い。最後の例として、選択された方程式が２個のＦＢ入力を有しており且つ選択 されたファンクションブロックが２個のＦＢ入力を有する１個の以前に配置させ た方程式を有しており、且つ選択された方程式のＦＢ入力が同一である（即ち、 両方の方程式が同一のＦＢ入力信号から派生される）場合には、その方程式が配 置された場合に使用される付加的なＦＢ入力の数は０に等しく、即ち、その選択 された方程式をファンクションブロックへ付加することは両方の方程式を実現す るために使用されるＦＢ入力の数を増加させることはない。 ステップ８１２において計算されるＦＢ入力の数は、ＦＢ入力を最も効果的に 利用するためにどこに方程式を配置させるかを表わす。値ｃ２はファンクション ブロックに対する比較的低い数によって乗算され、その場合に選択された方程式 の１個又はそれ以上のＦＢ入力は１個又はそれ以上の前に配置された方程式によ って共用され、それにより比較的低い基本重み値を発生する。逆に、ＦＢ入力が 共用されることのないファンクションブロックにおいては、選択された方程式は 変数ｃ２が比較的高い数で乗算されるために比較的高い基本重み値を発生する。 該サブルーチンは、更に、選択されたファンクションブロックが選択された方 程式を配置するために使用可能な充分な資源を有するものであるか否かを判別す る。例えば、選択された方程式が３０個のＰ項を有しており且つ選択されたファ ンクションブロックが２０個の自由なＰ項要素を有するに過ぎない場合には、選 択された方程式をその選択されたファンクション（機能、関数）内に配置させる ことは不可能である。選択されたファンクションブロックが選択された方程式を サポートすることが不可能である場合には、例えば、「選択した方程式をサポー ト不可能」のフラッグがセットされる。 変数ｃ１及びｃ２（それらのそれぞれの項によって修正されている）を加算す ることによって選択されたファンクションブロックに対する基本重み値を計算し た後に、制御がステップ８１３へパスされる。 ステップ８１３において、選択された方程式のパラメータがチェックされて、 選択された方程式が出力方程式であるか又はノード方程式であるかを判別する。 選択された方程式がノード方程式である場合には、制御はステップ８１４へパス され、そこでその選択されたファンクションブロックに対する重み値がステップ ８１２において計算された基本重みに設定される。逆に、選択された方程式が出 力方程式 である場合には、制御はステップ８１５へパスされる。 ステップ８１５において、選択された方程式が出力方程式である場合に選択さ れたファンクションブロックに対する重み値が以下の式によって計算される。 重み（ＦＢ，ＥＱＮ）＝基本重み ＋ｃ３×（ＦＢにおいて使用されているＰ項の数 ） ＋ｃ４×（ＦＢ内の出力方程式の数） ＋ｃ５×（ＦＢ内の出力方程式によって使用され ているＦＢ入力の数） ＋ｃ６×（ＦＢの２／３を超えるものが方程式を有 している場合には１、そうでなければ０） この重付け関数は、選択したファンクションブロックにおける選択した出力方程 式の配置がピンロック動作を発生する蓋然性が最も高い配置配列を発生すること が予測される場合には比較的低い重み値を発生する。変数ｃ３，ｃ４，ｃ５，ｃ ６へ割当てられている値は、経験から決定され、且つ、以下に説明するように、 初期的に割当てた値が有効な配置配列を発生するものではない場合に選択的に変 更される。 一実施例においては、変数ｃ３，ｃ４，ｃ５は、初期的に１０の値が与えられ、 且つ変数ｃ６は初期値０が与えられる（以下に説明するように、この値は、初期 的なパス期間中に成功した配置配列が発生されない場合には、最適化及び配置方 法の爾後の繰返しにおいて増加される）。 変数ｃ３は、選択したファンクションブロックにおける全ての前に配置した出 力方程式を実現するために使用したＰ項要素の数によって乗算される。前に配置 した方程式によって使用されたＰ項要素の数が低い場合には、結果的に得られる 重み値は対応して低いものである。このことは選択した方程式の好ましい配置を 発生させる傾向となる。なぜならば、それは出力方程式をより混雑していないフ ァンクションブロック内に配置させる傾向があり、それにより柔軟性のあるピン ロック動作目的をサポートしながら、論理関数（機能）に対する変更を実現する ために各ファンクションブロック内のＰ項要素の最大数を使用可能なものとさせ るからである。 変数ｃ４は、選択したファンクションブロック内に前に配置した出力方程式の 数によって乗算される。選択したファンクションブロック内に前に配置した出力 方程式の数が低い場合には、選択したファンクションブロックに対して結果的に 得られる重み値は 対応して低いものである。このことは、出力方程式の望ましい配置を発生させる 傾向となる。なぜならば、それは各ファンクションブロック内に同数の出力方程 式を配置させる傾向となり、それによって柔軟性のあるピンロック動作目的をサ ポートしながら論理関数（機能）における変更を実現するために使用することの 可能な各ファンクションブロック内の資源を増加させるからである。 変数ｃ５は、選択したファンクションブロック内に全ての前に配置した方程式 によって使用されるＦＢ入力の数によって乗算される。前に配置した方程式によ って使用される選択したファンクションブロックのＦＢ入力の数が低い場合には 、選択したファンクションブロックの結果的に得られる重み値は対応して低いも のである。このことは選択した方程式の好ましい配置を発生させる傾向となる。 なぜならば、それは出力方程式をより混雑していないファンクションブロック内 に配置させる傾向となり、それにより柔軟性のあるピンロック動作目的をサポー トしながら論理関数（機能）に対する変更を実現するために各ファンクションブ ロック内のＦＢ入力の最大数を使用可能なものとさせるからである。 変数ｃ６は、ファンクションブロックの全てのうちの２／３を超えるものが以 前に配置した方程式を 有している場合には１で乗算され、且つファンクションブロックの全てのうちの ２／３未満のものが以前に配置した方程式を有している場合には０によって乗算 される。ステップ８１５を介しての最初のパスにおいて、方程式ｃ６は０に設定 され、それにより出力方程式をファンクションブロックの全ての中に分布させる 傾向となる。しかしながら、以下に更に詳細に説明するように、ステップ８１５ を介しての爾後のパスにおいては、変数ｃ６に対して割当てられている値は著し く増加される（例えば、１，０００へ変更される）。このことは出力方程式の全 てをファンクションブロックの２／３内へ配置させる傾向となり、ファンクショ ンブロックの１／３をノード方程式を配置するために空のままとさせる。 変数ｃ１乃至ｃ６（上述したようにそれらのそれぞれの修正子によって乗算さ れる）で基本重み値を加算することによって選択したファンクションブロックに 対する重み値を計算した後に、制御はステップ８１６へパスされる。 ステップ８１６において、該サブルーチンは、ターゲットＣＰＬＤの全てのフ ァンクションブロックが選択した方程式に鑑みて考慮されたか否かを判別する（ 即ち、該サブルーチンは、対応する重み値が計算されたか、又は、例えば、各フ ァンクションブロ ックに対して「選択された方程式をサポートすることは不可能」のフラッグがセ ットされたか否かを判別する）。何れかのファンクションブロックが考慮されて いない場合には、別のファンクションブロックを選択するために制御がステップ ８１１へパスされる。全てのファンクションブロックが考慮された後に、制御は ステップ８２０へパスされる。 ステップ８２０において、本プロセスは、選択された方程式がＣＰＬＤの少な くとも一つのファンクションブロック内にフィット即ち当て嵌まるか否かを判別 する。例えば、全てのファンクションブロックに対して「選択された方程式をサ ポートすることが不可能」のフラッグが真である場合には、制御はステップ８４ ０へパスされる（以下に説明する）。逆に、少なくとも一つのファンクションブ ロックに対して重み値を計算する場合には、制御はステップ８２４へパスされる 。 ステップ８２４において、ファンクションブロックに対する計算された重み値 の全てが比較されて、どのファンクションブロックが選択された方程式に対して 最も低い重み値を有するものであるか否かを判別し、且つ選択された方程式は最 も低い重み値を有するファンクションブロック内に配置される。選択された方程 式をそのファンクションブロックへ割 当てた後に、制御はステップ８２６へパスされる。 ステップ８２６において、本プロセスは、全ての出力方程式及びグローバルＩ ／Ｏ信号が配置されたか否かを判別する。配置されていない場合には、制御はキ ュー内の次の方程式を選択するためにステップ８０４へ戻される。ステップ８０ ４乃至ステップ８２６によって形成されるループは、全ての出力方程式及びグロ ーバルＩ／Ｏ信号が配置されるまで繰返され、全てが配置された場合に、制御は ステップ８３０へパスされる。 ステップ８３０において、出力方程式及びグローバルＩ／Ｏ信号の全てをそれ らのそれぞれの割当てられたファンクションブロック内へロックさせるためにサ ブルーチンがコール即ち呼出される。該サブルーチンを図１０に示してある。 図１０を参照すると、ステップ８３１において、ターゲットＣＰＬＤと関連し ている複数個のファンクションブロックからファンクションブロックＦＢが選択 される。各ファンクションブロックはこのサブルーチン期間中に一度だけ選択さ れ、且つファンクションブロックは任意の順番で選択することが可能である。フ ァンクションブロックが選択されると制御はステップ８３２へパスされる。 ステップ８３２において、選択されたファンクシ ョンブロックに対して割当てられた出力方程式のＰ項をマッピングするために積 項マッピングプロセスがコール即ち呼出される。積項マッピングプロセスは、タ ーゲットＣＰＬＤの特定のＰ項要素に対して各方程式の各Ｐ項を割当てる。その 他の公知の積項マッピングプロセスを使用することも可能である。積項マッピン グプロセスは（可能である場合には）配置配列Ｐを発生し、次いで制御をステッ プ８３３へパスする。 ステップ８３３において、該サブプロセスは、ステップ８３２において使用し た積項マッピングプロセスによって配置配列Ｐが得られたか否かを判別する。配 置配列Ｐが得られていない場合には、制御がステップ８３６へパスされる。配置 配列Ｐが得られている場合には、制御はステップ８３４へパスされる。 ステップ８３４において、積項マッピングプロセスステップ８３２から最も最 近に得られた配列Ｐが「最良の」配置配列（Ｐ最良）として格納される。例えば 、ステップ８３４が特定のファンクションブロックに対して最初にコール即ち呼 出される場合には、そのファンクションブロックに対する唯一の配列はステップ ８３２において発生される配列Ｐである（Ｐ最良に対するメモリ位置は空である ）。この 時点において、配列Ｐは配置配列Ｐ最良として格納される。爾後の繰返し期間中 に、配列Ｐ最良として格納される任意の配列は新たに得られた配列Ｐで置換され る。配列Ｐを格納するためにＰ最良が更新された後に、制御はステップ８３５へ パスされる。 ステップ８３５において、選択されたファンクションブロック内に配置されて いる全ての方程式に対して「ファントム」Ｐ項が付加され、且つ制御はステップ ８３２へ戻される。このステップの目的は、出力方程式の全てがファンクション ブロック内において一様に離隔されている配置配列を得るためであり、それによ って付加的なＰ項を包含するために出力方程式の一つ又はそれ以上が修正される 場合にピンロック動作目的を成功裡に達成する可能性を増加させる。即ち、ステ ップ８３５において全ての出力方程式のＰ項の総数を増加させるために「ファン トム」Ｐ項を付加した後に、制御は積項マッピングプロセスステップ８３２へ戻 される。その際に、各ファンクションブロックに対してステップ８３２乃至ステ ップ８３５を包含するループが形成される。 図１１（Ａ）乃至１１（Ｃ）は、柔軟性のあるピンロック動作を容易とさせる ためにファンクションブロック内の出力方程式の配置配列を修正するためにどの 様にして「ファントム」Ｐ項が使用されるか の簡略化した例を示した模式図である。 図１１（Ａ）は３個の出力方程式１１０１，１１０２，１１０３の配置配列の 一例を示している。方程式１１０１は７個のＰ項を有しており、方程式１１０２ は５個のＰ項を有しており、且つ方程式１１０３は７個のＰ項を有している。方 程式１１０１の出力はマクロセル２３０（２）を介して指向され、且つ方程式１ １０１はマクロセル２３０（１）及び２３０（３）の各々から１個のＰ項をイン ポートする。方程式１１０２の出力はマクロセル２３０（４）を介して指向され る。最後に、方程式１１０３の出力はマクロセル２３０（６）を介して指向され 、且つ方程式１１０３はマクロセル２３０（５）及び２３０（７）の各々から１ 個のＰ項をインポートする。 ＸＣ９５００ＣＰＬＤの積項アロケータ２２０と関連する双方向エクスポート 拘束条件のために、１個のマクロセルから二つの異なるマクロセルへ同時的にＰ 項をエクスポートすることは不可能である。簡単に図２（Ｃ）を参照すると、Ｄ ＭＵＸ２２８（３）はＰ項を左（この図においては上方）又は右（下方）へのみ エクスポートすべくプログラムすることが可能であるが、両方の方向にエクスポ ートするようにプログラム可能なものではない。図１１（Ａ）を参照すると、こ の制限は方程式１１０２によってマク ロセル２３０（３）及び２３０（５）と関連するＰ項の使用を制限する。なぜな らば、Ｐ項はこれらのマクロセルから方程式１１０１及び１１０３へそれぞれエ クスポートされるからである。 図１１（Ａ）に示した配置配列は、論理関数（機能）に対する爾後の修正が方 程式１１０２におけるＰ項の数を増加させる場合にはピンロック動作を失敗させ る場合がある。即ち、方程式１１０１及び１１０３をＰ項を使用可能なものとさ せるために「プッシュ」することが不可能である場合には、方程式１１０２を別 のマクロセルへ移動させねばならず、そのことはピンロック動作を失敗させる場 合がある。 図１１（Ｂ）は各方程式１１０１，１１０２，１１０３へ「ファントム」Ｐ項 を付加した後にステップ８３２乃至８３５を包含するループを介しての繰返し動 作を示している。即ち、「ファントム」Ｐ項１１０１（３）は方程式１１０１の 左側へ付加され、「ファントム」Ｐ項１１０２（３）は方程式１１０２へ付加さ れ、且つ「ファントム」Ｐ項１１０３（３）は方程式１１０３へ付加される。こ れらの「ファントム」Ｐ項は方程式１１０２のＰ項の数を６へ増加させる効果を 有しており、それにより方程式１１０２が隣接するマクロセルから１個のＰ項を インポートすることを必要とする。方程式１１０２はマクロセ ル２３０（３）からＰ項をインポートするので、双方向エクスポート拘束条件が マクロセル２３０（３）が方程式１１０１へＰ項をエクスポートすることを阻止 する。ステップ８３２のマッピングプロセスがその後にコール即ち呼出されると 、方程式１１０１はマクロセル２３０（１）内へ「プッシュ」され、従ってそれ はマクロセル２３０（２）からＰ項をインポートし、それにより方程式１１０２ がマクロセル２３０（３）から１個のＰ項をインポートすることを許容する（矢 印１１０２（１）によって示してある）。従って、「ファントム」Ｐ項１１０２ （１）の全体的な効果は、ファンクションブロック内において出力方程式１１０ １，１１０２，１１０３をより均等に分布させることである。「ファントム」Ｐ 項が後に除去されると、方程式１１０２は爾後の論理機能（関数）の修正に応答 してマクロセル２３０（３）内に「拡張」することが可能である（括弧１１０２ Ａで示してある）。 図１１（Ｃ）は、同様に、付加的な「ファントム」Ｐ項１１０１（４），１１ ０２（４），１１０３（４）がそれぞれ方程式１１０１，１１０２，１１０３へ 付加される場合のステップ８３２乃至８３５を包含するループを介しての爾後の 繰返し動作を示している。これらの「ファントム」Ｐ項は方程式１１０２ のＰ項の数を７へ増加させる効果を有している。図示例においては、ファントム Ｐ項１１０２（４）が方程式１１０２の「右」側へ付加され、それにより方程式 １１０２をして矢印１１０２（２）によって示したように１個のＰ項をインポー トさせる。双方向エクスポート拘束条件のために、方程式１１０３はもはやマク ロセル２３０（５）からＰ項をインポートすることは不可能であり、且つこの例 においては、マクロセル２３０（７）内へ右側へ「プッシュ」される。「ファン トム」Ｐ項が後に除去されると、このプロセスの最終的な効果は、必要である場 合には、爾後の論理関数（機能）の修正に応答して、方程式１１０２がマクロセ ル２３０（５）内に更に「拡張」することを可能とすることである（括弧１１０ ２Ｂによって示してある）。 ステップ８３２乃至ステップ８３５を包含するループが、新たな配列Ｐがステ ップ８３２において得ることが不可能となるまで各ファンクションに対して繰返 し行われ、それによって該サブルーチンをしてステップ８３３における「ＮＯ」 の分岐上でステップ８３６へループから抜出させる。 ステップ８３６において、配置配列Ｐ最良が出力方程式に対して「固定」され 、そのことは、ノード方程式がＰ項マッピングプロセスを使用してマッピ ングされる場合に出力方程式の配置配列を変更することが不可能であることを意 味する。このステップは、ステップ８３２において少なくとも一つの配列Ｐが得 られたものであることを仮定する（配列Ｐが得られなかった場合には、該サブル ーチンはハイレベルプログラムに警告を与える）。次いで、制御はステップ８３ ７へパスされる。 ステップ８３７において、該サブルーチンは、ファンクションブロックの全て がロック動作プロセスに露呈されたか否かを判別する。ファンクションブロック のうちの何れがロックされていない場合には、新たなファンクションブロックを 選択するために制御はステップ８３１へ戻される。全てのファンクションブロッ クがロックされている場合には、制御はステップ８０４へパスされる（図８参照 ）。 上述したように、ステップ８０４乃至ステップ８２６によって形成されるルー プは、選択された方程式がステップ８２０においてファンクションブロックの何 れかへ配置させることが不可能となるまで繰返し行われる。このことが発生する と、制御はステップ８４０へパスされる。 ステップ８４０において、選択された方程式をファンクションブロック内へ配 置させるべく洗練化サブルーチンがコール即ち呼出される。公知の洗練化 方法の何れかを使用することが可能であり、例えば、Ｃ．Ｍ．Ｆｉｄｕｃｃｉａ 及びＲ．Ｍ．Ｍａｔｔｈｅｙｓｅｓ著「ネットワーク区画化を改善するための線 形時間発見的方法（Ｌｉｎｅａｒ−Ｔｉｍｅ Ｈｅｕｒｉｓｔｉｃ ｆｏｒ Ｉ ｍｐｒｏｖｉｎｇ Ｎｅｔｗｏｒｋ Ｐａｒｔｉｔｉｏｎｓ）」、ＩＥＥＥ第１ ９回デザイン・オートメーション・コンフェレンス、１７５−１８１頁（１９８ ２）において開示されているもの、又はＺ．Ｈａｓａｎ，Ｄ．Ｈａｒｒｉｓｏｎ ，Ｍ．Ｃｉｅｓｉｅｌｓｋｉ著「ＰＬＡをベースとしたＦＰＧＡ用の高速の区画 化方法（Ａ Ｆａｓｔ Ｐａｒｔｉｔｉｏｎｉｎｇ Ｍｅｔｈｏｄ ｆｏｒ Ｐ ＬＡ−Ｂａｓｅｄ ＦＰＧＡｓ）」、ＩＥＥＥ・デザイン・アンド・テスト・オ ブ・コンピュータズ、３４−３９頁（１９９２）において開示されている方法な どを使用することが可能である。 該洗練化サブルーチンは、最初に、選択した方程式に対する最も低い重み値を 有するファンクションブロックを識別する（ステップ８１０において判別される ）。選択された方程式が識別されたファンクションブロック内に配置させること が不可能である場合には、このファンクションブロックは該方程式を実現するた めに「最も近いもの」であると考えら れる。この「最も近い」ファンクションブロックは、例えば、最大数の使用可能 なＰ項要素を有するファンクションブロック、又は最大数の使用可能な入力を有 するファンクションブロックを識別することによって識別することが可能である 。次に、選択された方程式が選択されたファンクションブロック内に配置される まで、該洗練化サブルーチンはロックされていない方程式を除去する。次いで、 その除去された方程式は爾後の処理において考慮するためにキューへ戻される。 この洗練化サブルーチンは、選択された方程式がファンクションブロックの何れ かに配置させるために僅かに大きすぎる場合に特に効果的である。 洗練化ステップ８４０をしてその方程式が成功裡に配置された場合には、制御 はステップ８２６へパスされ、且つステップ８０４乃至ステップ８２６を包含す るルーブが再開される。しかしながら、その方程式をファンクションブロック内 に配置させるための洗練化が失敗した場合には、制御はステップ８４１へパスさ れる。 ステップ８４１において、選択された方程式は、その方程式がロックされてい るか又はロックされていないかを判別するためにチェックされる。その方程式が ロックされている場合には、制御はステップ ８４２へパスされる。その方程式がロックされていない場合には、制御はステッ プ８４４へパスされる。 ステップ８４２において、本プロセスはバッファ用サブルーチンを使用してロ ックされている方程式を配置させる試みを行う。バッファ用サブルーチンは、通 常、選択されロックされている方程式と関連する論理を離れたマクロセルへ移動 させ、次いでその離れたマクロセルの出力をターゲットマクロセルを駆動すべく 経路付けを行うことを包含している。基本的に、その離れたマクロセルはバッフ ァとして使用される。このバッファ用プロセスは、ターゲットファンクションブ ロック内に配置されたロックされている方程式の全てを考慮し、且つ最小数のロ ックされている方程式がバッファされる配置配列を識別することによってどのロ ックされている方程式をバッファするかを判別する。 配置配列が該バッファ用サブルーチンによって識別されると、制御はステップ ８２６へパスされ、且つステップ８０４乃至ステップ８２６を包含するループが 再開される。しかしながら、洗練化がその方程式をファンクションブロック内に 配置させることに失敗すると、制御はステップ８４４へパスされる。 ステップ８４４において、本プロセスは、論理再形成サブルーチンを使用して その方程式を配置する 試みを行う。この様な論理再形成プロセスの一つは「３レベルプログラミング論 理装置用のプログラミングプロセス（Ｐｒｏｇｒａｍｍｉｎｇ Ｐｒｏｃｅｓｓ ｆｏｒ ３−Ｌｅｖｅｌ Ｐｒｏｇｒａｍｍｉｎｇ Ｌｏｇｉｃ Ｄｅｖｉｃ ｅｓ）」という名称の米国特許第５，３４９，６９１号に記載されている。この 論理再形成サブルーチンは、通常、選択した方程式（又は前に配置させた方程式 ）と同一の論理出力を発生し、且つ使用可能な資源内に配置させることがより容 易である別の方程式（又は複数個の方程式）を発生するために使用される。例え ば、ロックされている方程式が洗練化及びバッファ用サブルーチン（上述した） を使用して二つのロックされている方程式を既に包含するファンクションブロッ ク内へ配置させることが不可能である場合には、再形成がこれらのロックされて いる方程式の各々を考慮し且つ二つのサブ方程式へ分割することの可能な一つ又 はそれ以上のものを識別し、即ち、一つのサブ方程式はファンクションブロック 内に配置され、且つ一つのサブ方程式は別のファンクションブロック内に配置さ れる。該方程式は、それによって、二っのサブ方程式で実現され、そのうちの一 つは該方程式の論理の一部に対するバッファとして作用する。 配置配列が論理再形成サブルーチンによって識別 されると、制御はステップ８２６へパスされ、且つステップ８０４乃至ステップ ８２６を包含するループが再開される。しかしながら、洗練化が該方程式をファ ンクションブロック内に配置させることに失敗すると、制御はステップ８４６へ パスされる。 ステップ８４６において、該プロセスは、その選択された方程式に対して配置 配列を見つけることなしに該プロセスが何回繰返されたかを決定する。即ち、最 初に方程式が考慮され且つステップ８２０の「ＮＯ」分岐上をパスしステップ８ ４０、ステップ８４２、ステップ８４４を介してステップ８４６へパスし、その 場合にステップ８４６において決定されるパスの数は１である。その数が１より 大きい場合（例えば、２）、制御はステップ８５２へパスされる（以下に説明す る）。逆に、その数が１である場合には、制御はステップ８４８へパスされる。 ステップ８４８において、変数ｃ１乃至ｃ６に対して割当てられた値は、その 方程式の組内の方程式の異なる特性を強調するために変更される。例えば、変数 ｃ１乃至ｃ６に対するオリジナルの（デフォルトの）値はロックされている方程 式を過剰に強調するか、又はＰ項の数を過少に強調する場合がある。ステップ８ ４８において、失敗した配置を解析して選択された方程式がなぜ配置することが 不可能であ ったかを決定し、且つ配置配列を成功させるために変数ｃ１乃至ｃ６の値を変更 する。例えば、充分なＰ項が使用可能でないために特定の方程式を配置すること が不可能である場合には、各ファンクションブロック内の方程式のＰ項の数がど のファンクションブロックが選択された方程式を受取るかを決定する上でより重 要なものとなるように修正され、且つ変数ｃ４乃至ｃ６の値が低下され、それに よりこれらの変数によって表わされる属性を重要でないものとさせる。 実際的な実施例においては、最初の繰返しの後に、変数ｃ６は遥かに最大の係 数とされる（即ち、変数ｃ６の値は０から１，０００へ変更される）。変数ｃ６ の値を増加させることによって、出力方程式はファンクションブロックの総数の ２／３を包含する所定のグループ内に配置される傾向となり、それによってファ ンクションブロックの残りの１／３における資源を残りの方程式を配置させるた めに残存させる。 ｃ１乃至ｃ６の値を変更した後に、制御はステップ８５０へパスされ、その場 合に、全ての方程式が配置状態が解除される（即ち、キューへ戻される）。次い で、制御がステップ８０４へ戻され、そこで、本プロセスは修正された変数ｃ１ 乃至ｃ６を使用し て再開始される。 上述したように、ステップＭを介してのパスの数が、例えば、２である場合に は、制御がステップ８５２へパスされる。ステップ８５２において、選択された 方程式は「配置することが不可能」なものとしてマーク付けされ、且つ制御はス テップ８０４へパスされる。次いで、本プロセスはキュー内の全ての残りの方程 式に対して継続して行われる。キューが空となると（「配置することが不可能」 のフラッグが立てられた方程式を除く）、制御はステップ８０６へパスされる。 ステップ８０６において、前のステップを使用して方程式の全てが配置された 場合に、本プロセスは終了し且つＣＰＬＤ１００をプログラミングするためのビ ットマップを発生するために最終的な配置配列をハイレベルプログラムへ送給す る。逆に、ステップ８５２において何れかの方程式が「配置することが不可能」 のフラッグが立てられている場合には、論理関数（機能）をターゲットＣＰＬＤ 内に配置させることが不可能であることのメッセージと共に制御がハイレベルプ ログラムへ戻される。一つの可能な別の解決方法は、本方法の代わりに従来の区 画化及び配置アルゴリズムを実行することである。 有効な配置配列を成功裡に識別した後に、制御は ハイレベルプログラムヘパスされて、上述した如く、ビットマップを形成するプ ロセスを開始する。 本発明を、ある好適な実施例を参照してかなり詳細に説明したが、その他の実 施例も可能である。例えば、重み関数は、付加的なタイミング拘束係数ｃ７を包 含すべく修正することが可能である（図９のステップ８１５において括弧で示し てある）。タイミング拘束係数ｃ７はタイミング遅延を減少させる配置配列を探 究する。タイミング拘束係数ｃ７は、従って、選択された方程式の配置がより大 きなタイミング遅延を発生させる場合にファンクションブロックに対してより大 きなものであり、且つ配置がより少ないタイミング遅延を発生するファンクショ ンブロックに対してはより小さいものである。 図１２（Ａ）及び１２（Ｂ）は異なるタイミング遅延を発生する配置配列の例 を示した模式図を示している。各図において、１５Ｐ項方程式を３個のマクロセ ル内にマッピングする。図１２（Ａ）において、方程式１２０１はマクロセル２ ３０（３），２３０（４），２３０（５）内へマッピングされ、且つその出力を 出力マクロセル２３０（４）を介してピン３１０（４）へ送給する。この配置配 列は比較的短いタイミング遅延を発生する。なぜならば、Ｐ項は、出力マクロセ ル２３０（４）のすぐ隣に隣接 しているマクロセル２３０（３）及び２３０（５）からインポートされるからで ある。一方、図１２（Ｂ）において、方程式１２０１はマクロセル２３０（３） ，２３０（４），２３０（５）内にマッピングされ、且つその出力は出力マクロ セル２３０（３）を介してピン３１０（３）へ送られる。この配置配列は比較的 長いタイミング遅延を発生する。なぜならば、Ｐ項は、マクロセル２３０（５） から２３０（３）へインポートされ、それはこれらのＰ項がマクロセル２３０（ ４）を介してパスするので付加されたタイミング遅延を発生するからである。従 って、係数ｃ７は図１２（Ｂ）に示した配置配列よりも図１２（Ａ）に示した配 置配列に対して一層低く、それにより方程式１２０１を図１２（Ａ）に示した配 置配列をサポートするファンクションブロック内へ配置させる傾向となる。 上述した変形実施例に鑑み、添付の請求の範囲の精神及び範囲は本明細書に包 含される好適な実施例の説明に制限されるべきものではない。

【手続補正書】特許法第１８４条の４第４項 【提出日】平成１０年４月８日（１９９８．４．８） 【補正内容】 ７．論理関数を実現するためにプログラム可能な論理装置をプログラミング する方法において、前記プログラム可能な論理装置は複数個のファンクションブ ロックを有しており、各ファンクションブロックは複数個の入力線を有するＡＮ Ｄアレイを持っており、前記ＡＮＤアレイは前記入力線へ印加される信号から複 数個の積項要素を発生するようにプログラム可能であり、各ファンクションブロ ックは、更に、複数個のマクロセルを有しており、各マクロセルは前記ＡＮＤア レイから前記積項要素へプログラムすることによって接続されているＯＲゲート を具備しており、 前記論理機能を一組の方程式へ分割し、各方程式は選択したファンクションブ ロックの入力線へ割当てることが可能な１個又はそれ以上の入力項と、前記選択 したファンクションブロックの積項要素内へマッピングすることが可能な１個又 はそれ以上の積項を有しており、 前記一組の方程式から一つの方程式を選択し、 前記複数個のファンクションブロックの各ファンクションブロックに対して重 み値を計算し、前記重み値は前記各ファンクションブロックに対して前に割当て られた方程式の数及び前記選択した方程式によってのみ使用される前記各ファン クションブロッ クの入力線の数に対して直接的に比例し、 前記選択した方程式を最も低い重み値を持ったファンクションブロックへ割当 て、 前記割当てステップの後に発生された配置配列によってその内容が画定される ビットマップを作成し、 前記プログラム可能な論理装置を前記ビットマップに従って前記論理関数を実 行すべくプログラムするように前記プログラム可能な論理装置へ前記ビットマッ プを送給する、 上記各ステップを有する方法。 ８．請求項７において、前記各ファンクションブロックに対する重み値が、 前記各ファンクションブロックに対して前に割当てられている方程式と関連する 積項の数に対して直接的に比例する方法。 ９．請求項７において、前記各ファンクションブロックに対する重み値が、 前記各ファンクションブロックに対して前に割当てられた出力方程式の数に対し て直接的に比例する方法。 １０．請求項７において、前記各ファンクションブロックに対する重み値が 、前記各ファンクションブロックに対して前に割当てた出力方程式と関連してい る入力項の数に直接的に比例する方法。 １１．請求項７において、前記各ファンクションブロックに対する重み値が 、出力方程式が前に割 当てられているファンクションブロックの数に対して直接的に比例する方法。 １２．請求項７において、前記選択するステップが、各方程式の特性に従っ て前記一組の方程式のうちの各方程式に対する配置優先度値を決定し、且つ最も 高い配置優先度値を持った前記複数個の方程式のうちの一つの方程式を選択する ことを包含している方法。 １３．論理関数を実行するためのプログラム可能な論理装置をプログラミン グする方法において、前記プログラム可能な論理装置は複数個のファンクション ブロックを有しており、各ファンクションブロックは複数個の積項要素を発生す るためのＡＮＤアレイと複数個のマクロセルとを有しており、各マクロセルは前 記ＡＮＤアレイからの積項要素へプログラムすることによって接続されたＯＲゲ ートを有しており、 前記論理関数を一組の方程式へ分割し、各方程式は前記ファンクションブロッ クの積項要素内へマッピングすることの可能な１個又はそれ以上の積項を有して おり、 前記一組の方程式から一つの方程式を選択し、 複数個の変数を持った重付け関数に基づいて前記複数個のファンクションブロ ックの各ファンクショ ンブロックに対する重み値を計算し、 前記選択した方程式を前記複数個のファンクションブロックの何れかへ割当て ることが可能であるか否かを決定し、 前記選択した方程式を前記複数個のファンクションブロックのうちの少なくと も一つへ割当てることが可能である場合には、前記選択した方程式を前記計算し た重み値に基づいて選択したファンクションブロックヘ割当て、 前記選択した方程式をファンクションブロックへ割当てることが不可能である 場合には、前記複数個の変数のうちの一つへ割当てた値を変更し且つ選択及び計 算、決定及び割当てのそれぞれのステップを繰返し行い、 前記割当てステップの後に発生された配置配列によってその内容が画定される ビットマップを作成し、 前記プログラム可能な論理装置が前記ビットマップに従って前記論理関数を実 行すべくプログラムされるように前記プログラム可能な論理装置へ前記ビットマ ップを送給する、 上記各ステップを有する方法。 １４．請求項１３において、 前記重み値が、第一変数によって乗算されている出力方程式が既に割当てられ ているファンクション ブロックの数に直接的に比例し、且つ 前記複数個の変数のうちの一つへ割当てられている値を変更するステップが前 記第一変数の値を増加させる、 方法。 １５．請求項１３において、 前記重み値が第一変数によって乗算されている前記一組の方程式の前もって割 当てられている方程式を実行するために割当てられている各ファンクションブロ ックの入力の数、第二変数によって乗算されている前もって割当てられている方 程式を実行するために割当てられている各ファンクションブロックの積項要素の 数、及び第三変数によって乗算されている前もって割当てられている方程式を実 行するために割当てられている各ファンクションブロックの出力の数に対して直 接的に比例しており、且つ 前記複数個の変数のうちの一つへ割当てられている値を変更するステップが、 前記第一、第二、第三変数のうちの一つの値を増加させる、 方法。 １６．請求項１３において、前記選択するステップが、各方程式の特性に従 って前記一組の方程式の各方程式に対する配置優先度値を決定し、且つ最も高い 配置優先度値を持った前記複数個の方程式の うちの一つの方程式を選択することを包含している方法。 １７．論理関数を実行するためにプログラム可能な論理装置をプログラミン グする方法において、前記プログラム可能な論理装置は複数個のファンクション ブロックを有しており、各ファンクションブロックは複数個の積項要素を発生す るためのＡＮＤアレイ及び複数個のマクロセルを持っており、各マクロセルは前 記ＡＮＤアレイからの積項要素へプログラミングすることによって接続されたＯ Ｒゲートを持っており、 前記論理関数を一組の方程式へ分割し、各方程式は前記ファンクションブロッ クの積項要素内へマッピングすることの可能な１個又はそれ以上の積項を有して おり、 前記一組の方程式の各方程式を少なくとも一つの方程式が各ファンクションブ ロックへ割当てられるように前記複数個のファンクションブロック内へ割当て、 第一配置配列を発生するために各ファンクションブロックに対して割当てられ ている方程式をマッピングし、 前記方程式のうちの少なくとも幾つかと関連している積項の数が増加されるよ うに前記一組の方程式 の各方程式を修正し、 第二配置配列を発生するために各ファンクションブロックへ割当てられている 方程式をマッピングし、 前記第二配置配列が有効であるか否かを決定し、前記第二配置配列が有効であ る場合には前記第二配置配列を選択し、且つ前記第二配置配列が無効である場合 には前記第一配置配列を選択することによって第一及び第二配置配列から好適な 配置配列を選択し、 その内容が前記好適な配置配列によって画定されるビットマップを作成し、 前記ビットマップに従って前記論理関数を実行するために前記プログラム可能 な論理装置がプログラムされるように前記プログラム可能な論理装置へ前記ビッ トマップを送給する、 上記各ステップを有している方法。

───────────────────────────────────────────────────── 【要約の続き】 行う。

Claims (1)

1. 【特許請求の範囲】 １．論理関数を実現するためにプログラム可能な論理装置をプログラミング する方法において、前記プログラム可能な論理装置は相互接続マトリクスへ接続 されている複数個のファンクションブロックを有しており、各ファンクションブ ロックは複数個の入力端と、複数個の積項要素を発生するためのＡＮＤアレイと 、複数個の出力端とを具備しており、 前記論理関数を複数個の方程式へ分割し、各方程式は該複数個の入力端へマッ ピング可能な１個又はそれ以上の入力項と、該積項要素内へマッピング可能な１ 個又はそれ以上の積項と、１個の出力項とを有しており、 その出力項が該プログラム可能な論理装置の出力ピンへ経路付けされる出力方 程式がその出力項が該相互接続マトリクスへ経路付けされるノード方程式よりも 一層高い配置優先度値が割当てられるように該複数個の方程式の各々に対して配 置優先度値を割当て、 ノード方程式がファンクションブロックに対して割当てられる前に出力方程式 の全てがファンクションブロックに対して割当てられるように前記割当てられた 配置優先度値によって決定される順番で該複数個のファンクションブロックの選 択されたファン クションブロックに対して該複数個の方程式のうちの各方程式を割当て、 該割当てステップの後に発生される配置配列によってその内容が画定されるビ ットマップを作成し、 該プログラム可能な論理装置が該ビットマップに従って該論理関数を実現すべ くプログラムされるように該ビットマップを該プログラム可能な論理装置へ送給 する、 上記各ステップを有する方法。 ２．請求項１において、前記複数個の方程式の各方程式に対して配置優先度 値を割当てるステップが、その出力項が特定の出力ピンに対してユーザによって 指定されていない出力方程式よりもその出力項が前記プログラム可能な論理装置 の特定の出力ピンに対して送給すべくユーザによって指定されている出力方程式 に対し一層高い配置優先度値を割当てることを包含している方法。 ３．請求項１において、前記複数個の方程式の各方程式に対して配置優先度 値を割当てるステップが、積項の第一数が積項の第二数よりも一層大きい場合に 、第一数の積項を有する第一出力方程式に第二数の積項を有する第二出力方程式 よりも一層高い配置優先度値を割当てることを包含している方法。 ４．請求項１において、前記複数個の方程式の 各方程式に対して配置優先度値を割当てるステップが、第一数の入力項が第二数 の入力項よりも一層大きい場合に、第一数の入力項を有する第一出力方程式に対 して第二数の入力項を有する第二出力方程式よりも一層高い配置優先度値を割当 てることを包含している方法。 ５．請求項１において、前記複数個の方程式の各方程式に対して配置優先度 値を割当てるステップが、第一数の積項が第二数の積項よりも一層大きい場合に 、第一数の積項を有する第一ノード方程式に対して第二数の積項を有する第二ノ ード方程式よりも一層高い配置優先度値を割当てることを包含している方法。 ６．請求項１において、前記複数個の方程式の各方程式に対して配置優先度 値を割当てるステップが、第一数の入力項が第二数の入力項よりも大きい場合に 、第一数の入力項を具備する第一ノード方程式に第二数の入力項を具備する第二 ノード方程式よりも一層高い配置優先度値を割当てることを包含している方法。 ７．論理関数を実現するためにプログラム可能な論理装置をプログラミング する方法において、前記プログラム可能な論理装置は複数個のファンクションブ ロックを有しており、各ファンクションブロ ックは複数個の入力線を有するＡＮＤアレイを持っており、前記ＡＮＤアレイは 前記入力線へ印加される信号から複数個の積項要素を発生するようにプログラム 可能であり、各ファンクションブロックは、更に、複数個のマクロセルを有して おり、各マクロセルは前記ＡＮＤアレイから前記積項要素へプログラムすること によって接続されているＯＲゲートを具備しており、 前記論理機能を一組の方程式へ分割し、各方程式は選択したファンクションブ ロックの入力線へ割当てることが可能な１個又はそれ以上の入力項と、前記選択 したファンクションブロックの積項要素内へマッピングすることが可能な１個又 はそれ以上の積項を有しており、 前記一組の方程式から一つの方程式を選択し、 前記複数個のファンクションブロックの各ファンクションブロックに対して重 み値を計算し、前記重み値は前記各ファンクションブロックに対して前に割当て られた方程式の数及び前記選択した方程式によってのみ使用される前記各ファン クションブロックの入力線の数に対して直接的に比例し、 前記選択した方程式を最も低い重み値を持ったファンクションブロックへ割当 て、 前記割当てステップの後に発生された配置配列に よってその内容が画定されるビットマップを作成し、 前記プログラム可能な論理装置を前記ビットマップに従って前記論理関数を実 行すべくプログラムするように前記プログラム可能な論理装置へ前記ビットマッ プを送給する、 上記各ステップを有する方法。 ８．請求項７において、前記各ファンクションブロックに対する重み値が、 前記各ファンクションブロックに対して前に割当てられている方程式と関連する 積項の数に対して直接的に比例する方法。 ９．請求項７において、前記各ファンクションブロックに対する重み値が、 前記各ファンクションブロックに対して前に割当てられた出力方程式の数に対し て直接的に比例する方法。 １０．請求項７において、前記各ファンクションブロックに対する重み値が 、前記各ファンクションブロックに対して前に割当てた出力方程式と関連してい る入力項の数に直接的に比例する方法。 １１．請求項７において、前記各ファンクションブロックに対する重み値が 、出力方程式が前に割当てられているファンクションブロックの数に対して直接 的に比例する方法。 １２．請求項７において、前記選択するステップが、各方程式の特性に従っ て前記一組の方程式の うちの各方程式に対する配置優先度値を決定し、且つ最も高い配置優先度値を持 った前記複数個の方程式のうちの一つの方程式を選択することを包含している方 法。 １３．論理関数を実行するためのプログラム可能な論理装置をプログラミン グする方法において、前記プログラム可能な論理装置は複数個のファンクション ブロックを有しており、各ファンクションブロックは複数個の積項要素を発生す るためのＡＮＤアレイと複数個のマクロセルとを有しており、各マクロセルは前 記ＡＮＤアレイからの積項要素へプログラムすることによって接続されたＯＲゲ ートを有しており、 前記論理関数を一組の方程式へ分割し、各方程式は前記ファンクションブロッ クの積項要素内へマッピングすることの可能な１個又はそれ以上の積項を有して おり、 前記一組の方程式から一つの方程式を選択し、 複数個の変数を持った重付け関数に基づいて前記複数個のファンクションブロ ックの各ファンクションブロックに対する重み値を計算し、 前記選択した方程式を前記複数個のファンクションブロックの何れかへ割当て ることが可能であるか否かを決定し、 前記選択した方程式を前記複数個のファンクションブロックのうちの少なくと も一つへ割当てることが可能である場合には、前記選択した方程式を前記計算し た重み値に基づいて選択したファンクションブロックへ割当て、 前記選択した方程式をファンクションブロックへ割当てることが不可能である 場合には、前記複数個の変数のうちの一つへ割当てた値を変更し且つ選択及び計 算、決定及び割当てのそれぞれのステップを繰返し行い、 前記割当てステップの後に発生された配置配列によってその内容が画定される ビットマップを作成し、 前記プログラム可能な論理装置が前記ビットマップに従って前記論理関数を実 行すべくプログラムされるように前記プログラム可能な論理装置へ前記ビットマ ップを送給する、 上記各ステップを有する方法。 １４．請求項１３において、 前記重み値が、第一変数によって乗算されている出力方程式が既に割当てられ ているファンクションブロックの数に直接的に比例し、且つ 前記複数個の変数のうちの一つへ割当てられている値を変更するステップが前 記第一変数の値を増加させる、 方法。 １５．請求項１３において、 前記重み値が第一変数によって乗算されている前記一組の方程式の前もって割 当てられている方程式を実行するために割当てられている各ファンクションブロ ックの入力の数、第二変数によって乗算されている前もって割当てられている方 程式を実行するために割当てられている各ファンクションブロックの積項要素の 数、及び第三変数によって乗算されている前もって割当てられている方程式を実 行するために割当てられている各ファンクションブロックの出力の数に対して直 接的に比例しており、且つ 前記複数個の変数のうちの一つへ割当てられている値を変更するステップが、 前記第一、第二、第三変数のうちの一つの値を増加させる、 方法。 １６．請求項１３において、前記選択するステップが、各方程式の特性に従 って前記一組の方程式の各方程式に対する配置優先度値を決定し、且つ最も高い 配置優先度値を持った前記複数個の方程式のうちの一つの方程式を選択すること を包含している方法。 １７．論理関数を実行するためにプログラム可能な論理装置をプログラミン グする方法において、 前記プログラム可能な論理装置は複数個のファンクションブロックを有しており 、各ファンクションブロックは複数個の積項要素を発生するためのＡＮＤアレイ 及び複数個のマクロセルを持っており、各マクロセルは前記ＡＮＤアレイからの 積項要素へプログラミングすることによって接続されたＯＲゲートを持っており 、 前記論理関数を一組の方程式へ分割し、各方程式は前記ファンクションブロッ クの積項要素内へマッピングすることの可能な１個又はそれ以上の積項を有して おり、 前記一組の方程式の各方程式を少なくとも一つの方程式が各ファンクションブ ロックへ割当てられるように前記複数個のファンクションブロック内へ割当て、 第一配置配列を発生するために各ファンクションブロックに対して割当てられ ている方程式をマッピングし、 前記方程式のうちの少なくとも幾つかと関連している積項の数が増加されるよ うに前記一組の方程式の各方程式を修正し、 第二配置配列を発生するために各ファンクションブロックへ割当てられている 方程式をマッピングし、 前記第二配置配列が有効であるか否かを決定し、 前記第二配置配列が有効である場合には前記第二配置配列を選択し、且つ前記第 二配置配列が無効である場合には前記第一配置配列を選択することによって第一 及び第二配置配列から好適な配置配列を選択し、 その内容が前記好適な配置配列によって画定されるビットマップを作成し、 前記ビットマップに従って前記論理関数を実行するために前記プログラム可能 な論理装置がプログラムされるように前記プログラム可能な論理装置へ前記ビッ トマップを送給する、 上記各ステップを有している方法。