JPH09107035A - トランジスタ幅が可変の半導体セル - Google Patents
トランジスタ幅が可変の半導体セルInfo
- Publication number
- JPH09107035A JPH09107035A JP8111770A JP11177096A JPH09107035A JP H09107035 A JPH09107035 A JP H09107035A JP 8111770 A JP8111770 A JP 8111770A JP 11177096 A JP11177096 A JP 11177096A JP H09107035 A JPH09107035 A JP H09107035A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- transistor
- width
- transistors
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Abstract
(57)【要約】
【課題】 効率的に集積回路のタイミング違反を取り除
き電力消費量を最小にするために、レイアウト設計中に
セル内のトランジスタの大きさを設計するためのセルラ
イブラリ定義を与える。 【解決手段】 半導体セルは、１個または複数個の相互
に接続されたトランジスタで実現される論理機能を実行
する。セルのレイアウト定義は、相互に接続されたトラ
ンジスタのレイアウトパターンと、トランジスタ幅入力
変数と、セル負荷入力変数と、相互に接続されたトラン
ジスタの形状データを含む。少なくとも１個のトランジ
スタの形状データはトランジスタ幅入力変数の関数であ
る。セルのレイアウト定義は、トランジスタ幅とセル負
荷入力変数の関数である伝播遅れを更に含む。トランジ
スタ幅入力変数により、レイアウト設計中にセル内のト
ランジスタの幅を最適にしてタイミング違反を減らし、
電力消費量を最小にする。
き電力消費量を最小にするために、レイアウト設計中に
セル内のトランジスタの大きさを設計するためのセルラ
イブラリ定義を与える。 【解決手段】 半導体セルは、１個または複数個の相互
に接続されたトランジスタで実現される論理機能を実行
する。セルのレイアウト定義は、相互に接続されたトラ
ンジスタのレイアウトパターンと、トランジスタ幅入力
変数と、セル負荷入力変数と、相互に接続されたトラン
ジスタの形状データを含む。少なくとも１個のトランジ
スタの形状データはトランジスタ幅入力変数の関数であ
る。セルのレイアウト定義は、トランジスタ幅とセル負
荷入力変数の関数である伝播遅れを更に含む。トランジ
スタ幅入力変数により、レイアウト設計中にセル内のト
ランジスタの幅を最適にしてタイミング違反を減らし、
電力消費量を最小にする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路の
レイアウト設計中に用いる半導体セルのレイアウト定義
に関し、より詳しくは、トランジスタの幅が可変の半導
体セルのレイアウト定義に関する。
レイアウト設計中に用いる半導体セルのレイアウト定義
に関し、より詳しくは、トランジスタの幅が可変の半導
体セルのレイアウト定義に関する。
【０００２】
【従来の技術】半導体集積回路を設計し製作するには、
まず機能要素を相互に接続して特定の論理機能を実行す
る論理回路の概略図またはハードウエア記述言語（ＨＤ
Ｌ）仕様を用意する。次にこの概略図またはＨＤＬ仕様
を一連のコンピュータ支援設計ツールに渡すと、論理設
計者はこのツールを用いて、概略図またはＨＤＬ仕様
を、製作できる集積回路のレイアウト定義に変換する。
まず機能要素を相互に接続して特定の論理機能を実行す
る論理回路の概略図またはハードウエア記述言語（ＨＤ
Ｌ）仕様を用意する。次にこの概略図またはＨＤＬ仕様
を一連のコンピュータ支援設計ツールに渡すと、論理設
計者はこのツールを用いて、概略図またはＨＤＬ仕様
を、製作できる集積回路のレイアウト定義に変換する。
【０００３】設計ツールは、概略図またはＨＤＬ仕様を
統合して特定のセルライブラリのセルにする。各セルは
１個または複数個のトランジスタで実現する論理機能ユ
ニットに対応する。たとえば、一般的なＣＭＯＳの２入
力ＡＮＤゲートは、相互に接続された６個のトランジス
タで実現する。一般的なセルライブラリは論理機能ユニ
ット毎に、異なる所定の出力駆動強さのいくつかの同じ
セルを持つ。論理設計者は、セルに接続する負荷の数や
経路指定（ｒｏｕｔｉｎｇ）に必要な予想される相互接
続に従ってセルを選択する。
統合して特定のセルライブラリのセルにする。各セルは
１個または複数個のトランジスタで実現する論理機能ユ
ニットに対応する。たとえば、一般的なＣＭＯＳの２入
力ＡＮＤゲートは、相互に接続された６個のトランジス
タで実現する。一般的なセルライブラリは論理機能ユニ
ット毎に、異なる所定の出力駆動強さのいくつかの同じ
セルを持つ。論理設計者は、セルに接続する負荷の数や
経路指定（ｒｏｕｔｉｎｇ）に必要な予想される相互接
続に従ってセルを選択する。
【０００４】ライブラリ内のセルは、セルライブラリ定
義によって定義される。各セルライブラリ定義は、セル
のレイアウト定義とセルの特性を含む。レイアウト定義
は、セル内のトランジスタのレイアウトパターンと、セ
ルのトランジスタの形状データと、セルの経路指定デー
タを含む。セルの特性は、セルの伝播遅れとセルの機能
のモデルを含む。伝播遅れは、内部のセルの遅れとセル
の出力負荷の関数である。
義によって定義される。各セルライブラリ定義は、セル
のレイアウト定義とセルの特性を含む。レイアウト定義
は、セル内のトランジスタのレイアウトパターンと、セ
ルのトランジスタの形状データと、セルの経路指定デー
タを含む。セルの特性は、セルの伝播遅れとセルの機能
のモデルを含む。伝播遅れは、内部のセルの遅れとセル
の出力負荷の関数である。
【０００５】論理の統合中に設計ツールは、選択された
セルの概略図またはＨＤＬ仕様とセル間の相互接続から
ネットリストを作る。ネットリストは、選択されたセル
を集積回路のレイアウト上の特定の場所に位置決めする
のに用いる。選択されたセルの位置を決めた後、セル間
の相互接続を所定の経路指定層に沿って指定する。次に
設計ツールは、各セルに接続する負荷の数と、各セルの
位置決めと、経路を指定された相互接続の関数として、
各セルの出力負荷を決定する。
セルの概略図またはＨＤＬ仕様とセル間の相互接続から
ネットリストを作る。ネットリストは、選択されたセル
を集積回路のレイアウト上の特定の場所に位置決めする
のに用いる。選択されたセルの位置を決めた後、セル間
の相互接続を所定の経路指定層に沿って指定する。次に
設計ツールは、各セルに接続する負荷の数と、各セルの
位置決めと、経路を指定された相互接続の関数として、
各セルの出力負荷を決定する。
【０００６】タイミング分析ツールは、逐次のすなわち
「クロックされる」要素の間、および逐次要素と回路の
入力／出力端子の間の、タイミング違反を調べる。ある
信号が特定の信号路を通って或る逐次要素から別の要素
に進むのに要する時間は、信号路内のセルの数と、内部
のセルの遅れと、信号路内のセルに接続する負荷の数
と、信号路内の経路指定された相互接続の長さと、信号
路内のトランジスタの駆動強さによって決まる。タイミ
ング違反は、ある信号が適当なクロックサイクルの間に
目的の逐次要素に到達しないときに起こる。
「クロックされる」要素の間、および逐次要素と回路の
入力／出力端子の間の、タイミング違反を調べる。ある
信号が特定の信号路を通って或る逐次要素から別の要素
に進むのに要する時間は、信号路内のセルの数と、内部
のセルの遅れと、信号路内のセルに接続する負荷の数
と、信号路内の経路指定された相互接続の長さと、信号
路内のトランジスタの駆動強さによって決まる。タイミ
ング違反は、ある信号が適当なクロックサイクルの間に
目的の逐次要素に到達しないときに起こる。
【０００７】タイミング違反は多くの要因によって起こ
る。たとえば或るセルの駆動強さが小さくて、そのセル
に接続するいくつかの負荷を駆動できないことがある。
また、信号の経路が極端に長いためにタイミング違反が
起こる場合もある。タイミング違反は、レイアウト設計
中の各段階で調整して取り除く。たとえばセルの駆動強
さが小さいときは、論理図を変更して駆動強さの大きい
セルにする。または論理図を変更して、負荷を１個また
は複数個の冗長なセルに分割してもよい。極端に長い信
号経路は、セルの位置を調整したり、負荷を１個または
複数個の冗長セルの間に分割したりして訂正することが
できる。
る。たとえば或るセルの駆動強さが小さくて、そのセル
に接続するいくつかの負荷を駆動できないことがある。
また、信号の経路が極端に長いためにタイミング違反が
起こる場合もある。タイミング違反は、レイアウト設計
中の各段階で調整して取り除く。たとえばセルの駆動強
さが小さいときは、論理図を変更して駆動強さの大きい
セルにする。または論理図を変更して、負荷を１個また
は複数個の冗長なセルに分割してもよい。極端に長い信
号経路は、セルの位置を調整したり、負荷を１個または
複数個の冗長セルの間に分割したりして訂正することが
できる。
【０００８】タイミング違反を訂正した後、ネットリス
トと、セルのレイアウト定義と、位置決めデータと、経
路指定データによって集積回路のレイアウト定義を形成
し、これを用いて集積回路を製作する。
トと、セルのレイアウト定義と、位置決めデータと、経
路指定データによって集積回路のレイアウト定義を形成
し、これを用いて集積回路を製作する。
【０００９】
【発明が解決しようとする課題】論理設計者にとって、
集積回路の全電力消費量が気になることが多い。集積回
路の電力消費量はトランジスタを小型化することにより
減らすことができる。駆動強さが大き過ぎるセルは、セ
ルライブラリの中の駆動強さの小さいセルに取り替え
る。このようにしてトランジスタの大きさを決めるに
は、セルライブラリは、セル機能毎に多数の駆動強さを
設けて出力駆動強さを細分化するか、またはセル機能毎
に少数の駆動強さを設けて出力駆動強さを大きくまとめ
てるようにする。またこのようにしてトランジスタの大
きさを決めるには、設計を何度も繰り返す必要がある。
あるセルを別のセルに取り替えるために概略図またはＨ
ＤＬ仕様を変更すると、または論理を統合してレイアウ
トデータに基づいてセルを取り替えると、論理の統合や
セルの位置決めや経路指定やタイミング分析など、後の
ステップをすべて繰り返さなければならない。
集積回路の全電力消費量が気になることが多い。集積回
路の電力消費量はトランジスタを小型化することにより
減らすことができる。駆動強さが大き過ぎるセルは、セ
ルライブラリの中の駆動強さの小さいセルに取り替え
る。このようにしてトランジスタの大きさを決めるに
は、セルライブラリは、セル機能毎に多数の駆動強さを
設けて出力駆動強さを細分化するか、またはセル機能毎
に少数の駆動強さを設けて出力駆動強さを大きくまとめ
てるようにする。またこのようにしてトランジスタの大
きさを決めるには、設計を何度も繰り返す必要がある。
あるセルを別のセルに取り替えるために概略図またはＨ
ＤＬ仕様を変更すると、または論理を統合してレイアウ
トデータに基づいてセルを取り替えると、論理の統合や
セルの位置決めや経路指定やタイミング分析など、後の
ステップをすべて繰り返さなければならない。
【００１０】
【課題を解決するための手段】この発明は、集積回路の
レイアウト設計中に半導体セルを定義するための、半導
体のセルライブラリ定義である。セルライブラリ定義
は、相互に接続されたトランジスタのレイアウトパター
ンと、トランジスタ幅入力変数と、セル負荷入力変数
と、相互に接続されたトランジスタの形状データを含
む。半導体セル内の少なくとも１個のトランジスタの形
状データは、トランジスタ幅入力変数の関数である。更
にセルライブラリ定義は伝播遅れを含むが、伝播遅れは
セル負荷入力変数とトランジスタ幅入力変数の関数であ
る。
レイアウト設計中に半導体セルを定義するための、半導
体のセルライブラリ定義である。セルライブラリ定義
は、相互に接続されたトランジスタのレイアウトパター
ンと、トランジスタ幅入力変数と、セル負荷入力変数
と、相互に接続されたトランジスタの形状データを含
む。半導体セル内の少なくとも１個のトランジスタの形
状データは、トランジスタ幅入力変数の関数である。更
にセルライブラリ定義は伝播遅れを含むが、伝播遅れは
セル負荷入力変数とトランジスタ幅入力変数の関数であ
る。
【００１１】この発明では、レイアウト設計中に概略図
またはＨＤＬ仕様を準備し統合して、セルライブラリか
ら選択され相互に接続された半導体セルのネットリスト
を作る。ライブラリ内の各セルは特定の論理機能に対応
し、この発明のライブラリ定義により定義される。
またはＨＤＬ仕様を準備し統合して、セルライブラリか
ら選択され相互に接続された半導体セルのネットリスト
を作る。ライブラリ内の各セルは特定の論理機能に対応
し、この発明のライブラリ定義により定義される。
【００１２】集積回路のレイアウト上の特定の位置にセ
ルを配置して、選択されたセルをレイアウトパターン内
に位置決めする。次に位置決めされたセル間の相互接続
の経路を指定する。位置決めと経路指定が終わると、タ
イミング分析ツールを用いてタイミング違反を調べる。
タイミング分析ツールはまず各セルの出力負荷を、その
セルの経路を指定された相互接続と、駆動されるセルの
セル入力負荷に基づいて決定する。各セルの出力負荷
を、セル負荷入力変数を用いてそのセルライブラリ定義
に渡す。駆動されるセルのセル入力負荷はセルのトラン
ジスタ幅入力変数に基づいて変化するので、タイミング
分析ツールは最初に入力負荷の最小値と最大値を決め
る。
ルを配置して、選択されたセルをレイアウトパターン内
に位置決めする。次に位置決めされたセル間の相互接続
の経路を指定する。位置決めと経路指定が終わると、タ
イミング分析ツールを用いてタイミング違反を調べる。
タイミング分析ツールはまず各セルの出力負荷を、その
セルの経路を指定された相互接続と、駆動されるセルの
セル入力負荷に基づいて決定する。各セルの出力負荷
を、セル負荷入力変数を用いてそのセルライブラリ定義
に渡す。駆動されるセルのセル入力負荷はセルのトラン
ジスタ幅入力変数に基づいて変化するので、タイミング
分析ツールは最初に入力負荷の最小値と最大値を決め
る。
【００１３】次に、タイミング分析ツールは各セル内の
トランジスタの最適幅を、そのセルの負荷と、セルの所
定の物理的データの関数として決定する。この最適幅
を、トランジスタ幅入力変数を用いてセルのレイアウト
定義に渡す。セルの出力負荷は駆動されるセルの入力負
荷に従属し、駆動されるセルの入力負荷は駆動されるセ
ルのトランジスタ幅入力変数に従属するので、セルの最
適幅は、トランジスタ幅入力変数と、駆動されるセルの
トランジスタ幅入力変数を繰り返すことにより決定され
る。次にタイミング分析ツールは、逐次要素の間の信号
のタイミングを確認し、タイミング違反が残っているか
どうかを調べる。
トランジスタの最適幅を、そのセルの負荷と、セルの所
定の物理的データの関数として決定する。この最適幅
を、トランジスタ幅入力変数を用いてセルのレイアウト
定義に渡す。セルの出力負荷は駆動されるセルの入力負
荷に従属し、駆動されるセルの入力負荷は駆動されるセ
ルのトランジスタ幅入力変数に従属するので、セルの最
適幅は、トランジスタ幅入力変数と、駆動されるセルの
トランジスタ幅入力変数を繰り返すことにより決定され
る。次にタイミング分析ツールは、逐次要素の間の信号
のタイミングを確認し、タイミング違反が残っているか
どうかを調べる。
【００１４】トランジスタ幅入力変数を用いて特定のセ
ル内のトランジスタの幅を最適にすることにより、タイ
ミング違反を減らしまたは取り除き、また各セルの電力
消費量を最小にする。多数の負荷を持つトランジスタ
は、タイミング分析中に幅を大きくすることにより駆動
能力を高めることができる。駆動能力が大き過ぎるトラ
ンジスタは、幅を小さくすることにより電力消費量を最
小にすることができる。レイアウト設計中にセル毎にト
ランジスタ幅を動的に変更できるので、タイミング違反
がなく電力消費量が最小の集積回路を作るのに必要な、
設計の繰り返し回数を減らすことができる。
ル内のトランジスタの幅を最適にすることにより、タイ
ミング違反を減らしまたは取り除き、また各セルの電力
消費量を最小にする。多数の負荷を持つトランジスタ
は、タイミング分析中に幅を大きくすることにより駆動
能力を高めることができる。駆動能力が大き過ぎるトラ
ンジスタは、幅を小さくすることにより電力消費量を最
小にすることができる。レイアウト設計中にセル毎にト
ランジスタ幅を動的に変更できるので、タイミング違反
がなく電力消費量が最小の集積回路を作るのに必要な、
設計の繰り返し回数を減らすことができる。
【００１５】別の実施態様では、トランジスタ幅を最適
にする前に従来の方法によりタイミング分析を行って、
タイミング違反をすべて取り除く。セルの負荷や位置決
めや経路指定を調整することによりタイミング違反を取
り除いた後、タイミング分析の出力に基づいて駆動能力
が大き過ぎるトランジスタの幅を小さくする。
にする前に従来の方法によりタイミング分析を行って、
タイミング違反をすべて取り除く。セルの負荷や位置決
めや経路指定を調整することによりタイミング違反を取
り除いた後、タイミング分析の出力に基づいて駆動能力
が大き過ぎるトランジスタの幅を小さくする。
【００１６】
【発明の実施の形態】この発明は、集積回路のレイアウ
ト設計中に半導体セルを定義するための、半導体のセル
ライブラリ定義である。セルライブラリ定義にはトラン
ジスタ幅入力変数を含む。この変数によりセル毎に、ま
たはトランジスタ毎にでさえも、レイアウト設計中にセ
ル内のトランジスタの大きさを決めて、タイミング違反
を取り除きまた電力消費量を最小にすることができる。
ト設計中に半導体セルを定義するための、半導体のセル
ライブラリ定義である。セルライブラリ定義にはトラン
ジスタ幅入力変数を含む。この変数によりセル毎に、ま
たはトランジスタ毎にでさえも、レイアウト設計中にセ
ル内のトランジスタの大きさを決めて、タイミング違反
を取り除きまた電力消費量を最小にすることができる。
【００１７】集積回路のレイアウト設計は、論理回路の
概略図またはＨＤＬ仕様を、製作に使えるように集積回
路のレイアウト定義に変換することである。概略図また
はＨＤＬ仕様内の機能要素は、相補対称型の金属酸化物
半導体（ＣＭＯＳ）論理セルライブラリなどの特定のセ
ルライブラリから選択された、１個または複数個のセル
で実現される。
概略図またはＨＤＬ仕様を、製作に使えるように集積回
路のレイアウト定義に変換することである。概略図また
はＨＤＬ仕様内の機能要素は、相補対称型の金属酸化物
半導体（ＣＭＯＳ）論理セルライブラリなどの特定のセ
ルライブラリから選択された、１個または複数個のセル
で実現される。
【００１８】ライブラリ内の各セルは特定の機能ユニッ
トに対応する。機能ユニットは、より複雑な論理機能を
構成する基本的ビルディングブロックである。たとえ
ば、基本的セル機能はＡＮＤ，ＮＡＮＤ、ＯＲ、ＮＯ
Ｒ、インバータ、バッファなどの機能である。各セルは
１個または複数個のトランジスタで形成し、各トランジ
スタをセルのレイアウトパターンで相互に接続して論理
機能を実行させる。
トに対応する。機能ユニットは、より複雑な論理機能を
構成する基本的ビルディングブロックである。たとえ
ば、基本的セル機能はＡＮＤ，ＮＡＮＤ、ＯＲ、ＮＯ
Ｒ、インバータ、バッファなどの機能である。各セルは
１個または複数個のトランジスタで形成し、各トランジ
スタをセルのレイアウトパターンで相互に接続して論理
機能を実行させる。
【００１９】関連するセルライブラリ定義が各セルにあ
り、セルのレイアウト定義とセルの特性を含む。セルの
レイアウト定義は、セルのレイアウトパターンと、セル
内のトランジスタの形状データと、ローカルなセルの経
路指定データを含む。セルの特性は、セルのタイミング
特性と、セルの論理機能のモデルを含む。集積回路のレ
イアウト設計中に、セルライブラリ定義を用いて全体の
集積回路のレイアウト定義を形成し、タイミングと機能
のシミュレーションを行う。
り、セルのレイアウト定義とセルの特性を含む。セルの
レイアウト定義は、セルのレイアウトパターンと、セル
内のトランジスタの形状データと、ローカルなセルの経
路指定データを含む。セルの特性は、セルのタイミング
特性と、セルの論理機能のモデルを含む。集積回路のレ
イアウト設計中に、セルライブラリ定義を用いて全体の
集積回路のレイアウト定義を形成し、タイミングと機能
のシミュレーションを行う。
【００２０】図１は、この発明のセルのレイアウト定義
を持つ、ＣＭＯＳの２入力ＡＮＤゲート用のセルのレイ
アウトパターン図である。ＡＮＤゲートは、２入力ＮＡ
ＮＤゲートの後にインバータを設けた２段階セルであ
る。レイアウトパターン１０は金属層１２・１３・１４
・１５と、拡散層１６・１８と、ポリシリコン層２０・
２２・２４と、コンタクト２６ａ〜２６ｈを備える。金
属層１２は相対的に正の電圧供給レール（ｖｏｌｔａｇ
ｅ ｓｕｐｐｌｙ ｒａｉｌ）Ｖｄｄを形成し、金属層
１３は相対的に負の電圧供給レールＶｓｓを形成する。
層１６はＰ+ 型拡散を、層１８はＮ+ 型拡散を形成す
る。
を持つ、ＣＭＯＳの２入力ＡＮＤゲート用のセルのレイ
アウトパターン図である。ＡＮＤゲートは、２入力ＮＡ
ＮＤゲートの後にインバータを設けた２段階セルであ
る。レイアウトパターン１０は金属層１２・１３・１４
・１５と、拡散層１６・１８と、ポリシリコン層２０・
２２・２４と、コンタクト２６ａ〜２６ｈを備える。金
属層１２は相対的に正の電圧供給レール（ｖｏｌｔａｇ
ｅ ｓｕｐｐｌｙ ｒａｉｌ）Ｖｄｄを形成し、金属層
１３は相対的に負の電圧供給レールＶｓｓを形成する。
層１６はＰ+ 型拡散を、層１８はＮ+ 型拡散を形成す
る。
【００２１】拡散層１６と１８の上に６個のトランジス
タ、すなわちｐチャンネルトランジスタ３２・３４・３
６とｎチャンネルトランジスタ３８・４０・４２、を形
成する。各トランジスタのゲートは、ポリシリコン層２
０・２２・２４が拡散層１６・１８と重なる領域で形成
する。ゲートの幅（重なりの大きさ）は各トランジスタ
の駆動能力を決定する。図１に示す実施態様では、トラ
ンジスタ３２・３４・３６の幅は５０で、トランジスタ
３８・４０・４２の幅は５２である。
タ、すなわちｐチャンネルトランジスタ３２・３４・３
６とｎチャンネルトランジスタ３８・４０・４２、を形
成する。各トランジスタのゲートは、ポリシリコン層２
０・２２・２４が拡散層１６・１８と重なる領域で形成
する。ゲートの幅（重なりの大きさ）は各トランジスタ
の駆動能力を決定する。図１に示す実施態様では、トラ
ンジスタ３２・３４・３６の幅は５０で、トランジスタ
３８・４０・４２の幅は５２である。
【００２２】ポリシリコン層２０と２２は２入力ＡＮＤ
ゲートの入力端子を形成し、金属層１４は出力端子を形
成する。トランジスタ３２・３４・３８・４０は内部の
トランジスタで、セルの第１段階の２入力ＮＡＮＤ機能
を実行する。またトランジスタ３６・４２は出力ドライ
バで、セルの第２段階のインバータ機能を実行する。
ゲートの入力端子を形成し、金属層１４は出力端子を形
成する。トランジスタ３２・３４・３８・４０は内部の
トランジスタで、セルの第１段階の２入力ＮＡＮＤ機能
を実行する。またトランジスタ３６・４２は出力ドライ
バで、セルの第２段階のインバータ機能を実行する。
【００２３】コンタクト２６ａ−２６ｈはセル内の各層
間の接続を示す。金属層１２はコンタクト２６ａと２６
ｂにより拡散層１６に接続する。金属層１３はコンタク
ト２６ｃにより拡散層１８に接続する。金属層１４はコ
ンタクト２６ｄにより拡散層１６に接続し、コンタクト
２６ｅにより拡散層１８に接続する。金属層１５はコン
タクト２６ｆにより拡散層１６に、コンタクト２６ｇに
よりポリシリコン層２４に、コンタクト２６ｈにより拡
散層１８に接続する。トランジスタ３２・３４・３６・
３８・４０・４２のこの配置と相互接続により、２入力
ＡＮＤゲートを形成する。
間の接続を示す。金属層１２はコンタクト２６ａと２６
ｂにより拡散層１６に接続する。金属層１３はコンタク
ト２６ｃにより拡散層１８に接続する。金属層１４はコ
ンタクト２６ｄにより拡散層１６に接続し、コンタクト
２６ｅにより拡散層１８に接続する。金属層１５はコン
タクト２６ｆにより拡散層１６に、コンタクト２６ｇに
よりポリシリコン層２４に、コンタクト２６ｈにより拡
散層１８に接続する。トランジスタ３２・３４・３６・
３８・４０・４２のこの配置と相互接続により、２入力
ＡＮＤゲートを形成する。
【００２４】レイアウトパターン１０を用いて、２入力
ＡＮＤゲートの半導体のセルライブラリ定義を形成す
る。この発明では、セルライブラリ定義はセル負荷入力
変数とトランジスタ幅入力変数を含む。図１に示す実施
態様では、各セルトランジスタの幅は最小であり、した
がって駆動強さは最小である。大きさ設定窓６０は、拡
散層１６を拡張して出力トランジスタ３６の幅を大きく
することにより、駆動強さを増やすことのできる区域を
示す。窓６２は、拡散層１８を拡張して出力トランジス
タ４２を大きくすることのできる区域を示す。出力トラ
ンジスタの窓の大きさは、特定のセルライブラリと矛盾
しない、レイアウトの構造的制約により決まる。
ＡＮＤゲートの半導体のセルライブラリ定義を形成す
る。この発明では、セルライブラリ定義はセル負荷入力
変数とトランジスタ幅入力変数を含む。図１に示す実施
態様では、各セルトランジスタの幅は最小であり、した
がって駆動強さは最小である。大きさ設定窓６０は、拡
散層１６を拡張して出力トランジスタ３６の幅を大きく
することにより、駆動強さを増やすことのできる区域を
示す。窓６２は、拡散層１８を拡張して出力トランジス
タ４２を大きくすることのできる区域を示す。出力トラ
ンジスタの窓の大きさは、特定のセルライブラリと矛盾
しない、レイアウトの構造的制約により決まる。
【００２５】窓６４は、拡散層１６を拡張して内部のセ
ルのトランジスタ３２と３４を大きくすることのできる
区域を示す。窓６６は、拡散層１８を拡張して内部のセ
ルトランジスタ３８と４０を大きくすることのできる区
域を示す。いくつかの要因により、セル内の非出力トラ
ンジスタの窓の大きさが決まる。いくつかの要因とは、
トランジスタの負荷や、セル内のトランジスタのレイア
ウトや、トランジスタ間の相互接続や、セルの機能や、
セルのその他の物理的データなどである。
ルのトランジスタ３２と３４を大きくすることのできる
区域を示す。窓６６は、拡散層１８を拡張して内部のセ
ルトランジスタ３８と４０を大きくすることのできる区
域を示す。いくつかの要因により、セル内の非出力トラ
ンジスタの窓の大きさが決まる。いくつかの要因とは、
トランジスタの負荷や、セル内のトランジスタのレイア
ウトや、トランジスタ間の相互接続や、セルの機能や、
セルのその他の物理的データなどである。
【００２６】トランジスタ３６と４２は出力トランジス
タであってかなり大きい駆動強さを必要とするので、窓
６０と６２は、内部のトランジスタ３２・３４・３８・
４０の窓６４と６６に比べて大きい。これにより、出力
トランジスタ３６と４２の幅は、必要があれば大きな負
荷を駆動できるように大きくすることができる。またト
ランジスタ３２・３４・３８・４０の幅は、トランジス
タ３６と４２が発生する変動負荷を駆動するのにほぼ最
適の大きさにすることができる。
タであってかなり大きい駆動強さを必要とするので、窓
６０と６２は、内部のトランジスタ３２・３４・３８・
４０の窓６４と６６に比べて大きい。これにより、出力
トランジスタ３６と４２の幅は、必要があれば大きな負
荷を駆動できるように大きくすることができる。またト
ランジスタ３２・３４・３８・４０の幅は、トランジス
タ３６と４２が発生する変動負荷を駆動するのにほぼ最
適の大きさにすることができる。
【００２７】トランジスタ幅入力変数は、窓６０・６２
・６４・６６に対するトランジスタの幅を決定する。ト
ランジスタ幅入力変数は、窓の大きさの係数（０から
１．０）または百分率（０％から１００％）でよい。ま
たは、トランジスタ幅入力変数は特定の幅を表す値でも
よい。
・６４・６６に対するトランジスタの幅を決定する。ト
ランジスタ幅入力変数は、窓の大きさの係数（０から
１．０）または百分率（０％から１００％）でよい。ま
たは、トランジスタ幅入力変数は特定の幅を表す値でも
よい。
【００２８】一実施態様では、１つのトランジスタ幅入
力変数により、特定の出力に関連するすべてのトランジ
スタの大きさが決まる。ただし、各トランジスタの大き
さは異なってよい。トランジスタ間の相対的な大きさ
は、上に述べたセルの特性の関数である。たとえばｐチ
ャンネル出力トランジスタ３６用の窓６０は、ｎチャン
ネル出力トランジスタ４２用の窓６２より大きい。ＣＭ
ＯＳ論理では、ｐチャンネルトランジスタとｎチャンネ
ルトランジスタの実際のプルアップ抵抗とプルダウン抵
抗は異なってよい。このため、特定のセルの出力の立ち
上がり時間および立ち下がり時間特性はそれぞれ異な
る。ｐチャンネルトランジスタとｎチャンネルトランジ
スタの幅を１入力変数の関数として独立に変えることに
より、セルの立ち上がり時間と立ち下がり時間を一致さ
せることができる。
力変数により、特定の出力に関連するすべてのトランジ
スタの大きさが決まる。ただし、各トランジスタの大き
さは異なってよい。トランジスタ間の相対的な大きさ
は、上に述べたセルの特性の関数である。たとえばｐチ
ャンネル出力トランジスタ３６用の窓６０は、ｎチャン
ネル出力トランジスタ４２用の窓６２より大きい。ＣＭ
ＯＳ論理では、ｐチャンネルトランジスタとｎチャンネ
ルトランジスタの実際のプルアップ抵抗とプルダウン抵
抗は異なってよい。このため、特定のセルの出力の立ち
上がり時間および立ち下がり時間特性はそれぞれ異な
る。ｐチャンネルトランジスタとｎチャンネルトランジ
スタの幅を１入力変数の関数として独立に変えることに
より、セルの立ち上がり時間と立ち下がり時間を一致さ
せることができる。
【００２９】内部のトランジスタについては、トランジ
スタの幅は出力トランジスタの幅の関数でもよい。別の
論理で、各トランジスタ段階が連続したｐチャンネルト
ランジスタとｎチャンネルトランジスタの対で形成され
るインバータを含む場合は、ある段階のｐチャンネルト
ランジスタの窓係数は、次の段階のｎチャンネルトラン
ジスタの窓係数と一致することが好ましい。同様に、あ
る段階のｎチャンネルトランジスタの窓係数は、次の段
階のｐチャンネルトランジスタの窓係数と一致すること
が好ましい。図１では、内部のｎチャンネルトランジス
タ３８と４０の大きさは、ｐチャンネル出力トランジス
タ３６と同じ窓係数を用いて決める。内部のｐチャンネ
ルトランジスタ３２と３４の大きさは、ｎチャンネル出
力トランジスタ４２と同じ窓係数を用いて決める。
スタの幅は出力トランジスタの幅の関数でもよい。別の
論理で、各トランジスタ段階が連続したｐチャンネルト
ランジスタとｎチャンネルトランジスタの対で形成され
るインバータを含む場合は、ある段階のｐチャンネルト
ランジスタの窓係数は、次の段階のｎチャンネルトラン
ジスタの窓係数と一致することが好ましい。同様に、あ
る段階のｎチャンネルトランジスタの窓係数は、次の段
階のｐチャンネルトランジスタの窓係数と一致すること
が好ましい。図１では、内部のｎチャンネルトランジス
タ３８と４０の大きさは、ｐチャンネル出力トランジス
タ３６と同じ窓係数を用いて決める。内部のｐチャンネ
ルトランジスタ３２と３４の大きさは、ｎチャンネル出
力トランジスタ４２と同じ窓係数を用いて決める。
【００３０】しかし、セルトランジスタの相対的な大き
さを他の関係により決めることもできる。セルトランジ
スタは、自身の入力変数によって独自に大きさを決める
こともできる。２個以上の出力を持つセルでは、セルの
レイアウト定義は各出力毎に１つのトランジスタ幅入力
変数を持ち、これによりその出力に関するトランジスタ
の幅を決定することができる。窓係数を設定した後、セ
ルの伝播遅れをセル内のトランジスタの幅の関数とし
て、選択された窓係数に従って計算することができる。
さを他の関係により決めることもできる。セルトランジ
スタは、自身の入力変数によって独自に大きさを決める
こともできる。２個以上の出力を持つセルでは、セルの
レイアウト定義は各出力毎に１つのトランジスタ幅入力
変数を持ち、これによりその出力に関するトランジスタ
の幅を決定することができる。窓係数を設定した後、セ
ルの伝播遅れをセル内のトランジスタの幅の関数とし
て、選択された窓係数に従って計算することができる。
【００３１】図２は図１と同様なセルのレイアウトパタ
ーンの図であるが、各トランジスタの大きさは、窓６０
・６２・６４・６６で示す最大幅の５０％（係数０．
５）である。図２の図１と同じ要素には同じ番号を用い
ている。図２では、Ｐチャンネル拡散層１６とポリシリ
コン層２０・２２・２４を拡張して、トランジスタ３２
・３４・３６の幅を大きくしている。ここではトランジ
スタ３２と３４の幅は７０で、トランジスタ３６の幅は
７２である。またＮチャンネル拡散層１８とポリシリコ
ン層２０・２２・２４を拡張して、トランジスタ３８・
４０・４２の幅を大きくしている。ここではトランジス
タ３８と４０の幅は７４で、トランジスタ４２の幅は７
６である。
ーンの図であるが、各トランジスタの大きさは、窓６０
・６２・６４・６６で示す最大幅の５０％（係数０．
５）である。図２の図１と同じ要素には同じ番号を用い
ている。図２では、Ｐチャンネル拡散層１６とポリシリ
コン層２０・２２・２４を拡張して、トランジスタ３２
・３４・３６の幅を大きくしている。ここではトランジ
スタ３２と３４の幅は７０で、トランジスタ３６の幅は
７２である。またＮチャンネル拡散層１８とポリシリコ
ン層２０・２２・２４を拡張して、トランジスタ３８・
４０・４２の幅を大きくしている。ここではトランジス
タ３８と４０の幅は７４で、トランジスタ４２の幅は７
６である。
【００３２】図３は図１および図２と同様なセルのレイ
アウトパターンの図であるが、各トランジスタの大きさ
は、窓６０・６２・６４・６６で示す最大幅の１００％
（係数１．０）である。Ｐチャンネル拡散層１６を窓６
０と６４の上に拡張しており、トランジスタ３２と３４
の幅は８２であり、トランジスタ３６の幅は８４であ
る。またＮチャンネル拡散層１８を窓６２と６６の上に
拡張しており、トランジスタ３８と４０の幅は８６であ
り、トランジスタ４２の幅は８８である。
アウトパターンの図であるが、各トランジスタの大きさ
は、窓６０・６２・６４・６６で示す最大幅の１００％
（係数１．０）である。Ｐチャンネル拡散層１６を窓６
０と６４の上に拡張しており、トランジスタ３２と３４
の幅は８２であり、トランジスタ３６の幅は８４であ
る。またＮチャンネル拡散層１８を窓６２と６６の上に
拡張しており、トランジスタ３８と４０の幅は８６であ
り、トランジスタ４２の幅は８８である。
【００３３】図１〜図３に示すように、レイアウト設計
中にトランジスタ幅入力変数を用いてトランジスタの幅
をセル毎に動的に変えることができるが、セルの大きさ
は一定なので集積回路レベルのレイアウトには影響を与
えない。特定のセル用の窓係数は、駆動能力を増やすよ
うにまたはそのセルの電力消費量を最小にするように、
選択することができる。駆動能力が大き過ぎるセルの電
力消費量を最小にするには、そのセルの窓係数を小さく
すれば幅すなわち容量が小さくなり、スイッチイング電
力を小さくすることができる。このようにして、集積回
路の各セルについてレイアウト設計中にトランジスタの
大きさを最適にすることにより、十分な駆動能力を与え
ると同時に、集積回路の全電力消費量を最小にすること
ができる。
中にトランジスタ幅入力変数を用いてトランジスタの幅
をセル毎に動的に変えることができるが、セルの大きさ
は一定なので集積回路レベルのレイアウトには影響を与
えない。特定のセル用の窓係数は、駆動能力を増やすよ
うにまたはそのセルの電力消費量を最小にするように、
選択することができる。駆動能力が大き過ぎるセルの電
力消費量を最小にするには、そのセルの窓係数を小さく
すれば幅すなわち容量が小さくなり、スイッチイング電
力を小さくすることができる。このようにして、集積回
路の各セルについてレイアウト設計中にトランジスタの
大きさを最適にすることにより、十分な駆動能力を与え
ると同時に、集積回路の全電力消費量を最小にすること
ができる。
【００３４】図４は、この発明のＣＭＯＳの２入力ＡＮ
Ｄゲートセルの伝播遅れを、トランジスタ幅入力変数
（窓係数として）とセルの出力負荷の関数として示す。
曲線１００は、窓係数が０から１．０までの、１出力負
荷の場合の伝播遅れを表す。曲線１０２は２出力負荷の
場合の伝播遅れを表す。曲線１０４は４出力負荷の場合
の伝播遅れを表す。曲線１０６は８出力負荷の場合の伝
播遅れを表す。最後に曲線１０８は１６出力負荷の場合
の伝播遅れを表す。各曲線は、出力負荷の数と、内部の
セルの形状と、セル内のトランジスタのレイアウトと、
トランジスタ間の相互接続の経路指定と、セルのその他
の物理的データの、複雑な関数である。
Ｄゲートセルの伝播遅れを、トランジスタ幅入力変数
（窓係数として）とセルの出力負荷の関数として示す。
曲線１００は、窓係数が０から１．０までの、１出力負
荷の場合の伝播遅れを表す。曲線１０２は２出力負荷の
場合の伝播遅れを表す。曲線１０４は４出力負荷の場合
の伝播遅れを表す。曲線１０６は８出力負荷の場合の伝
播遅れを表す。最後に曲線１０８は１６出力負荷の場合
の伝播遅れを表す。各曲線は、出力負荷の数と、内部の
セルの形状と、セル内のトランジスタのレイアウトと、
トランジスタ間の相互接続の経路指定と、セルのその他
の物理的データの、複雑な関数である。
【００３５】図４に示すように、セルの窓係数すなわち
駆動能力が大きくなるに従って、出力負荷の数の大きい
セルの伝播遅れは非常に小さくなる。負荷の数の小さい
セルの駆動能力が大き過ぎる場合は、窓係数をかなり小
さくしても伝播遅れは余り大きくならない。
駆動能力が大きくなるに従って、出力負荷の数の大きい
セルの伝播遅れは非常に小さくなる。負荷の数の小さい
セルの駆動能力が大き過ぎる場合は、窓係数をかなり小
さくしても伝播遅れは余り大きくならない。
【００３６】図４に示す情報をセルライブラリ定義に入
れて、セルの伝播遅れを決定しまた適切な窓係数を選択
する一助とする。一実施態様では、窓係数とセルの出力
負荷という２入力変数を持つ数式の形で伝播遅れを表
す。別の実施態様では、負荷の数毎に別の数式があり、
各式の窓係数入力変数は１つである。数式は、よく知ら
れている曲線当てはめ法により決定することができる。
れて、セルの伝播遅れを決定しまた適切な窓係数を選択
する一助とする。一実施態様では、窓係数とセルの出力
負荷という２入力変数を持つ数式の形で伝播遅れを表
す。別の実施態様では、負荷の数毎に別の数式があり、
各式の窓係数入力変数は１つである。数式は、よく知ら
れている曲線当てはめ法により決定することができる。
【００３７】更に別の実施態様では、所定の窓係数と出
力負荷のマトリクスの形で伝播遅れを表す。窓係数と出
力負荷の選択された数に対するだけの伝播遅れをマトリ
クス内に記憶する。マトリクス内の２つのデータ点の間
の窓係数、たとえば図４の０．２５という窓係数、に対
する伝播遅れは、マトリクス内の近くのデータ点から線
形内挿により決定する。同様に、マトリクス内の２つの
データ点の間の出力負荷、たとえば図４で出力負荷が３
の場合、に対する伝播遅れは、隣の曲線、たとえば曲線
１０２と１０４、のデータ点から線形内挿により決定す
る。中間のデータ点を決める他の方法をこの発明で用い
てもよい。
力負荷のマトリクスの形で伝播遅れを表す。窓係数と出
力負荷の選択された数に対するだけの伝播遅れをマトリ
クス内に記憶する。マトリクス内の２つのデータ点の間
の窓係数、たとえば図４の０．２５という窓係数、に対
する伝播遅れは、マトリクス内の近くのデータ点から線
形内挿により決定する。同様に、マトリクス内の２つの
データ点の間の出力負荷、たとえば図４で出力負荷が３
の場合、に対する伝播遅れは、隣の曲線、たとえば曲線
１０２と１０４、のデータ点から線形内挿により決定す
る。中間のデータ点を決める他の方法をこの発明で用い
てもよい。
【００３８】図５は、この発明の一実施態様におけるレ
イアウト設計の流れ図である。レイアウト設計はステッ
プ１１０〜１２８を含む。レイアウト設計の第１ステッ
プはセルライブラリを準備することである。セルライブ
ラリは一般に集積回路の製造者が準備する。上に述べた
ように、セルライブラリ内の各セルはセルライブラリ定
義を持ち、これにはそのセルに関連する物理的データと
タイミング特性を含み、またトランジスタ幅入力変数と
セル負荷入力変数を含む。
イアウト設計の流れ図である。レイアウト設計はステッ
プ１１０〜１２８を含む。レイアウト設計の第１ステッ
プはセルライブラリを準備することである。セルライブ
ラリは一般に集積回路の製造者が準備する。上に述べた
ように、セルライブラリ内の各セルはセルライブラリ定
義を持ち、これにはそのセルに関連する物理的データと
タイミング特性を含み、またトランジスタ幅入力変数と
セル負荷入力変数を含む。
【００３９】ステップ１１２で、論理設計者は概略図ま
たはＨＤＬ仕様を準備し、特定の論理機能を実行するよ
う機能要素を相互に接続する。概略図またはＨＤＬ仕様
が完成すると一連のコンピュータ支援設計ツールに送
る。ステップ１１４以降で、この設計ツールは設計者が
概略図またはＨＤＬ仕様を、製作できる半導体集積回路
のレイアウト定義に変換するのを支援する。ステップ１
１４でまず概略図またはＨＤＬ仕様を統合して、ステッ
プ１１０で定義したセルライブラリのセルにする。各セ
ルは、この発明による関連したセルライブラリ定義を持
つ。
たはＨＤＬ仕様を準備し、特定の論理機能を実行するよ
う機能要素を相互に接続する。概略図またはＨＤＬ仕様
が完成すると一連のコンピュータ支援設計ツールに送
る。ステップ１１４以降で、この設計ツールは設計者が
概略図またはＨＤＬ仕様を、製作できる半導体集積回路
のレイアウト定義に変換するのを支援する。ステップ１
１４でまず概略図またはＨＤＬ仕様を統合して、ステッ
プ１１０で定義したセルライブラリのセルにする。各セ
ルは、この発明による関連したセルライブラリ定義を持
つ。
【００４０】ステップ１１６で、設計ツールは選択され
たセルのネットリストとセル間の相互接続を作る。ステ
ップ１１８で、選択されたセルを特定の位置に配置して
位置決めし、その集積回路用のレイアウトパターンを形
成する。選択されたセルをすべて位置決めした後、ステ
ップ１２０で、所定の経路指定層に沿ってセル間の相互
接続の経路を指定する。
たセルのネットリストとセル間の相互接続を作る。ステ
ップ１１８で、選択されたセルを特定の位置に配置して
位置決めし、その集積回路用のレイアウトパターンを形
成する。選択されたセルをすべて位置決めした後、ステ
ップ１２０で、所定の経路指定層に沿ってセル間の相互
接続の経路を指定する。
【００４１】ステップ１２２で、タイミング分析ツール
を用いて電気信号路のタイミングデータを生成し、タイ
ミング違反を調べる。タイミング分析ツールはまず各セ
ルの出力負荷を、経路を指定されたそのセルの相互接続
と駆動されるセルの入力負荷に基づいて決定する。駆動
されるセルの入力負荷はそのトランジスタ幅入力変数に
基づいて変わるので、タイミング分析ツールは最初に入
力負荷の最小値と最大値を決めなければならない。出力
負荷を、セル負荷入力変数を用いてセルのレイアウト定
義に渡す。
を用いて電気信号路のタイミングデータを生成し、タイ
ミング違反を調べる。タイミング分析ツールはまず各セ
ルの出力負荷を、経路を指定されたそのセルの相互接続
と駆動されるセルの入力負荷に基づいて決定する。駆動
されるセルの入力負荷はそのトランジスタ幅入力変数に
基づいて変わるので、タイミング分析ツールは最初に入
力負荷の最小値と最大値を決めなければならない。出力
負荷を、セル負荷入力変数を用いてセルのレイアウト定
義に渡す。
【００４２】次にタイミング分析ツールは、そのセルの
負荷と、図１〜図４を参照して説明した内部のセルの物
理的データの関数として、各セル内のトランジスタの最
適幅を決定する。この最適幅を、トランジスタ幅入力変
数を用いて窓係数としてセルのレイアウト定義に渡す。
出力負荷は駆動されるセルの入力負荷に従属し、この入
力負荷は更にそのトランジスタ幅入力変数に従属するの
で、最適幅は、そのトランジスタ幅入力変数と、駆動さ
れるセルのトランジスタ幅入力変数を繰り返すことによ
り決定される。
負荷と、図１〜図４を参照して説明した内部のセルの物
理的データの関数として、各セル内のトランジスタの最
適幅を決定する。この最適幅を、トランジスタ幅入力変
数を用いて窓係数としてセルのレイアウト定義に渡す。
出力負荷は駆動されるセルの入力負荷に従属し、この入
力負荷は更にそのトランジスタ幅入力変数に従属するの
で、最適幅は、そのトランジスタ幅入力変数と、駆動さ
れるセルのトランジスタ幅入力変数を繰り返すことによ
り決定される。
【００４３】次にタイミング分析ツールは、逐次要素の
間と、逐次要素と回路の入力／出力端子の間の信号路の
タイミングを確認する。逐次要素とは、クロック信号で
ラッチされまたはクロックされる要素である。タイミン
グデータは、信号がクロック信号に対して１つの逐次要
素から次へ進むのに要する時間である。タイミング違反
は、ある信号が適当なクロックサイクルの間に目的の逐
次要素に到達しないときに起こる。
間と、逐次要素と回路の入力／出力端子の間の信号路の
タイミングを確認する。逐次要素とは、クロック信号で
ラッチされまたはクロックされる要素である。タイミン
グデータは、信号がクロック信号に対して１つの逐次要
素から次へ進むのに要する時間である。タイミング違反
は、ある信号が適当なクロックサイクルの間に目的の逐
次要素に到達しないときに起こる。
【００４４】タイミング分析ツールは、トランジスタ幅
入力変数を用いて特定のセル内のトランジスタの幅を最
適にすることにより、タイミング違反を減らしまたは取
り除き、また各セルの電力消費量を最小にする。多数の
負荷を持つトランジスタは、タイミング分析中に幅を大
きくすることにより駆動能力を高めることができる。駆
動能力が大き過ぎるトランジスタは、幅を小さくするこ
とにより電力消費量を最小にすることができる。
入力変数を用いて特定のセル内のトランジスタの幅を最
適にすることにより、タイミング違反を減らしまたは取
り除き、また各セルの電力消費量を最小にする。多数の
負荷を持つトランジスタは、タイミング分析中に幅を大
きくすることにより駆動能力を高めることができる。駆
動能力が大き過ぎるトランジスタは、幅を小さくするこ
とにより電力消費量を最小にすることができる。
【００４５】各セル内のトランジスタの最適幅の決定は
多くの方法で行うことができる。たとえば、タイミング
分析ツールは繰り返し法を用いる。この場合タイミング
分析は、最初はトランジスタの大きさを決定する窓係数
として一組のデフォルト値を用いて行う。この結果に基
づいて、各セルの窓係数を独立に調整してタイミング違
反を取り除き、または電力消費量を最小にすることがで
きる。トランジスタの大きさを決定する窓係数を１回ま
たは数回繰り返して、各セルの窓係数を更に最適にする
ことができる。
多くの方法で行うことができる。たとえば、タイミング
分析ツールは繰り返し法を用いる。この場合タイミング
分析は、最初はトランジスタの大きさを決定する窓係数
として一組のデフォルト値を用いて行う。この結果に基
づいて、各セルの窓係数を独立に調整してタイミング違
反を取り除き、または電力消費量を最小にすることがで
きる。トランジスタの大きさを決定する窓係数を１回ま
たは数回繰り返して、各セルの窓係数を更に最適にする
ことができる。
【００４６】レイアウト設計中にトランジスタ幅をセル
毎に動的に変えることができるので、タイミング違反が
なく電力消費量が最小の集積回路を作るのに必要な設計
の繰り返し回数が少なくてすむ。論理設計者は、概略図
に戻って高いまたは低い駆動能力を持つ別のセルを選択
する必要がなくなる。また、全部ではないにしてもほと
んどの、位置決め誤りまたは経路指定誤りによるタイミ
ング違反を、この発明のトランジスタの大きさの決定中
に取り除くことができる。
毎に動的に変えることができるので、タイミング違反が
なく電力消費量が最小の集積回路を作るのに必要な設計
の繰り返し回数が少なくてすむ。論理設計者は、概略図
に戻って高いまたは低い駆動能力を持つ別のセルを選択
する必要がなくなる。また、全部ではないにしてもほと
んどの、位置決め誤りまたは経路指定誤りによるタイミ
ング違反を、この発明のトランジスタの大きさの決定中
に取り除くことができる。
【００４７】ステップ１２４で、トランジスタの大きさ
の決定中に訂正されていないタイミング違反があるとき
は、論理設計者は、ステップ１１２で概略図またはＨＤ
Ｌ仕様を変更し、ステップ１１４で論理の統合を更新
し、ステップ１１８でセルの位置決めを変更し、ステッ
プ１２０で経路指定を変更することができる。
の決定中に訂正されていないタイミング違反があるとき
は、論理設計者は、ステップ１１２で概略図またはＨＤ
Ｌ仕様を変更し、ステップ１１４で論理の統合を更新
し、ステップ１１８でセルの位置決めを変更し、ステッ
プ１２０で経路指定を変更することができる。
【００４８】タイミング違反をすべて訂正した後、ステ
ップ１２６で集積回路のレイアウト定義を準備する。こ
れは選択されたセルのネットリストと、セル間の相互接
続を含む。この定義は更に、セルの位置決めデータと、
セル間の相互接続用の経路指定データと、セルのレイア
ウト定義を含む。セルのレイアウト定義は、相互接続さ
れたトランジスタのレイアウトパターンと、ローカルの
セル経路指定データと、相互接続されたトランジスタの
形状データを含む。上に説明したように、形状データは
選択されたトランジスタの大きさを決定する窓係数の関
数である。次にステップ１２８で、集積回路のレイアウ
ト定義を用いて集積回路を製作する。
ップ１２６で集積回路のレイアウト定義を準備する。こ
れは選択されたセルのネットリストと、セル間の相互接
続を含む。この定義は更に、セルの位置決めデータと、
セル間の相互接続用の経路指定データと、セルのレイア
ウト定義を含む。セルのレイアウト定義は、相互接続さ
れたトランジスタのレイアウトパターンと、ローカルの
セル経路指定データと、相互接続されたトランジスタの
形状データを含む。上に説明したように、形状データは
選択されたトランジスタの大きさを決定する窓係数の関
数である。次にステップ１２８で、集積回路のレイアウ
ト定義を用いて集積回路を製作する。
【００４９】図６は、この発明の別の実施態様のレイア
ウト設計の流れ図である。図６に示すレイアウト設計は
ステップ１３０〜１５２を含む。ステップ１３０で、こ
の発明のセルライブラリを準備する。ステップ１３２
で、窓係数の省略時値をセル毎に選択する。この窓係数
を用いて、最初の形状データと、セル毎の伝播遅れを決
定する。図５に示すレイアウト設計と同様に、ステップ
１３４で論理設計者は概略図またはＨＤＬ仕様を準備
し、ステップ１３６でこれを統合してセルライブラリか
らのセルにする。ステップ１３８で、選択されたセルと
セル間の相互接続のネットリストを準備する。ステップ
１４０で、集積回路のレイアウトパターン上の特定の場
所に各セルの位置を決める。ステップ１４２で、個々の
セル間の相互接続の経路を指定する。
ウト設計の流れ図である。図６に示すレイアウト設計は
ステップ１３０〜１５２を含む。ステップ１３０で、こ
の発明のセルライブラリを準備する。ステップ１３２
で、窓係数の省略時値をセル毎に選択する。この窓係数
を用いて、最初の形状データと、セル毎の伝播遅れを決
定する。図５に示すレイアウト設計と同様に、ステップ
１３４で論理設計者は概略図またはＨＤＬ仕様を準備
し、ステップ１３６でこれを統合してセルライブラリか
らのセルにする。ステップ１３８で、選択されたセルと
セル間の相互接続のネットリストを準備する。ステップ
１４０で、集積回路のレイアウトパターン上の特定の場
所に各セルの位置を決める。ステップ１４２で、個々の
セル間の相互接続の経路を指定する。
【００５０】位置決めと経路指定が終わると、ステップ
１４４でタイミング分析を行ってタイミング違反を調べ
る。タイミング分析ツールは各セルの出力負荷を決定
し、各信号路のタイミングデータを生成し、タイミング
違反があるかどうか調べる。ステップ１４６でタイミン
グ違反があれば、ステップ１３４で概略図またはＨＤＬ
仕様を変更し、ステップ１３６で論理の統合を更新し、
ステップ１４０でセルの位置決めを調整し、ステップ１
４２で経路を調整することにより違反を訂正する。
１４４でタイミング分析を行ってタイミング違反を調べ
る。タイミング分析ツールは各セルの出力負荷を決定
し、各信号路のタイミングデータを生成し、タイミング
違反があるかどうか調べる。ステップ１４６でタイミン
グ違反があれば、ステップ１３４で概略図またはＨＤＬ
仕様を変更し、ステップ１３６で論理の統合を更新し、
ステップ１４０でセルの位置決めを調整し、ステップ１
４２で経路を調整することにより違反を訂正する。
【００５１】タイミング違反をすべて取り除いた後、ス
テップ１４８で、タイミング分析ツールが生成したタイ
ミングデータに従って各セルの窓係数を調整して、各セ
ル内のトランジスタの大きさを最適にする。ステップ１
５０で全体の集積回路のレイアウト定義を生成し、ステ
ップ１５２でこれを用いて集積回路を製作する。
テップ１４８で、タイミング分析ツールが生成したタイ
ミングデータに従って各セルの窓係数を調整して、各セ
ル内のトランジスタの大きさを最適にする。ステップ１
５０で全体の集積回路のレイアウト定義を生成し、ステ
ップ１５２でこれを用いて集積回路を製作する。
【００５２】図６に示すレイアウト設計の利点は、論理
を統合し、セルの位置を決め、相互接続の経路を指定
し、タイミングを分析するステップを実行するのに従来
のコンピュータ支援設計ツールを用いることができるこ
とである。最初のセルの特性は窓係数のデフォルト値で
決定する。その後は、従来の設計ツールは窓係数を無視
する。タイミング違反を取り除いた後、カストマイズさ
れた設計ツールを用いて窓係数を調整して、トランジス
タの大きさをセル毎に最適にすることができる。
を統合し、セルの位置を決め、相互接続の経路を指定
し、タイミングを分析するステップを実行するのに従来
のコンピュータ支援設計ツールを用いることができるこ
とである。最初のセルの特性は窓係数のデフォルト値で
決定する。その後は、従来の設計ツールは窓係数を無視
する。タイミング違反を取り除いた後、カストマイズさ
れた設計ツールを用いて窓係数を調整して、トランジス
タの大きさをセル毎に最適にすることができる。
【００５３】図６に示すレイアウト設計の欠点は、タイ
ミング分析中に窓係数を調整してタイミング違反を訂正
することができないことである。このためタイミング違
反を取り除くのに要する時間と労力は増えるが、トラン
ジスタ幅が可変のセルのレイアウト定義を従来のコンピ
ュータ支援設計ツールで行うことができる。図５に示す
レイアウト設計では、トランジスタ幅入力変数を使うに
は、コンピュータ支援設計ツールをカストマイズしなけ
ればならない。
ミング分析中に窓係数を調整してタイミング違反を訂正
することができないことである。このためタイミング違
反を取り除くのに要する時間と労力は増えるが、トラン
ジスタ幅が可変のセルのレイアウト定義を従来のコンピ
ュータ支援設計ツールで行うことができる。図５に示す
レイアウト設計では、トランジスタ幅入力変数を使うに
は、コンピュータ支援設計ツールをカストマイズしなけ
ればならない。
【００５４】好ましい実施態様を参照してこの発明を説
明したが、当業者は、この発明の精神と範囲から逸れる
ことなく形式や詳細を変更できることが理解できよう。
たとえば、図５と図６に示すステップの配列と順序は変
えられないものではない。上に説明したレイアウト設計
は、特定の応用に合うように多くの方法で調整すること
ができる。入力変数とセル当たりの入力変数の数に基づ
いてセル内の個々のトランジスタの大きさを決める方法
は、応用によって変えることができる。上に説明した実
施態様は単なる例である。また上に説明したセルライブ
ラリ定義とその方法は、ＣＭＯＳ論理以外の技術にも適
用できるものである。
明したが、当業者は、この発明の精神と範囲から逸れる
ことなく形式や詳細を変更できることが理解できよう。
たとえば、図５と図６に示すステップの配列と順序は変
えられないものではない。上に説明したレイアウト設計
は、特定の応用に合うように多くの方法で調整すること
ができる。入力変数とセル当たりの入力変数の数に基づ
いてセル内の個々のトランジスタの大きさを決める方法
は、応用によって変えることができる。上に説明した実
施態様は単なる例である。また上に説明したセルライブ
ラリ定義とその方法は、ＣＭＯＳ論理以外の技術にも適
用できるものである。
【図１】この発明に従って、駆動強さを最小にするよう
に決めた大きさのトランジスタを備える、２入力ＡＮＤ
ゲート用のレイアウトパターンの図。
に決めた大きさのトランジスタを備える、２入力ＡＮＤ
ゲート用のレイアウトパターンの図。
【図２】この発明に従って、駆動強さを５０％にするよ
うに決めた大きさのトランジスタを備える、２入力ＡＮ
Ｄゲート用のレイアウトパターンの図。
うに決めた大きさのトランジスタを備える、２入力ＡＮ
Ｄゲート用のレイアウトパターンの図。
【図３】この発明に従って、駆動強さを最大にするよう
に決めた大きさのトランジスタを備える、２入力ＡＮＤ
ゲート用のレイアウトパターンの図。
に決めた大きさのトランジスタを備える、２入力ＡＮＤ
ゲート用のレイアウトパターンの図。
【図４】伝播遅れを、出力負荷とトランジスタの大きさ
の関数として示すグラフ。
の関数として示すグラフ。
【図５】この発明の一実施態様におけるレイアウト設計
の流れ図。
の流れ図。
【図６】この発明の別の実施態様におけるレイアウト設
計の流れ図。
計の流れ図。
１０ レイアウトパターン １２，１３，１４，１５ 金属層 １６ Ｐ型拡散層 １８ Ｎ型拡散層 ２０，２２，２４ ポリシリコン層 ２６ａ−２６ｈ コンタクト ３２，３４，３６ ｐチャンネルトランジスタ ３８，４０，４２ ｎチャンネルトランジスタ ６０，６２，６４，６６ トランジスタの大きさ設定窓
【手続補正書】
【提出日】平成８年８月２日
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (15)
- 【請求項１】 集積回路のレイアウト設計中に半導体セ
ルを定義するための半導体セルライブラリ定義であっ
て、 相互接続されたトランジスタのセルのレイアウトパター
ンと、 トランジスタ幅入力変数と、 セル負荷入力変数と、 少なくとも１個のトランジスタの形状データは前記トラ
ンジスタ幅入力変数の関数である、相互接続されたトラ
ンジスタの形状データと、 前記セル負荷入力変数と前記トランジスタ幅入力変数の
関数である、セルの伝播遅れ特性とを含む、半導体セル
ライブラリ定義。 - 【請求項２】 前記相互接続されたトランジスタの形状
データは最大トランジスタの幅を持ち、また前記トラン
ジスタ幅入力変数は前記最大トランジスタの幅の係数を
含む、請求項１記載の半導体セルライブラリ定義。 - 【請求項３】 前記セルのレイアウトパターンは第１お
よび第２の相互に接続されたトランジスタを備え、また
前記第１トランジスタの形状データは前記トランジスタ
幅入力変数の関数で、前記第２トランジスタの形状デー
タとは異なる関数である、請求項１記載の半導体セルラ
イブラリ定義。 - 【請求項４】 前記セルのレイアウトパターンはＣＭＯ
Ｓのｎチャンネルおよびｐチャンネル出力トランジスタ
の連続した対を含み、 前記セルの伝播遅れ特性は、ＣＭＯＳのｎチャンネルお
よびｐチャンネルトランジスタの連続した対に関連する
立ち上がり時間特性と立ち下がり時間特性を持ち、 前記ｎチャンネルトランジスタの形状データはトランジ
スタ幅入力変数の関数で、ｐチャンネルトランジスタの
形状データとは異なる関数である、請求項１記載の半導
体セルライブラリ定義。 - 【請求項５】 前記セルのレイアウトパターンは複数の
出力端子を定義し、各出力端子は関連するトランジスタ
で駆動され、 前記トランジスタ幅入力変数は出力端子毎に独立した幅
変数を持ち、 前記セル負荷入力変数は出力端子毎に１つの負荷変数を
持ち、 前記セルの伝播遅れ特性は出力端子毎に１つの特性を持
ち、この特性は前記負荷変数とその出力端子の幅変数の
関数である、請求項１記載の半導体セルライブラリ定
義。 - 【請求項６】 半導体集積回路のレイアウト定義を形成
する方法であって、 所定のセルライブラリ内のセルは論理機能に対応しかつ
可変の幅をもつ少なくとも１個のトランジスタで形成さ
れ、そのような所定のセルライブラリからセルを選択す
ることと、 選択されたセルをレイアウトパターン内に配置すること
と、 前記配置されたセル間の相互接続の経路を指定すること
と、 前記経路を指定された相互接続に基づいて、前記配置さ
れたセルの負荷を決定することと、 少なくとも１個の配置されたセル内のトランジスタの幅
をそのセルの負荷の関数として変更することとを含む方
法。 - 【請求項７】 配置されたセルと経路を指定された相互
接続にタイミング分析を行ってタイミング違反を調べる
ことを更に含み、前記タイミング分析は少なくとも１個
のセル内のトランジスタの幅を変更してタイミング違反
を最小にし、またそのセルの電力消費量を最小にするス
テップを含む、請求項６記載の方法。 - 【請求項８】 前記セルライブラリ内のセルにトランジ
スタ幅の省略時値を設定し、 前記トランジスタ幅の省略時値に基づいて、前記配置さ
れたセルと経路を指定された相互接続のタイミング分析
を行い、 タイミング違反を調べて訂正し、 前記タイミング違反を調べて訂正した後、少なくとも１
個のセル内のトランジスタの幅を変更するステップを行
う、 ことを更に含む、請求項６記載の方法。 - 【請求項９】 セルの選択は複数のトランジスタで形成
する１個のセルを選択することを含み、 少なくとも１個のセル内のトランジスタの幅の変化は、
前記選択されたセル内の複数のトランジスタのそれぞれ
の幅を、前記セル内の各トランジスタの負荷と前記セル
の負荷の関数として変化させることを含む、請求項６記
載の方法。 - 【請求項１０】 セルの選択は複数の出力端子を持つセ
ルを選択することを含み、その際各出力端子は少なくと
も１個の関連するトランジスタにより駆動され、 幅の変化は、前記出力端子の１個に関連するトランジス
タの幅を他の出力端子に関連するトランジスタの幅とは
独立に変化させることを含む、請求項６記載の方法。 - 【請求項１１】 セルの選択は、ＣＭＯＳのｎチャンネ
ルおよびｐチャンネル出力トランジスタの連続した対を
持つＣＭＯＳのセルライブラリから１個のセルを選択す
ることを含み、 前記幅の変化は、ｎチャンネルトランジスタの幅をｐチ
ャンネルトランジスタの幅とは独立に変化させることを
含む、請求項６記載の方法。 - 【請求項１２】 半導体集積回路のレイアウト定義であ
って、 それぞれが論理機能に対応し、また相互接続されたトラ
ンジスタのレイアウトパターンを持つ、複数の選択され
た半導体セルと、 選択された半導体セルと前記選択された半導体セル間の
相互接続のネットリストと、 各選択された半導体セルの集積回路上の物理的位置を定
義する位置決めデータと、 前記選択された半導体セル間を相互に接続するための、
集積回路上の経路を定義する経路指定データと、 前記位置決めデータ、相互接続のネットリストおよび前
記経路指定データの関数である、選択された各半導体セ
ルの出力負荷データと、 選択された各半導体セルのトランジスタ幅入力変数と、 選択された各半導体セルのセルデータであって、 対応するトランジスタ幅入力変数の関数である、前記相
互に接続されたトランジスタの形状データ、および対応
する負荷データと対応するトランジスタ幅入力変数の関
数であるセルの伝播遅れ、を含む選択された各半導体セ
ルのセルデータとを備える、半導体集積回路のレイアウ
ト定義。 - 【請求項１３】 前記ネットリストは、各選択された半
導体セルによって駆動されるセルのリストを含み、 各選択された半導体セルの出力負荷データは更に、前記
駆動されるセルのトランジスタ幅入力変数の関数であ
る、請求項１２記載のレイアウト定義。 - 【請求項１４】 集積回路のレイアウト設計中に半導体
セルを定義するための半導体セルのレイアウト定義であ
って、 相互に接続されたトランジスタのセルのレイアウトパタ
ーンと、 トランジスタ幅入力変数と、 少なくとも１個の前記トランジスタの形状データは前記
トランジスタ幅入力変数の関数である、相互に接続され
たトランジスタの形状データと、を含む、半導体セルの
レイアウト定義。 - 【請求項１５】 半導体集積回路のレイアウト定義を準
備する装置であって、 セルライブラリ内のセルは論理機能に対応しかつ可変の
幅をもつ少なくとも１個のトランジスタで形成されるラ
イブラリと、 所定のセルライブラリからセルを選択する手段と、 選択されたセルをレイアウトパターン内に配置する手段
と、 前記配置されたセル間の相互接続の経路を指定する手段
と、 前記経路を指定された相互接続に基づいて、前記配列さ
れたセルの負荷を決定する手段と、 少なくとも１個の配置されたセル内のトランジスタの幅
を、そのセルの負荷の関数として変化させる手段とを備
える装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US434660 | 1989-11-09 | ||
| US08/434,660 US5619420A (en) | 1995-05-04 | 1995-05-04 | Semiconductor cell having a variable transistor width |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107035A true JPH09107035A (ja) | 1997-04-22 |
Family
ID=23725128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8111770A Pending JPH09107035A (ja) | 1995-05-04 | 1996-05-02 | トランジスタ幅が可変の半導体セル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5619420A (ja) |
| JP (1) | JPH09107035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8302057B2 (en) | 2008-12-24 | 2012-10-30 | Panasonic Corporation | Standard cell library and semiconductor integrated circuit |
| US8423931B2 (en) | 2009-05-25 | 2013-04-16 | Fujitsu Semiconductor Limited | Support computer product, apparatus, and method |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847969A (en) * | 1996-05-01 | 1998-12-08 | Hewlett-Packard Co. | Integrated circuit design system and method for generating a regular structure embedded in a standard cell control block |
| US6321367B1 (en) * | 1996-08-30 | 2001-11-20 | Altera Corporation | Apparatus and method for automatically generating circuit layouts |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| US6453446B1 (en) * | 1997-12-24 | 2002-09-17 | Magma Design Automation, Inc. | Timing closure methodology |
| WO1999049515A1 (de) * | 1998-03-20 | 1999-09-30 | Infineon Technologies Ag | Verfahren zur herstellung von integrierten schaltungen mit standardzellen |
| US7346479B2 (en) * | 1998-09-04 | 2008-03-18 | Intel Corporation | Selecting design points on parameter functions having first sum of constraint set and second sum of optimizing set to improve second sum within design constraints |
| US6233722B1 (en) * | 1998-11-11 | 2001-05-15 | Micron Technology, Inc. | Placing gates in an integrated circuit based upon drive strength |
| US6470486B1 (en) * | 1999-05-26 | 2002-10-22 | Get2Chip | Method for delay-optimizing technology mapping of digital logic |
| US6385761B1 (en) * | 1999-10-01 | 2002-05-07 | Lsi Logic Corporation | Flexible width cell layout architecture |
| US6327552B2 (en) * | 1999-12-28 | 2001-12-04 | Intel Corporation | Method and system for determining optimal delay allocation to datapath blocks based on area-delay and power-delay curves |
| US6425115B1 (en) | 2000-05-09 | 2002-07-23 | Ess Technology, Inc. | Area efficient delay circuits |
| JP3983480B2 (ja) * | 2001-01-29 | 2007-09-26 | 株式会社日立製作所 | 電子回路装置及びその設計方法 |
| US7007247B1 (en) * | 2002-05-24 | 2006-02-28 | Cadence Design Systems, Inc. | Method and mechanism for RTL power optimization |
| US7185294B2 (en) * | 2004-09-23 | 2007-02-27 | Verisilicon Holdings, Co Ltd | Standard cell library having globally scalable transistor channel length |
| JP2006286792A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | レイアウト検証方法、レイアウト検証装置、及びレイアウト設計装置 |
| US7441211B1 (en) | 2005-05-06 | 2008-10-21 | Blaze Dfm, Inc. | Gate-length biasing for digital circuit optimization |
| US8490043B2 (en) | 2005-05-06 | 2013-07-16 | Tela Innovations, Inc. | Standard cells having transistors annotated for gate-length biasing |
| US7321139B2 (en) * | 2006-05-26 | 2008-01-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor layout for standard cell with optimized mechanical stress effect |
| US7934189B2 (en) * | 2008-01-25 | 2011-04-26 | Infineon Technologies Ag | Method of making an integrated circuit including simplifying metal shapes |
| US8015517B1 (en) | 2008-06-06 | 2011-09-06 | Nangate A/S | Library sizing |
| US8762904B2 (en) | 2012-03-28 | 2014-06-24 | Synopsys, Inc. | Optimizing logic synthesis for environmental insensitivity |
| US20130320451A1 (en) | 2012-06-01 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") | Semiconductor device having non-orthogonal element |
| US9418196B2 (en) | 2013-03-15 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout optimization for integrated circuit design |
| US8898600B2 (en) | 2013-03-15 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout optimization for integrated design |
| EP3030991A1 (en) * | 2013-08-06 | 2016-06-15 | ESS Technology, Inc. | Constrained placement of connected elements |
| US9659125B2 (en) | 2014-01-28 | 2017-05-23 | Arm Limited | Computer implemented system and method for generating a layout of a cell defining a circuit component |
| US10083269B2 (en) * | 2013-11-19 | 2018-09-25 | Arm Limited | Computer implemented system and method for generating a layout of a cell defining a circuit component |
| GB2522102B (en) * | 2013-11-19 | 2020-11-18 | Advanced Risc Mach Ltd | A computer implemented system and method for generating a layout of a cell defining a circuit component |
| JP6768961B2 (ja) * | 2016-12-23 | 2020-10-14 | グーグル エルエルシー | 集積回路の設計システムおよび方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4024561A (en) * | 1976-04-01 | 1977-05-17 | International Business Machines Corporation | Field effect transistor monitors |
| US4827428A (en) * | 1985-11-15 | 1989-05-02 | American Telephone And Telegraph Company, At&T Bell Laboratories | Transistor sizing system for integrated circuits |
| JPH0731695B2 (ja) * | 1988-10-26 | 1995-04-10 | 三菱電機株式会社 | 半導体集積回路装置のマスクパターンのコンパクション処理方法 |
| US5477467A (en) * | 1989-07-17 | 1995-12-19 | Motorola, Inc. | Shrinkable BiCMOS circuit layout |
| US5235521A (en) * | 1990-03-30 | 1993-08-10 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| US5459673A (en) * | 1990-10-29 | 1995-10-17 | Ross Technology, Inc. | Method and apparatus for optimizing electronic circuits |
| US5500805A (en) * | 1993-10-06 | 1996-03-19 | Nsoft Systems, Inc. | Multiple source equalization design utilizing metal interconnects for gate arrays and embedded arrays |
-
1995
- 1995-05-04 US US08/434,660 patent/US5619420A/en not_active Expired - Lifetime
-
1996
- 1996-05-02 JP JP8111770A patent/JPH09107035A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8302057B2 (en) | 2008-12-24 | 2012-10-30 | Panasonic Corporation | Standard cell library and semiconductor integrated circuit |
| US8423931B2 (en) | 2009-05-25 | 2013-04-16 | Fujitsu Semiconductor Limited | Support computer product, apparatus, and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5619420A (en) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09107035A (ja) | トランジスタ幅が可変の半導体セル | |
| US6477695B1 (en) | Methods for designing standard cell transistor structures | |
| US6385761B1 (en) | Flexible width cell layout architecture | |
| KR100530022B1 (ko) | 타이밍 종결 방법 | |
| US7941776B2 (en) | Method of IC design optimization via creation of design-specific cells from post-layout patterns | |
| US20060075375A1 (en) | Technology dependent transformations for CMOS in digital design synthesis | |
| US7043713B2 (en) | Implementing programmable logic array embedded in mask-programmed ASIC | |
| US20010034873A1 (en) | Device level layout optimization in electronic design automation | |
| JPH0766400B2 (ja) | クロック・スキュー低減方法 | |
| US20020049955A1 (en) | Logic circuit design method and cell library for use therewith | |
| JP2007128512A (ja) | 半導体デバイスの製造適合性を向上させるための方法、システム及びプログラム | |
| US6546541B1 (en) | Placement-based integrated circuit re-synthesis tool using estimated maximum interconnect capacitances | |
| JPH07130856A (ja) | 半導体集積回路およびその製造方法 | |
| JP2004172373A (ja) | クロストーク修正方法 | |
| US20030167451A1 (en) | Method, apparatus and program for designing a semiconductor integrated circuit | |
| JPH0792809B2 (ja) | タイミング制限を受ける論理回路網の総電力を最小化するコンピュータ・ベースの方法 | |
| JP2001509326A (ja) | ピンロック動作を容易化するために重付け関数を使用したプログラム可能論理装置配置方法 | |
| US5663889A (en) | Apparatus for computing delay time of integrated circuit | |
| US6425115B1 (en) | Area efficient delay circuits | |
| US7386822B1 (en) | Simultaneous timing-driven floorplanning and placement for heterogeneous field programmable gate array | |
| JPH0683904A (ja) | 論理合成装置 | |
| US5917728A (en) | Method for designing path transistor logic circuit | |
| US20040003363A1 (en) | Integrated circuit design and manufacture utilizing layers having a predetermined layout | |
| US7496870B2 (en) | Method of selecting cells in logic restructuring | |
| JP2002198430A (ja) | 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法 |