JPH0792809B2

JPH0792809B2 - タイミング制限を受ける論理回路網の総電力を最小化するコンピュータ・ベースの方法

Info

Publication number: JPH0792809B2
Application number: JP4128349A
Authority: JP
Inventors: ウィルム・イー・ドナス; ウィング・キン・ルック; ドナルド・ティー・タング
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-06-12
Filing date: 1992-05-21
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPH05181933A; US5392221A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の設計および
製造に関し、特に、論理回路網内の電力最小化方法およ
び装置に関する。

【０００２】

【従来の技術】電力消費および信号遅延は、高性能超大
規模集積回路（ＶＬＳＩ）の設計にとって極めて重要で
ある。本明細書では、“ＶＬＳＩ回路”，“ＶＬＳＩチ
ップ”，“論理回路網”，および“集積回路”の単語を
適宜使用する。集積回路の大きさおよび複雑さは日毎に
増大し、タイミング制限を同時に満たしながら電力消費
を最小化することは益々重要になっている。ＶＬＳＩチ
ップは幾十万のトランジスタを有している。ＶＬＳＩチ
ップに関するタイミング遅延および電力消費は、ＶＬＳ
Ｉチップの複雑さに正比例する。

【０００３】各ＶＬＳＩチップは１以上の相互接続回路
素子からなっている。これらの相互接続回路素子は、特
定の論理機能を実施する種々の論理結合を構成する。各
論理結合は、予め定められた定義の論理ブロックとして
識別される。論理ブロック内の各回路素子は、電力値と
遅延値を割り当てられている。論理ブロックは、適切な
電力レベルを選択し、予め定められたシステム・タイミ
ング・パラメータを得ることができる能力を有する製造
者によって与えられる。

【０００４】一般的に、すべての回路および／または回
路網は、電力と遅延に関して越えることのできない特殊
な条件を有している。例えば、電力は、回路の固有遅延
が広がるか、または、回路網の総電力限界が越えられる
まで、絶えず増大する。タイミング要件が破られると、
回路遅延すなわちタイミング遅延は、要求到達時間（Ｒ
ＡＴ：ｒｅｑｕｉｒｅｄａｒｒｉｖａｌｔｉｍｅ）
が満たされるか、または、上述の条件が達成されるまで
（この時点では、ＲＡＴは電力の増大によって満たされ
ない）、ＶＬＳＩ回路の電力増大によって減少させるこ
とができる。結果的に、タイミング要件は、一般的に、
電力を犠牲にして達成される。しかし、個々の回路の電
力レベルを各々最高電力レベルに設定することは、必要
でもなければ望ましくもない。そのため、問題は、論理
回路網の全タイミング制限に一致して、論理ブロックの
所定の組合せに対する総電力を最小化することである。

【０００５】分析的電力技術およびタイミング技術は、
ＴｈｅＦｏｕｒｔｅｅｎｔｈＤｅｓｉｇｎＡｕｔ
ｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ（Ｊｕｎｅ２
０−２２，１９７７）において提出された、Ａ．
Ｅ．Ｒｕｅｈｌｉ，Ｐ．Ｋ．Ｗｏｌｆｆ，Ｓ
ｒ．，ａｎｄＧ．Ｇｏｅｒｔｚｅｌｏｆｔｈ
ｅＩＢＭＴｈｏｍａｓＪ．ＷａｔｓｏｎＲｅ
ｓｅａｒｃｈＣｅｎｔｅｒの論文“Ａｎａｌｙｔｉｃ
ａｌＰｏｗｅｒ／ＴｉｍｉｎｇＯｐｔｉｍｉｚａｔ
ｉｏｎＴｅｃｈｎｉｑｕｅｆｏｒＤｉｇｉｔａｌ
Ｓｙｓｔｅｍ”に説明されている。この論文は、シス
テム・タイミングを満たし、デジタル論理回路の電力最
小化を達成する論理ゲート遅延割当方法を記述してい
る。しかし、この方法は、分析を実施するために電力モ
デルおよび遅延モデルという、極端に単純な前提を必要
としている。これらの単純化は、電力の最小化と遅延制
限の充足の精度、および基本アルゴリズムの収束安定性
を大きく削減し、大規模・高性能回路設計へのアプロー
チを困難にする。

【０００６】他の従来のアプローチは、論理ブロック単
位で電力を最小化しようとする手法が主であり、論理回
路網全体を考えて電力を最小化する手法は少なかった。

【０００７】

【発明が解決しようとする課題】したがって、ＶＬＳＩ
回路において全システム・タイミング要件を維持しなが
ら、電力レベルを最小にする必要性が存在する。

【０００８】

【課題を解決するための手段】本発明は、タイミング制
限を受ける論理回路網の総電力を最小化する新しい改良
された方法および装置を提供する。本発明の方法は、論
理ブロックに関連して使用することができる。論理ブロ
ックの結合が論理回路網を構成している。論理ブロック
は回路素子（例えば、トランジスタまたは論理ゲート）
または回路素子のセットからなる。信号は回路網のソー
スからシンクに伝わるが、その信号は特定の要求到達時
間（ＲＡＴ）内に、個々のシンクに到着しなければなら
ない。タイミング制限を伴う電力最小化の問題は、ＲＡ
Ｔ要件を満たし、回路網によって消費される総電力が最
小となるように、回路網内の各論理ブロックに電力を割
り当てることである。

【０００９】本発明は次のように動作する。（１）要求
到達時間が満たされるか否かを判定し、（２）シンクの
到達時間要件が満たされ、すべてのエッジセグメントが
最大の可能遅延となるように、各遅延セグメントに遅延
を割り当て、（３）全回路網遅延をＤＥＬＴＡだけ増大
させ、全１次電力減少を最大化するように、回路網を電
力減少させ、（４）全回路網遅延をＤＥＬＴＡだけ減少
させ、総１次電力増大を最小化するように、回路網を電
力増大させ、（５）総電力が同じであるかどうかをチェ
ックし、もしそうならそれに応じてＤＥＬＴＡを減少さ
せ、さらに、ステップ（３）〜（５）をＤＥＬＴＡが０
になるまで繰り返す。

【００１０】

【実施例】Ｉ．本発明の環境図１は本発明の好適な実施例が動作する環境を示す。本
発明の好適な実施例はアプリケーション・プログラム１
０２を含んでいる。アプリケーション・プログラム１０
２は本発明の電力最小化ソフトウェアを示す。

【００１１】本発明の好適な実施例はコンピュータ・プ
ラットホーム１０４で動作する。コンピュータ・プラッ
トホーム１０４は、１以上の中央処理装置（ＣＰＵ）１
１６と、ランダムアクセスメモリ（ＲＡＭ）１１４と、
入出力インタフェース１１８とを含むハードウェア・ユ
ニット１１２を有する。コンピュータ・プラットホーム
１０４はオペレーティング・システム１０８を含み、マ
イクロ命令コード１１０を含むことができる。コンピュ
ータ援用設計自動化システム１０３およびチップ製造シ
ステム１０５。ターミナル１２６，データ記憶装置１３
０，およびプリンタ装置１３４のような種々の周辺要素
をコンピュータ・プラットホームに接続することができ
る。

【００１２】本発明の好適な実施例において、コンピュ
ータ・プラットホーム１０４は任意のインターナショナ
ル・ビジネス・マシーンズ（ＩＢＭ）３０９０メインフ
レームＲＳ６０００ワークステーション、または、Ｉｎ
ｔｅｌ８０３８６または８０４８６マイクロプロセッサ
に基づくＰＳ／２パーソナルシステムである。オペレー
ティング・システムはＩＢＭＡＩＸオペレーティング
・システムである。アプリケーション・プログラム１０
２はＣ言語で書かれている。ＩＩ．本発明が利用する基本技術および理論の説明一般的に、論理回路網は論理ブロックのセットを含んで
いる。論理ブロックは１以上の回路素子から構成され
る。各論理ブロックは入力と出力のセットを有してい
る。典型的な論理ブロックはトランジスタ，ＡＮＤゲー
ト，ＯＲゲート，インバータ，マルチプレクサ，レジス
タ，ドライバ，データパスおよび／またはランダム論理
マクロである。論理ブロックは出力から入力まで相互接
続されて、論理回路網を構成する。

【００１３】本発明を図２を用いて説明する。図２は論
理ブロックＡ２０２ａ，Ｂ２０２ｂ，…，Ｇ２０
２ｇを有する代表的論理回路網２００を示す。Ａｉ１
２０４ａ，Ｂｉ１２０４ｂ，Ｃｉ１２０４ｃ，Ｃｉ
２２０５ｃ，…，Ｇｉ１２０４ｇ，Ｇｉ２２０５ｇ
は論理ブロック２０２の入力、Ａｏ１２０６ａ，Ｂｏ
１２０６ｂ，…，Ｇｏ１２０６ｇは論理ブロック２
０２の出力である。

【００１４】遅延セグメントはその電力と遅延を調整す
ることができる要素である。遅延セグメントは、１つの
回路素子または回路素子のセットである。論理ブロック
２０２の外部では、信号が出力２０６から、外部遅延セ
グメントを通って、入力２０４および２０５へ伝わる。
例えば（Ａｏ１２０６ａ，Ｂｉ１２０４ｂ）および
（Ａｏ１２０６ａ，Ｃｉ１２０４ｃ）である。各論
理ブロック２０２において、信号は内部遅延セグメント
を通じて内部を伝播する。論理ブロック２０２ｄ内の
（例えば）内部遅延セグメント２１６は、入力２０５ｄ
から、入力２０５ｄに論理的に依存している出力２０６
ｄへと向う。

【００１５】内部および外部遅延セグメントは有向非周
期グラフ、すなわち遅延グラフを構成する。図３は図２
に示した回路網の遅延グラフ２７５の例を示す。一般性
を失うことなく次のことが指摘されねばならない。遅延
グラフはレジスタ要素２２０に関する遅延セグメントを
排除することにより単純化される（図３参照）。有向グ
ラフを説明するために、補助としてソースノードおよび
シンクノードを定義する。有向グラフのノード２８０は
論理ブロック２０２の入力２０４および２０５、または
出力２０６であり、エッジ２９０〜２９９は（外部また
は内部）遅延セグメントである。ソースノードは論理回
路網の初期入力（例えば入力２０４ａおよび２０５ｃ）
とレジスタ出力に始まり、シンクノードは論理回路網の
初期出力とレジスタ入力（例えば出力２０６ｆと２０６
ｇ）に終る。有向グラフ２７５は論理回路網２００の遅
延グラフ２７５とも呼ばれる。

【００１６】チップ設計者は、遅延グラフ２７５の各ノ
ード２８０で、到達時間を割り当てる、すなわちアロケ
ートする。到達時間は、信号が最左端出力から最右端入
力まで伝わるのに必要な時間である。遅延グラフ２７５
の各エッジ２９０は、信号を対応する遅延セグメントを
通じて伝搬させる時間である遅延を割り当てられる。

【００１７】論理ブロック２０２の外部接続に対して、
１次的に、遅延セグメントの遅延は接続の長さ，静電容
量，および抵抗と、後続回路の入力容量とに依存する。
２次的に、遅延は駆動回路の電力に依存し、信号の後続
回路への遷移時間、したがって後続回路の遅延に影響を
与える。論理ブロック２０２の内部遅延セグメントに対
し、１次的に、遅延は論理ブロック２０２の基本回路の
ゲート遅延，デバイスサイズ，電力消費量により支配さ
れる。２次的に、遅延は出力での負荷と、遅延セグメン
トの入力での信号遷移時間とに依存し、出力接続部の遅
延にも影響を及ぼす。２次的な影響を説明すると、遅延
セグメントの遅延はその前後の遅延セグメントの遅延に
よって計算される。ブロック間接続の容量および抵抗が
与えられると、論理ブロックの遅延はその前後のブロッ
ク双方に依存し、論理ブロック内の遅延セグメントだけ
が考慮の対象となる。

【００１８】１次的に、遅延セグメントは遅延に関して
は互いに独立に扱われる。論理ブロックまたは内部遅延
セグメントの遅延および電力は、凸型の単調減少関数に
よってモデル化される。論理回路網２００の遅延は、論
理ブロック２０２の基本回路およびデバイスに、より多
くの電力が供給されるにつれ、または、論理ブロック２
０２の基本回路およびデバイスの面積が増大するにつれ
減少する。回路の電力および面積は互いに比例すると考
えられる。もし回路デバイスが１方向にのみ構成される
なら、電力および回路長（または幅）は互いに比例する
と考えられる。回路網２００の電力を最小化すること
は、面積の最小化に直接関連し、このようにして全シス
テムの密度，配線，性能を改良できる。さらに、各回路
デバイスには電力と無関係な最小の固有遅延が存在す
る。

【００１９】次の式は面積−電力−遅延特性を表すのに
用いることができる。Ａ，Ａ′，およびＢは定数であ
る。

【００２０】（１）電力＝Ａ／（遅延−Ｂ）（２）面積＝Ａ′／（遅延−Ｂ）これらの式は電力−遅延関係を表すのに有用である。電
力および遅延の凸関数補間を伴う、電力および遅延の個
別テーブル、および他の類似のものを電力−遅延関係を
判定するのにも用いることができる。電力−遅延のトレ
ードオフに基づいて、タイミング制限に従属する論理回
路網の総電力を最小化する本発明の処理を以下に説明す
る。

【００２１】一般的に、遅延グラフ２７５は関係Ｇ_D＝
（Ｖ_D，Ｅ_D）で表わされ、Ｖ_Dはノードの集合、Ｅ_D
はエッジの集合である。遅延グラフ２７５の各有向エッ
ジに対し、後のノード（ｎｓｕｃｃ）への到達時間（ａ
ｔ）は少なくとも前のノード（ｎｐｒｅｄ）への到達時
間と、エッジ＝（ｎｐｒｅｄ，ｎｓｕｃｃ）によって表
される遅延セグメントの遅延との和とならねばならな
い。式（３）はこの関係を表す。

【００２２】

【数１】（３）ａｔ（ｎｓｕｃｃ）≧ａｔ（ｎｐｒｅｄ）＋ｄｅｌａｙ（ｎｐｒｅｄ，ｎｓｕｃｃ）， ∀（ｎｐｒｅｄ，ｎｓｕｃｃ）∈Ｅ_D 式∀（ｎｐｒｅｄ，ｎｓｕｃｃ）∈Ｅ_Dは、エッジＥ_Dの
集合を表わし、これはすべてのｎに対するエッジ（ｎｐ
ｒｅｄ，ｎｓｕｃｃ）を含むことを表す。以後現われる
集合式も、記号∈の右側に示された記号表示の集合を表
わしている。

【００２３】遅延グラフ２７５に対する境界条件は次の
ように設定される。各ソース（例えば２１２のレジスタ
出力、または、例えば２０４ａ，２０５ｃの論理回路網
入力）への到達時間は、回路網２００のソース到達時間
（ＳＡＴ）に等しい。ＲＡＴは論理回路網２００上の制
約である。論理回路網２００内の論理ブロック２０２の
各々には、制約（ＲＡＴ）を満たすために特定の遅延が
アロケートされる。

【００２４】

【数２】

【００２５】各シンク（例えば２０８のレジスタ入力，
または例えば２０６ｆ，２０６ｇの論理回路網出力）に
対し、到達時間は、多くとも、論理回路網２００の要求
到達時間（ＲＡＴ）に等しくなければならない。

【００２６】

【数３】

【００２７】上述の｜Ｅ_D｜＋｜ＳＯＵＲＣＥ｜＋｜Ｓ
ＩＮＫ｜という式は、論理回路網２００のタイミング要
件を特定する。

【００２８】電力最適化目標は式（６）によって与えら
れる。

【００２９】

【数４】

【００３０】これは非線形目的関数および線形制約に関
する最適化問題である。ＩＩＩ．本発明の方法の説明図４は一般的に、本発明の電力最小化処理の動作を説明
する全論理フローチャート３００を示す。この処理３０
０はアプリケーション・プログラム１０２とコンピュー
タ援用設計自動化システム１０３において具体化され
る。一般的に、図４に示した処理３００は、論理回路網
２００の現遅延、および、論理回路網２００の現電力レ
ベルを表すデータを受け取る。遅延と電力は独立であ
り、それぞれ資源に従属すると考えられる。論理回路網
２００内の回路素子は、回路素子により消費される独立
資源の量の非線形関数である量において、独立資源（伝
播時間）および従属資源（電力）を消費する。処理３０
０は、確立されたタイミング制限を満たしつつ、回路網
２００の総電力が最小で論理回路網２００内の論理ブロ
ックに対する、より効率的な電力遅延動作点を生成す
る。

【００３１】図４において、処理３００は開始命令３０
２に始まり、２つの個別の初期化ステップ３０４，３０
６が続く。第１のステップ３０４は要求到達時間（ＲＡ
Ｔ）チェックである。

【００３２】図５は図４のブロック３０４の動作を表す
詳細フローチャート３２５である。フローチャート３２
５はＲＡＴチェック３０４の動作を略述する。ＲＡＴチ
ェック３０４は設計者が特定したＲＡＴが満たされるか
どうかを判定する。

【００３３】ステップ３３２では、回路網の設計者は理
想的な、および／または、好適なＲＡＴを与えるか、あ
るいは、全体としての論理回路網２００および個々のシ
ンクに対する制約を与える。

【００３４】ステップ３３４で、すべてのエッジセグメ
ントを最小の可能遅延に設定する。

【００３５】ステップ３３８で、タイミング分析を行
い、理想的または好適なＲＡＴが満たされるか否かを判
定する。

【００３６】ステップ３４０でもし所定のＲＡＴが満た
されないなら、ステップ３４２でタイミング要件を満た
すためにＲＡＴは変更されねばならない。ＲＡＴチェッ
ク３２５は全体として全回路に実施され、与えられたＲ
ＡＴが満たされないとステップ３４０で判定されたとき
のみ、ステップ３４２で論理回路網２００内の個々のシ
ンクに対する変更が行われる。具体的には、ステップ３
４２でＲＡＴは、所定の固有ＲＡＴを満たすことができ
ないシンクに対して増大される。例えば、ＲＡＴは、上
述のチェックを行った後の実際の到達時間と、要求到達
時間との間の差に等しい量だけ増大される。集積チップ
設計に従事する当業者に周知の任意の標準タイミング分
析処理を、本発明に用いることができる。

【００３７】図６はブロック３０６に示した第２の初期
化ステップを表す詳細フローチャート３５０である。ス
テップ３６０は、論理回路網２００の資源消費要素中の
独立資源をアロケートすること、言い換えれば、各遅延
セグメントに遅延を割り当てることを含む。各遅延セグ
メントは例えば、シンクにおける到達時間要件が満たさ
れるように、従って、次式が成立し、

【００３８】

【数５】ａｔ（ｎ）≦ＲＡＴ（ｎ），∀ｎ∈ＳＩＮＫ

【００３９】且つΣe ｄｅｌａｙ（ｅ）が最大になるよ
うに割り当てられる。しかしこれは、最初は、ＲＡＴを
満たしながら、全エッジセグメントに最大可能な遅延を
設定するに等しい。もし遅延セグメントに対する遅延が
ステップ３６０において知られていない場合、

【００４０】

【数６】

【００４１】である。しかし、もし初期遅延が各遅延セ
グメントに与えられるなら、いくつかのエッジの遅延を
ＲＡＴを満たすように変更する。その処理は次の通りで
ある。

【００４２】

【数７】

【００４３】ステップ３７０でＤＥＬＴＡの値を設定す
る。ＤＥＬＴＡは任意の値に設定できるが、説明のため
ＤＥＬＴＡは

【００４４】

【数８】

【００４５】に設定される。

【００４６】処理３００はブロック３０６から次のブロ
ック３０８に進み、全回路網の電力減少処理４５０を実
施する。電力減少処理３０８は全回路網遅延がＤＥＬＴ
Ａだけ増大するように行われ、総１次電力減少

【００４７】

【数９】

【００４８】が最大化される。（ｄＰ／ｄＤ）_D=d0(e)
は電力−遅延特性における遅延セグメントｅに対するＤ
＝ｄ０での微分係数であり、Δｄｅｌａｙ（ｅ）はｅに
対するＤ＝ｄ０からの遅延増大である。電力減少処理４
５０は以下に図８を用いて詳述する。処理３０８は特定
の量、例えばＤＥＬＴＡだけ制約（ＲＡＴ）を摂動する
とみなせる。このように、Ｅｐが遅延増大を伴う摂動さ
れた資源消費要素の集合であり、かつｄ（ｅ）≦ｄ
_o（ｅ）であるとき、従属資源が値

【００４９】

【数１０】

【００５０】によって変更（改良）されるように、独立
資源の量を資源消費要素の少なくとも１つにおいて摂動
させる。

【００５１】処理３００はブロック３０８からブロック
３１０に向い、この中で回路網の電力増大のための処理
４００が実施される。電力増大処理３１０の目的は電力
減少処理３０８と正確に対照をなす。したがって、全回
路網遅延はＤＥＬＴＡだけ減少し、一方では総１次電力
増大

【００５２】

【数１１】

【００５３】が最小化される。（ｄＰ／ｄＤ）_D=d0(e)
は、電力−遅延特性上で遅延セグメントｅに対するＤ＝
ｄ０での微分係数であり、Δｄｅｌａｙ（ｅ）はｅに対
するＤ＝ｄ０からの遅延減少である。電力増大処理３１
０は図７を用いて以下に詳述する。処理３１０は特定量
だけ制約（ＲＡＴ）を摂動するとみなすこともできる。
電力減少処理と同様、この量は例えば、ＤＥＬＴＡに等
しくできる。このように、Ｅｐが遅延減少を伴う摂動さ
れた資源消費要素の集合であり、ｄ（ｅ）≦ｄ_o（ｅ）
であるとき、値

【００５４】

【数１２】

【００５５】だけ従属資源が変更（改悪）されるよう
に、独立資源の量を、少なくとも１つの資源消費要素に
おいて摂動させる。

【００５６】上述の電力減少処理３０８および電力増大
処理３１０は、論理回路網２００によって消費された従
属資源に等しい目的変数を定めることである。言い換え
れば、論理回路網の総電力は、電力減少処理３０８およ
び電力増大処理３１０が行われる前に節約される。電力
減少処理３０８の目的は、実質的に目的変数の値を量Ｐ
_downだけ改良することである。一方、電力増大処理３１
０の目的は、目的変数の値を｜Ｐ_down｜より少ない量Ｐ
_upだけ改悪することである。

【００５７】このように、ブロック３１２に見るよう
に、論理回路網の総電力が測定される。もし総電力が同
じであれば、ＤＥＬＴＡが減少される。このような減少
の例として、ＤＥＬＴＡをＤＥＬＴＡ／２に減少させる
ことが挙げられる。しかし、もし総電力が同じでなけれ
ば、処理３００はＤＥＬＴＡを減少させず、３１３を経
てブロック３１６へ向う。

【００５８】処理はブロック３１６へ向い、ＤＥＬＴＡ
が０になったか否かを判定する。別の実施例では、処理
は、ＤＥＬＴＡがある低い限界値に達したかそれ以下に
なったかを判定する。もしＤＥＬＴＡ＝０なら、処理は
３１８に向う。しかし、ＤＥＬＴＡが０でない場合、処
理は３２２から３０８に戻り、上述の処理を続行する。
セクションＶＩＩで説明される例から、ＤＥＬＴＡが常
に０に達し、処理３００は必ず終了することが明らかに
なるであろう。

【００５９】処理３００は繰り返しブロック３０８およ
び３１０を通り、全タイミング要件を満たしながら電力
を削減する。

【００６０】最後に、処理はブロック３１８に向う。一
旦、処理３００が、どんな最適電力値および遅延値が論
理回路網に対して存在するかを判定したら、回路網の各
遅延セグメントは、総電力が最小になり全タイミング要
件が満たされるように、電力値および遅延値を割り当て
る。このステップはチップ製造プロセスの重要部分であ
る。ステップ３１８が完了したら、処理３００は３２０
で終了する。

【００６１】ブロック３０８と３１０の順序は交換可能
である。したがって、処理はどちらの処理−−電力減少
処理３０８と電力増大処理３１０−−が最初に実行され
るかにかかわらず、等しく良好に動作する。図４は説明
のためにのみ電力減少３０８シーケンスを最初に有して
いる。ＩＶ．電力−遅延トレードオフ図２に示したような回路接続の論理回路網２００を与え
ると、回路網の各シンクへの到達時間は、回路のサブセ
ットの電力を増大させることにより減少させることがで
きる。電力増大処理３１０および電力減少処理３０８は
それぞれ、回路網２００内の回路サブセットの電力を、
各回路網出力それぞれにおける到達時間を特定の量だけ
減少または増大させるように、増大または減少させる方
法を与える。回路の遅延−電力特性を考慮すると、到達
時間を最小の総電力増大の方向に減少させることができ
る。典型的なシナリオは次の通りである。目標サイクル
時間要件を越えるチップ設計を与えられると、全目標サ
イクル時間を満たすように回路のサブセットをスピード
アップするために処理３１０を実行する。Ａ．電力増大処理のための基本理論一般的に、回路網のタイミングが、

【００６２】

【数１３】

【００６３】によって示される量だけＳＩＮＫ（Ｇ_D）
中の各シンクでオフになるチップ設計が与えられると、
設計者または製造者は論理ブロックまたは遅延セグメン
トの部分集合を選択し、ブロックの遅延を減少させるよ
うに電力増大し、ＤＥＬＴＡ（ＳＩＮＫ）によって与え
られる量だけ連続的に回路網遅延を減少させ、タイミン
グ要件を満たす。

【００６４】Δａｔを到達時間の減少とし、Δｄｅｌａ
ｙを遅延セグメントにおける遅延の減少とすると、回路
網遅延を少なくともＤＥＬＴＡ（ＳＩＮＫ）だけ減少さ
せるのに必要なタイミング仕様の集合は次式によって与
えられる。

【００６５】

【数１４】

【００６６】式（８）は境界条件であり、各ＳＯＵＲＣ
Ｅノード（例えば２０４ａ、２０５ｃ）への到着時間の
減少がないこと、換言すれば、ＳＯＵＲＣＥノードへの
到着時間は変わらないことを示している。指摘しておか
ねばならないのは、Δｄｅｌａｙはこの公式化において
外部接続に対し０に等しくなることである。

【００６７】電力増大（すなわち遅延減少）のために選
択された遅延セグメントの部分集合は、総１次電力増大
を最小化する集合である。図９に示すように、遅延セグ
メントの１次電力増大ΔＰは、電力−遅延特性時間内の
遅延動作点Ｄ＝ｄ０における微分係数ｄＰ／ｄＤ×遅延
の減少ΔＤであり、式（１０）に示す。

【００６８】（１０）ΔＰ＝（ｄＰ／ｄＤ）_D=d0ΔＤ式（１０）は、第９図からわかるように、動作点Ｄ＝ｄ
０において回路網の遅延をＤＥＬＴＡ（ＳＩＮＫ）だけ
減少させるようにした時の１次電力増大ΔＰの関係を示
している。タイミング要件を満たす回路網の電力増大の
目的は次の通りである。

【００６９】

【数１５】

【００７０】式（１１）の解は各遅延セグメントの電力
増大（遅延減少）を与える。最適化問題は、シンプレッ
クス・アルゴリズム、またはインテリアポイント技術、
または本問題の特殊行列および回路網構造を利用するヒ
ューリスティックのような標準線形プログラミング技術
を用いて解くことができる。

【００７１】本発明は、開示された発明と結合して用い
られる既知のまたは将来発展するであろう最適化技術の
任意の形態を使用することを意図している。Ｂ．電力増大処理図７は図４のブロック３１０の動作を表す詳細フローチ
ャートで、回路網の電力増大処理の動作を略述する。図
７においてデータがブロック４０６に到達し、電力，遅
延，ｄＰ／ｄＤのすべてが計算される。これらの値は、
遅延グラフＧ_Dの各エッジの遅延動作点Ｄ＝ｄ０ですべ
て計算される。

【００７２】次に、処理はブロック４０８に向い、タイ
ミング制限がＧ_Dの各エッジに対し設定される。タイミ
ング制限は式（７）が示す。ブロック４１０は境界条件
である前述の式（８）および（９）を、各ＳＯＵＲＣＥ
ノードへの到達時間に対し、および各ＳＩＮＫノードへ
の要求到達時間に対し設定する。最後にブロック４１２
は、総１次電力増大が最小化されるようにＤＥＬＴＡ
（ＳＩＮＫ）だけ回路網遅延を減少させるために、電力
増大ΔＰおよび／または各遅延セグメントに対するΔＤ
の減少がどれほどであるか判定する。

【００７３】電力増大シーケンスについての上記記述
は、処理４００が、電力最小化処理３００に一致して行
われる場合、如何に実施されるかについての説明であ
る。しかし、電力最小化処理３００とは無関係に電力増
大処理を用いることは可能である。電力増大処理は図１
１に示す。処理７００は処理４００と全く同じである
が、ブロック７０２，７０４，７０６，７１５，７１６
が付加されている。

【００７４】この処理は開始命令７０２に始まる。ブロ
ック７０４は回路網上でタイミング分析を行うステップ
を示す。論理はブロック７０４からブロック７０６に向
い、個々のシンク各々で越えられる到達時間量が計算さ
れる。この値はＤＥＬＴＡ（ＳＩＮＫ）で表される。こ
の点から先は、処理７００は図７を用いて説明したのと
全く同じである。ブロック７１５で、電力および遅延の
新しい値を、回路網の各エッジセグメントに割り当て
る。Ｃ．電力減少処理のための基本理論電力を低下させるためにＤＥＬＴＡ（ＳＩＮＫ）だけ回
路網をスローダウンさせる場合、上述の処理４００はわ
ずかな変更を受ける。Δａｔを到達時間の増大とし、Δ
ｄｅｌａｙを遅延セグメントにおける遅延増大とする。
多くてＤＥＬＴＡ（ＳＩＮＫ）だけ回路網遅延をスロー
ダウンさせるのに必要なタイミング仕様の集合は次の通
りである。

【００７５】

【数１６】

【００７６】この場合、電力の減少によって回路網の遅
延が増大するが、後のノードへの到達時間の増大分Δａ
ｔ（ｎｓｕｃｃ）は、前のノードへの到達時間の増大分
Δａｔ（ｎｐｒｅｄ）と、エッジ（ｎｐｒｅｄ，ｎｓｕ
ｃｃ）によって表される遅延セグメントの遅延の増大分
Δｄｅｌａｙ（ｎｐｒｅｄ，ｎｓｕｃｃ）との和以上で
ある必要がある。さもないと、式（３）の基本的条件が
満たされなくなる可能性がある。式（１２）は、このこ
とを示している。電力減少（または遅延増大）のために
選択された遅延セグメントの部分集合は、総１次電力減
少を最大化する集合である。図９に示すように、遅延セ
グメントの１次電力減少ΔＰは、式（１５）が示すよう
に、電力−遅延特性時間内の遅延動作点Ｄ＝ｄ０におけ
る微分係数ｄＰ／ｄＤ×遅延増大ΔＤである。

【００７７】（１５）ΔＰ＝（ｄＰ／ｄＤ）_D=d0ΔＤタイミング要件を満たすために回路網を電力減少する目
的は次の通りである。

【００７８】

【数１７】

【００７９】これより各遅延セグメントに対して総１次
電力が最大化される。

【００８０】電力増大処理に対して上述したように、最
適化問題はシンプレックス・アルゴリズム，インテリア
ポイント技術，またはヒューリスティックのような標準
線形プログラミング技術を用いて解くことができる。解
は電力の減少（遅延の増大）を各遅延セグメントに与え
る。Ｄ．電力減少処理図８は図４のブロック３０８の動作を描く詳細フローチ
ャート３５０であり、回路網を電力減少させる処理の動
作を略述する。

【００８１】回路網を電力減少させる処理は、図７およ
びそれに付随する記述で説明したように、ブロック４５
８，４６０，４６２以外は、回路網を電力増大する処理
と全く同じである。ブロック４５８は遅延グラフＧ_Dの
各エッジに対するタイミング制限、 Δａｔ（ｎｓｕｃｃ）≧Δａｔ（ｎｐｒｅｄ）＋Δｄｅ
ｌａｙ（ｎｐｒｅｄ，ｎｓｕｃｃ）を設定する。ブロック４６０は式（１３）および（１
４）に基づく境界条件を示す。ブロック４６２は、電力
減少ΔＰおよび／または遅延増大ΔＤが、総１次電力減
少が最大化されるように、ＤＥＬＴＡ（ＳＩＮＫ）だけ
回路網遅延を増大させるために、各遅延セグメントに対
してどんな値をとるかを判定する。

【００８２】独立の電力増大処理７００と同様、電力減
少処理は電力最小化処理３００とは独立に用いることが
できる。独立の電力減少処理は図１２に示す。また、電
力減少処理４５０と独立の電力減少処理７５０の唯一の
相違は、ブロック７５２，７５４，７５６，７６６であ
る。これらのブロックは上述の独立の電力減少処理７０
０のブロックと全く同じである。Ｖ．電力最適化および切断集合電力増大処理と電力減少処理に用いられる部分集合は、
それぞれ典型的に異なる部分集合である。この特性は上
述の処理３００が、全論理回路網に用いられる電力を究
極に減少させ、最小化することを許容するものである。
上述の電力増大処理３０８および電力減少処理３１０に
用いられる部分集合は、下記のように確認される。本発
明は、開示された本発明と組合せて使用される部分集合
を決定するために、既知あるいは将来発展すると予想さ
れるどんな形態の技術の使用も意図している。

【００８３】一般的に、論理回路網の入力から出力まで
には複数の異なるパスが存在する。各パスは異なる回路
素子の集合を含んでいる。異なるすべてのパスの中で、
最大のパス遅延は論理回路網の総遅延を決定する。各固
有パスに対するパス遅延は、そのパスに存在する各遅延
セグメントにおける遅延の合計である。

【００８４】切断集合は、すべてのパスを一度に切断す
る回路の集合である。電力最適化処理は２種類の切断集
合、（１）Ｌ集合および（２）Ｍ集合を用いる。Ｌおよ
びＭ集合は上述の電力最小化処理を実施するより一般的
な手段である。Ｌ集合は電力増大される回路の集合また
は遅延セグメントの集合であり、Ｍ集合は電力減少され
る回路の集合である。Ｌ集合は論理回路網内の各パスを
少なくとも一度切断し、Ｍ集合は論理回路網内の各パス
を多くとも一度切断する。

【００８５】説明のために電力減少処理４５０を考え
る。電力減少は遅延の増大を許容することと同じであ
る。本発明の目的の１つは所定のＲＡＴを満たすことな
ので、回路網はすべてのクリティカル・パスの２度以上
の増大を許容することができない。遅延は回路網を電力
減少させるときに固有に増大する。このため、各特定の
回路において２度以上遅延を増大させる必要はない。一
方、電力増大を行うときは、いくつかのパスが２度以上
遅延を減少させなければならないことを考慮する必要は
ない。Ｌ_Cは以下を最小化するＬ切断集合とする。

【００８６】

【数１８】

【００８７】Ｍ_Cは以下を最大化するＭ切断集合とす
る。

【００８８】

【数１９】

【００８９】基本概念は、上述の電力増大処理および電
力減少処理の際、遅延が同じで総電力が最小化されるよ
うに、一方の部分集合の集合と他方の部分集合の集合の
トレードオフが存在することである。

【００９０】線形プログラミング技術はＬ集合およびＭ
集合を確認するために実施される。上述の処理は論理回
路網が比較的小さいとき良好に動作する。しかし回路網
が大きくなると（例えば、遅延セグメントが約１０，０
００個）、計算時間が増大する。その結果、ヒューリス
ティックまたは他の発展アルゴリズムが、大規模回路網
の部分集合を分離させる好適な方法となる。ＶＩ．全論理回路網の遅延−電力トレードオフ最後に、図１３に示すような１つの最終ステップが存在
する。ときどき、電力の節約または増大におけるＲＡＴ
の増大または減少により、劇的に有利な回路網が存在す
る。ステップ８１０はＲＡＴを増大または減少させるス
テップと、この新しいＲＡＴに対して図４に示すような
最小化処理を繰り返すステップとを含んでいる。これ
は、遅延の増大または減少が全論理回路網に対する電力
の相当の節約、すなわち最小の増大を与えるか否かを見
るチェックにより、本発明に完全なサークルをもたら
す。これは基本的に電力を遅延とトレードオフする上述
の処理３００とは反対に、遅延を電力とトレードオフす
る効果を持つ。

【００９１】このため、電力の最小増大を伴うより高速
な回路網（より小さいＲＡＴ）を得るか、または電力の
最大減少を伴うより低速な回路網（より大きいＲＡＴ）
を得ることができる。ＶＩＩ．本発明の２つの実施例表１は図１０に示した論理回路網の電力増大および電力
減少を上述のように繰り返す実施の結果を示す。この繰
り返しはより小さな電力レベルを得ることに成功してい
る。第１列（ＤｅｌｔａａｒｒＴｉｍｅ）はＤＥＬＴ
Ａの初期値を１９０に設定することを示す。遅延の増大
は電力減少と同じであり、遅延の減少は電力増大と同じ
である。さらに、ＤＥＬＴＡ値の前のプラス符号（＋）
は電力減少動作を意味し、マイナス符号（−）は電力増
大動作を意味する。

【００９２】

【表１】

【００９３】第２，３，４列（ａ，ｂ，ｃ）は各個別論
理ブロック６０２ａ〜６０２ｇにおける遅延を示してい
る。第５列（電力）は回路網における総電力を示す。総
電力は処理が電力増大モードにあるか電力減少モードに
あるかによって増大したり減少したりする。各外部論理
ブロック間接続における遅延は２０である。

【００９４】第６列（ＲＡＴ）は各反復ステップにおけ
る要求到達時間を示す。この例では全ＲＡＴは３８０に
設定される。電力減少モードのときは、全回路網遅延は
ＤＥＬＴＡだけ増大する。典型的な開始ＤＥＬＴＡは半
分に分割されたＲＡＴである。このため、表１の第１電
力減少シーケンスに示すように、ＤＥＬＴＡは１９０に
設定され、全回路網遅延が５７０（３８０＋１９０）に
増大し、総１次電力減少は最大化される。しかし、所定
のＲＡＴより少ない任意の値が開始ＤＥＬＴＡに用いら
れることに留意すべきである。総１次電力低下は１５５
７０４から９５３８４である。

【００９５】処理は、第１電力増大シーケンスの際、Ｄ
ＥＬＴＡ（１９０）だけ全回路網遅延を減少させること
により続行され、その結果総１次電力における増大が最
小になる。この処理はＤＥＬＴＡが０に等しくなるまで
続き、０になると総電力は最小化され、全タイミング要
件が満たされる。この場合、総電力は７．７７％減少
し、３８０のＲＡＴは満たされる。

【００９６】注目すべきは、図４に示した処理が、パワ
ーレベルが同じ３１２であるか否かを判定するために要
求されていることである。表１に示した例において、電
力レベルは、与えられたＤＥＬＴＡ内で決して同じでな
いことがわかる。しかし、電力が同じである場合の繰り
返しは、簡略化のために表から除去されている（こうし
て、ＤＥＬＴＡ＝±１９０で電力増大および電力減少の
繰り返しが行われ、電力は同じでままある）。

【００９７】表１の例は特定の開始点（ｄｅｌａｙ＝
（１００，１００，１００））における処理を完了した
結果を示す。電力の減少は７．７７％である。表１に示
すように、最終遅延は（１３３，９６，７１）である。

【００９８】実現可能な電力減少の割合は、開始点に依
存する。しかし、最終電力レベルは開始点によらず比較
的一貫している。最初、総電力が非常に高くなる非常に
不良な設計で始めることも可能である。例えば、図１０
の個々の論理ブロック（ａ，ｂ，ｃ）それぞれに対し
て、開始点が最初、ｄｅｌａｙ＝（２７８，１１，１
１）に設定されるとする。総電力の改良は、６０２９９
９８から１４４４８０であり、節約は４０７３％であ
る。しかし、最終総電力はほぼ同じか、あるいは無視で
きる丸め誤差内にある。図１０の単純な回路網に対する
正確な最適解は、算術計算により（１３２．３，９６．
５，７１．２）と表される。しかし、より複雑な回路で
は、最適解は手で計算できない。よって、本発明が必要
になる。

【００９９】

【表２】

【０１００】表２は電力増大および電力減少シーケンス
を一度実行した例における部分集合（切断集合）の使用
を示す。表２に示した論理ブロックは図２に示した論理
ブロックと、図３に示した遅延グラフに関係する。

【０１０１】表２の上部はｘ印を付けた遅延セグメント
のＭ集合に関する電力減少シーケンスを示す。この遅延
セグメントの集合のみが電力減少され、集合内の各遅延
セグメントの各々の遅延が増大する。

【０１０２】ＤＥＬＴＡは１０に設定する。表は電力減
少シーケンスの前の遅延Ｄを示し、電力減少シーケンス
の後の遅延Ｄ′を示す。表は電力が３６６０８１から３
３０２８２に低下し、遅延セグメントのＭ集合は遅延が
１０だけ増大したことを示す。

【０１０３】表２の下部はｘ印を付けた遅延セグメント
のＬ集合に関する電力増大シーケンスを示す。またして
も、この遅延セグメントの集合だけが電力増大される。
注目すべきは、この集合が電力減少処理に用いたＭ集合
とは異なっていることである。しかし、一般的に、Ｌ集
合およびＭ集合は共通の要素を有する。表２は電力が３
３０２８２から３４８０６０に増大し、選択された遅延
セグメントが各々遅延を１０だけ減少させたことを示
す。

【０１０４】この電力増大および電力減少の１シーケン
スは、総電力がどのように減少され（３６６０８１から
３４８０６０になった）、全回路網のタイミング遅延
が、上述の処理が始まるときと同じであることを示す。

【０１０５】上述のシーケンスは複数回実施される。反
復は、ＤＥＬＴＡが減少され上述の処理が再び始まって
電力のさらなる減少がなくなるまで続く。

【０１０６】

【表３】

【０１０７】表３は図２の論理回路網および図３の遅延
グラフ上で、本発明の電力最小化処理３００を完全に実
施した他の表である。第１列はどの反復が実施されたか
を示す。第２列は特定の反復にＤＥＬＴＡが用いられた
ことを示す。第３列は特定の反復が生成した電力の差を
示す。最後に、第４列は論理回路網２００への総電力を
示す。図示のように、１から１４までの反復は、より少
ない電力レベルの生成に成功している。前述のように、
同じＤＥＬＴＡが時として２度以上使用される。例え
ば、反復６，７，８は９と同じＤＥＬＴＡを使用してい
る。遅延の増大は電力減少と同じであり、遅延の減少は
電力増大と同じである。論理回路網の総電力の減少は、
最後の列に見られる。

【０１０８】

【表４】

【０１０９】表４は３つの分離された別個の開始点での
処理結果を示す。これによると、どの開始点が使用され
たかによって、電力改善（％）に対する３つの違った値
が存在する（例えば、ランダムに選択された開始点では
改良は１７２１％）。しかし、処理３００は論理回路網
の最終電力が開始点によらず同じであるという結果とな
っている。

【０１１０】

【発明の効果】本発明により、ＶＬＳＩ回路において全
システム・タイミング要件を維持しながら、電力レベル
を最小にする新しい改良された方法および装置が提供さ
れる。

【図面の簡単な説明】

【図１】本発明の環境を示すブロック図である。

【図２】第１の論理回路網の略図である。

【図３】有向遅延グラフである。

【図４】本発明の電力最小化方法のフローチャートであ
る。

【図５】ＲＡＴチェックのフローチャートである。

【図６】初期化のフローチャートである。

【図７】本発明の電力減少方法のフローチャートであ
る。

【図８】本発明の電力増大方法のフローチャートであ
る。

【図９】電力−遅延特性グラフである。

【図１０】第２の論理回路網の略図である。

【図１１】電力増大方法のフローチャートである。

【図１２】電力減少方法のフローチャートである。

【図１３】本発明の遅延−電力トレードオフ処理のフロ
ーチャートである。

【符号の説明】

１０２アプリケーション・プログラム１０３コンピュータ援用設計自動化システム１０５チップ製造機能（システム）１０８オペレーティング・システム１１０マクロ命令コード１１４ＲＡＭ１１６ＣＰＵ１１８Ｉ／Ｏインタフェース１２６ターミナル１３０データ記憶１３４プリンタ２００代表的論理回路網２０２論理ブロック２０４，２０５論理ブロック２０２の入力２０６論理ブロック２０２の出力

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 8832−4ＭＨ０１Ｌ 21/82 Ｃ 8839−5ＪＨ０３Ｋ 19/00 １０１Ｄ (72)発明者ウィング・キン・ルックアメリカ合衆国ニューヨーク州ヨークタウンハイツバリーコート 2542 (72)発明者ドナルド・ティー・タングアメリカ合衆国ニューヨーク州マウントキスコアールアール＃１フォックスデンロード 49 (56)参考文献特開昭61−283220（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】１以上の回路素子を含みタイミング制限を
受ける論理回路網の総電力を最小化するコンピュータ・
ベースの方法において、（ａ）全回路網遅延が所定量だけ増大するように上記論
理回路網の電力を減少させたときに、総１次電力減少が
最大になるように、上記タイミング制限を満たす範囲内
で、上記論理回路網の論理ブロックの電力及び遅延を割
り当てるステップと、（ｂ）上記全回路網遅延が上記所定量だけ減少するよう
に上記論理回路網の電力を増大させたときに、総１次電
力増大が最小になるように、上記タイミング制限を満た
す範囲内で、上記論理回路網の論理ブロックの電力及び
遅延を割り当てるステップと、（ｃ）上記最大の総１次電力減少及び上記最小の総１次
電力増大に基づいて電力遅延動作点を設定するステップ
とを含む、タイミング制限を受ける論理回路網の総電力を最小化す
るコンピュータ・ベースの方法。