JPH0766400B2 - クロック・スキュー低減方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＶＬＳＩ（超大規模
集積）回路の設計に関し、特に、あるシステムのデジタ
ル・チップ・システム内、及びクロック・スキュー（ず
れ）の少ないチップのシステム内の、異なるロジック回
路における各クロック・シグナルの到着時間のスキュー
を少なくする方法に関する。

【０００２】

【従来の技術及びその課題】データ・プロセサなどのデ
ジタル・システムは、複数のＶＬＳＩチップ（代表的な
ものはプリント回路基板に３、４個ないし１２個以上）
のシステムとして実用に供されている。半導体技術によ
るが、各チップのロジック回路は最大７５，０００個に
もなり、すべてナノ秒またはピコ秒のゲート遅延時間
（ディレイ）で動作する。このようなシステムの動作
は、全体として、全チップのロジック機能の同期をとる
ためのクロック・シグナルの数に依存する。システムの
最大速度は、こうしたクロックによって決まるサイクル
時間に比例する。

【０００３】これらのクロック・シグナルは、システム
内の各種の機能ロジック回路において、同じチップ上で
も異なるチップ上でも、所定のシーケンスで届くことが
必須の要件である。サイクル時間の限定は、到着時間の
スキューによってロジックにエラーの生じることがない
ように、注意深く行わなければならない。スキューは、
クロック・シグナルが、異なるデスティネーションへ向
かってゲートを通過するとき、ゲート数が異なると発生
し得る。クロック・ツリーの異なるブランチ（枝）にお
ける負荷が異なるときにもスキューが発生し得る。ま
た、異なるブランチの配線によってディレイが変わると
きにも起こり得る。

【０００４】クロック・スキューによって生じる問題は
２つに分けられる。順列とみられる２つのクロック・シ
グナルがオーバラップすると“アーリー・モード”フォ
ールトが発生し、データ・シグナルが、想定時間よりも
１クロック・サイクル早く転送される。クロック分離の
ためにシステムのサイクル時間のうち使用可能な部分が
少なくなると“レイト・モード”の問題が生じる。いず
れの問題も、システムのチップ１個の回路相互間、及び
異なるチップ２個の回路相互間で生じ得る。

【０００５】従来のＣＭＯＳ技術を採用したチップ６個
の代表的なプロセサ基板には、サイクル時間５０ｎｓで
動作するものがある。システム全体は、システム内の異
なる回路及びチップにおけるクロックの到着時間のスキ
ューを除けば何も変化させずに、１０％ないし２０％高
速に動作することができる。また、クロック・スキュー
が少なくなれば、これに比例して、実現可能なサイクル
時間が短縮される。１ナノ秒のスキューがなくなれば、
サイクル時間は１ナノ秒短くなる。

【０００６】

【課題を解決するための手段】この発明は、ＶＬＳＩデ
ジタル・チップのシステムにおいて、異なるロジック回
路にクロック・シグナルが到着する時間のスキューを、
同じチップ上でも、システムの他のチップ上でも低減す
ることによって、サイクル時間を短縮するものである。
この目標は、設計時間を短縮するとともに、すべて人手
による設計を伴い、時間とコストのかかる、かなり直観
的な手続きをなくすことによって達成される。

【０００７】この発明は、広い意味では、システムの各
チップの各クロック・ツリーを成す各ネットのディレイ
を等しくするものである。各ツリーはいくつかのレベル
に分けられ、ディレイは各レベルで等しくされる。レベ
ルのディレイは、各ネットに追加されたターミネータ
（終端）回路のキャパシタンスを調整することによって
等しくされるので、ネットの容量負荷が同じになる。レ
ベル・ディレイはまた、各ネットのドライバ回路のパフ
ォーマンス・レベルまたはパワー・レベルを調整するこ
とによって等しくされる。これによってネットの容量負
荷が補正される。負荷が、補正可能な下限よりも小さく
なれば、ターミネータを、それが必要なネットだけに追
加することができる。

【０００８】

【実施例】図１は、デジタル・コンピュータに使用でき
るようなＶＬＳＩ（超大規模集積）デジタル集積回路チ
ップ１０１、１０２のシステム１００を示す。この例で
は、チップは、従来のＣＭＯＳ（相補型金属酸化膜半導
体）技術で生産される。

【０００９】チップ１０１は、１組のロジック回路１１
０を含み、回路１１０のクロック・ラッチ（ＬＡＴ）１
１１（ＡないしＮ）は、組み合わせロジック・ゲート１
１２につながる。ライン１１３は、チップ１０１へデジ
タル入力シグナルを転送し、ライン１１４は、チップ外
のデスティネーションへ出力シグナルを転送する。シグ
ナル１１３、１１４は、いずれのロジック・ゲート１１
２へも接続でき、ゲートは任意に配線してラッチ１１１
につなぐことで、所望の機能を実現できる。代表的なチ
ップでは、個別ロジック回路１１０が２５，０００ない
し７５，０００個になり、うち３００ないし２，５００
個をラッチ１１１とするのが通常である。

【００１０】クロック・ツリー１２１、１２２の組１２
０は、従来のクロック・シグナルＣ１、Ｃ２をライン１
２３、１２４で受け取る。クロック・ツリー１２１は、
Ｃ１を再付勢し、そのコピーを、ブランチ・ライン１２
５を通して、いくつかのラッチ１１１へ供給する。当該
技術の最大許容ファンアウトが、単位負荷で約５であっ
て、チップ１０１にラッチが２，５００個あれば、クロ
ック・ツリー１２１は、出力ライン１２５（Ａないし
Ｎ）を５００ライン与えなければならない。ラインはす
べて同じ負荷であるのが望ましいが、ラインによっては
異なることがある。たとえばライン１２５Ｂの負荷は、
ラッチ１１１Ｆ、１１１Ｇ、１１１Ｈの３つだけであ
る。クロック・ツリー１２２は、Ｃ２を再付勢し、それ
をブランチ・ライン１２６を通してゲート１１１へ供給
する。ここでも、最大で約５００のブランチ（１２６Ａ
ないし１２６Ｎ）が必要になることがある。

【００１１】すべてのクロックをすべてのラッチ１１１
へ供給する必要はない。たとえばゲート１１１Ｄには、
ツリー１２２からのクロック入力はない。２つのクロッ
ク・ツリーの異なるラインを同じラッチに接続できる。
ラッチ１１１Ｆはライン１２５ＢからＣ１を（ブランチ
１２５ＢＡを介して）受け取るが、Ｃ２はライン１２６
Ａから（ブランチ１２６ＡＮを介して）受け取る。クロ
ック・シグナルには、ロジック入力からの活動化または
非活動化を必要とするものがある。たとえば診断機能や
シングル・ステップの機能では、ライン１２７のロジッ
ク・シグナルＬ１がすべての出力ライン１２５を非活動
化しなければならないことがある。他の機能では、たと
えばライン１２５ＡがＣ１をゲート１１１Ａないし１１
１Ｅへ送信するのを禁止し、他のライン１２５は各々の
ロジック・ゲートへＣ１を転送し続けなければならない
ケースがある。ライン１２８のロジック・シグナルは、
クロック・ツリー１２２に対して同じ機能を提供する。

【００１２】チップ１０２は、チップ１０１のものと類
似のロジック・ゲートとクロック・ツリーを含む。チッ
プ１０１、１０２は、Ｃ１とＣ２を並列に受信する。チ
ップ１０２に入るクロック制御ロジック入力Ｌ１、Ｌ２
は、チップ１０１に入る入力と同じでも別でもよい。チ
ップ１０２のロジック入力１０３と出力１０４は普通、
少なくとも部分的には、１０５などのチップ間配線によ
ってチップ１０１のライン１１３、１１４と相互に接続
される。

【００１３】マルチ・チップ・システム１００が正しく
動作するためには、チップ１０１のすべてのロジック・
ゲート１１１がクロック・シグナルＣ１を同時に受信
し、すべてのゲートがＣ２を同時に受信し、すべてのゲ
ートにおいてＣ１とＣ２との時間間隔が正確に忠実に保
たれなければならない。これと同じことが、チップ１０
２についても当てはまり、また、チップ１０２内のＣ１
とＣ２の両方について、入力からゲートまでのタイミン
グは、チップ１０１のタイミングに正確に追従するもの
でなくてはならない。これらの条件をすべて満足できる
までは、クロック・サイクル時間の消費は、アーリー・
モードやレイト・モードのタイミング・フォールトが発
生しないように行われなければならない。

【００１４】図２は、図１の１２１などのクロック・ツ
リーを示す。ツリーの第１レベル２１０では、従来のレ
シーバ回路（ＲＣＶＲ）２１１が、ライン１２３のクロ
ック・シグナルＣ１をネット２１２の中間シグナルに変
換する。このシグナルは、チップ１０１のネット２１２
上の、ある一定の最大負荷（ファンアウト）までをドラ
イブできる。この負荷は、チップ技術により異なるが、
通常はＣＭＯＳチップで回路入力４ないし６である。こ
の例では、最大ファンアウトとして５が用いられてい
る。ライン１２７のロジック・シグナルＬ１は、上述の
ように、レシーバのオン／オフを切り替えることもでき
る。

【００１５】中間シグナル２１２は、従来のドライバ回
路（ＤＲＶＲ）２２１（ＡないしＮ）の第２レベルの組
２２０の入力に現れ、入力ライン１２３上の元のシグナ
ルよりもある程度ディレイが生じる。このディレイの程
度は、主に、レシーバ２１１の出力につながるキャパシ
タンスによって変化し、これはライン２１２のすべての
第１レベル・ブランチ２１２Ａないし２１２Ｎのキャパ
シタンス、このネットの各ドライバ回路の入力キャパシ
タンス、及びターミネータ回路（ＴＲＭ）２１３のキャ
パシタンスから成る。表１とあわせて述べるように、ツ
リーは、第１レベルの各ブロックのトータル・レベル・
ディレイが同じ値となるようにターミネータ２１３のキ
ャパシタンスを調整することによって、所望の第１レベ
ル・ディレイが得られるように設計される。（用語につ
いて注記すると、“ネット”は、ライン２１２とそのブ
ランチ２１２Ａないし２１２Ｎによって形成されるネッ
トなど、あるラインとそのブランチのネットワークをい
う。“ステージ”は、ドライバ及びその出力に接続され
たネットワークである。ドライバ２１１、ライン２１
２、及びブランチ２１２Ａないし２１２Ｎが１つのステ
ージを成す。これは第１レベル２１０で唯一のステージ
である。）この例では、回路２２１（ＡないしＮ）は同
一であり、すべて固定パワー・レベルが同じである。

【００１６】ツリーの第２レベル２２０では、ドライバ
２２１（ＡないしＮ）が、第１レベル２１０から各ブラ
ンチ２１２（ＡないしＮ）を受け取る。第２レベルのド
ライバ２２１（ＡないしＮ）は各々同一である。最大フ
ァンアウトは５で、５つもの負荷が置ける。設計もすべ
て同一である。出力パワー・レベルも同じであり、入力
から出力への回路ディレイも同じである。ドライバ２２
１Ａは、第１レベルの中間シグナル２１２を第２レベル
の中間シグナル２２２に再付勢し、第２レベル・ブラン
チ２２２（ＡないしＮ）で、単位負荷ドライバを別に５
個までも付勢できる。第２レベルの所要負荷は、トータ
ル・ネット・ディレイがある特定の値になるように、タ
ーミネータ２２３Ａのキャパシタンスを調整することに
よって得られる。他の第２レベル・ブランチも同様であ
るが、各々、その出力ライン２２２Ｎのブランチ２２２
（ＮＡないしＮＮ）の個数が異なり、したがって、その
ターミネータ２２３Ｎの調整が異なってもよい。これが
必要なのは、入力から出力へのディレイが、すべてのブ
ランチ２２２（ＡＮないしＮＮ）に対して同じでなけれ
ばならないからである。（そしてこのディレイは、チッ
プ１０１のすべてのクロック・ツリーについて同一でな
くてはならず、１０２など他のチップのすべてのクロッ
ク・ツリーとも同じでなくてはならない。）

【００１７】ツリーの第３レベル２３０では、ドライバ
２３１（ＡＡないしＡＮ）が、各ブランチ２２２Ａを受
け取り、ライン２３２（ＡないしＮ）に第３レベルの中
間シグナルを生成し、前の、ライン２２２Ａの中間シグ
ナルに対して所望のディレイが得られる。ここでもこの
ディレイの程度は、主として、ライン２２２Ａのブラン
チのキャパシタンス、各ドライバ回路２３１（ＡＡない
しＡＮ）の入力キャパシタンス、及びターミネータ回路
２２３Ａ（必要に応じて追加される）のキャパシタンス
から成るブランチのトータル・キャパシタンスによって
変化する。このレベルの目的は、第３レベルの各ブラン
チのトータル・ディレイを、ツリー１２１（並びに図１
のチップ１０１の他の各ツリー、及びチップ１０２のす
べてのツリー）の第３レベルの他のブランチに生じるデ
ィレイと同じ値にすることにある。

【００１８】このレベル及び後続のレベルではきわめて
多数のブランチが考えられるので、ディレイの調整方法
は、ツリーの第３レベルと後続のレベルでは異なる。こ
のレベルでは、ブランチ数は倍になって６４ないし２１
６の範囲であり（各々、最大ファンアウトが単位負荷で
４ないし６の場合）、次のレベルでは、ブランチ総数が
最大３２０ないし１５１２の範囲となる。各レベルに２
１３、２２３（ＡないしＮ）などのターミネータを使用
すれば、かなりのチップ空間が占有される。逆に、第１
と第２のレベルでのターミネータ総数はわずか５ないし
３７（ファンアウト４ないし６）であり、チップ１０１
で使用できる回路セルの割合はわずかである。

【００１９】そのため、ドライバ２３１（ＡＡないしＮ
Ｎ）はすべて同一ではない。回路のトポロジは同じだ
が、出力デバイスは、個々のサイズを変えて生産でき
る。ＣＭＯＳデバイスでは、チャネル幅が広いほどパフ
ォーマンス・レベルが高いので、同じディレイで、より
大きな負荷（キャパシタンス）をドライブできる。表１
とあわせて説明するように、この例のドライバ・サイズ
の範囲では、出力負荷ゼロから最大ファンアウト、プラ
ス、配線負荷までの全範囲を補正することはできない。
したがって、第３レベル・ドライバからの実際のファン
アウトが、その全容量の何割かよりも少ない場合、２３
３ＡＡなどのターミネータがライン上に置かれ、負荷
が、少なくともドライバの複数のパワー・レベルのいず
れか１つによって補正できる最小値にまで引き上げられ
る。通常、クロック・ツリーは対称性が大きい（あるい
は対称性が大きくなるように設計できる）。したがっ
て、実際には、ほとんどのツリーに必要になるターミネ
ータはごくわずかである。すなわち、本発明は、ディー
プ・レベルではターミネータ用に余分のチップ・セルを
要するが、その数は小さく、ディープ・レベルで固定パ
ワー・ドライバを採用する場合に必要な個数のうち、多
くても１、２％にすぎない。第３レベルのターミネータ
２４３は、実際にはそれらのうちわずかしか存在しない
ため、破線のボックスで示した。第３レベルの他のブラ
ンチに及ぶディレイも、たとえばマルチ・パワー・ドラ
イバ２３１ＮＮとターミネータ２３３ＮＮから分かるよ
うに、同じように調整される。

【００２０】この実施例では、回路技術にファンアウト
制限があるため、４つのツリー・レベルが必要である。
他の回路、他の技術ではレベル数の増減が考えられる。
こうした状態は、レベル２３０などの中間レベルを増減
することによって簡単に実現できる。

【００２１】ツリーの第４（最終）レベル２４０では、
ドライバ２４１（ＡＡＡないしＡＡＮ）が、ライン２３
２ＡＡの各ブランチ２３２（ＡＡＡないしＡＡＮ）を受
け取り、ライン２４２（ＡＡＡないしＡＡＮ）に第４レ
ベルの中間シグナルを生成する。ここでライン２３２
（ＡＡＡないしＡＡＮ）では第３レベルの中間シグナル
に対してある一定のディレイが生じる。第４レベルの各
ブランチにおけるこのディレイの変化は、主に、ライン
２４２ＡＡＡの最終ブランチ（子枝）のキャパシタン
ス、これらのブランチ上の各負荷の入力キャパシタン
ス、及びターミネータ回路２４３ＡＡＡ（これらブラン
チの各々に必要に応じて追加）のキャパシタンスから成
る、ブランチのトータル・キャパシタンスによって決ま
る。

【００２２】これら最終ブランチは図１に示したライン
１２５である。すなわちライン２４２ＡＡＡは、図１の
ライン１２５Ａになり、その最終ブランチはライン１２
５（ＡＡないしＡＮ）である。同様にライン２４２ＡＡ
Ｂはライン１２５Ｂになり（ブランチは１２５ＢＡない
し１２５ＢＮ）、以下、ライン１２５Ｎを介してブラン
チ１２５（ＮＡないしＮＮ）につながるライン２４２Ｎ
ＮＮへ至る。ドライバ２４１ＡＡＡは、パワー・レベル
の異なる複数のステップのいずれか１つで構成でき、最
終ブランチのトータル・キャパシタンスによるディレイ
とドライバの伝播ディレイが、所定範囲のディレイ内に
収まる。これらのドライバは必要に応じてゲートでき
る。たとえばドライバ２４１ＡＡＢは、図１の組み合わ
せロジック１１２からゲート・シグナル１１３を受け取
り、他のクロック・シグナルとは独立した出力クロック
・シグナル２４２ＡＡＢを活動化あるいは抑制する。

【００２３】先行するレベルと同様、ターミネータ２４
３（ＡＡＡないしＡＡＮ）は、必要に応じて追加でき、
ドライバ回路の異なるパワー・レベルまたはパフォーマ
ンス・レベルによって調整できる最小値にまで負荷を引
き上げられる。最終レベルの他のブランチ（ドライバ２
４１ＮＮＮ、ターミネータ２４３ＮＮＮまで）も、全体
のディレイを可能な限り等しくするために、（同じチッ
プ及び他のチップ上の他のクロック・ツリーの最終レベ
ルと）同様に設計される。

【００２４】こうして、クロック・ツリー１２１のトー
タル・ディレイは、図１のライン１２３のＣ１入力から
クロック入力１２５（ＡＡないしＮＮ）、ロジック・モ
ジュール１１１（ＡないしＮ）まで同じになる。また、
このディレイは、ライン１２４のＣ２からクロック入力
１２６（ＡＡないしＮＮ）までのディレイとも同じであ
る。さらにこのディレイは、同じシステム内の１０２な
ど、これらのクロックを受け取る他のすべてのチップ上
の同様のクロック・ツリーとも同じである。（このほ
か、入力ライン１２３、１２４のチップ間配線ディレイ
を補正する方式が従来からある。）

【００２５】図３は、クロック・ツリー１２１、１２２
などに使用できる従来のトポロジの回路を示す。ＦＥＴ
符号の‘Ｐ’はＰチャネル・デバイスを、‘Ｎ’はＮチ
ャネル・デバイスを示す。

【００２６】ドライバ回路３１０は、その出力（ＯＵ
Ｔ）３１２で５つの単位負荷をドライブするように入力
３１１を再付勢する、非反転ドライバである。このドラ
イバは、たとえば第２レベル・ドライバ２２１（Ａない
しＮ）の固定パワー・レベルで使用できる。

【００２７】回路３２０は、その出力３２２で５つもの
単位負荷を接続するように入力（ＩＮ）３２１を再付勢
する、反転ドライバである。出力の極性は入力のそれか
ら反転される。このドライバの（または他の）パワー・
レベルまたはパフォーマンス・レベルは、従来の方法に
従って出力ＦＥＴ３２３、３２４の寸法を変えるだけで
変更できる。チャネル幅が広がれば、供給電力が増加
し、与えられた負荷が、短いディレイでドライブされる
（つまり同じディレイで大きい負荷がドライブされ
る）。ドライバ３２０は、パワー・レベルが本発明で必
要な範囲内にあるものであれば、チップ上の同じサイズ
の回路内に物理的に配置できるので、大きいＦＥＴ（少
なくとも、本発明で考慮している範囲内）を使用する際
にチップ面積を広げる必要はない。

【００２８】ドライバ回路３３０は、図２の２４１ＡＡ
Ｂなどのゲート・ドライバとして使用できる。その場
合、出力３３３は、２つの入力３３１、３３２の論理Ｎ
ＯＲである。ここでもまた、出力ＦＥＴ３３４、３３５
の寸法を変えることによって、同じセル・サイズ内で異
なるパワー・レベルが得られる。

【００２９】回路３４０は、コンデンサとして再配線さ
れたインバータで、図２の２１３、２２３（Ａないし
Ｎ）、２３３（ＡＡないしＮＮ）、２４３（ＡＡＡない
しＮＮＮ）などのターミネータとして用いられる。ＰＦ
ＥＴ３４２のチャネルは、正電源Ｖｄｄに短絡・配線さ
れ、ＮＦＥＴ３４３の短絡チャネルは接地される。これ
により、双方向のシグナル・スイングに対するキャパシ
タンスが得られる。回路の端子３４１でのキャパシタン
ス値は、２つのデバイスの物理寸法が同じなら、各デバ
イスのゲート／チャネル間キャパシタンスである。典型
的なＣＭＯＳの場合、デバイス寸法は、独立した２０の
ステップで設定でき、０．０５ｐＦないし１．０ｐＦの
範囲のキャパシタンス値が得られる。もしこれで充分な
範囲が得られなければ、ターミネータ回路３４０を並列
に追加できる。ここでは、あるターミネータに言及する
場合、これは複数のターミネータ回路にも当てはまるこ
とに注意されたい。

【００３０】他の半導体技術にも、汎用ドライバと容量
ターミネータを提供するための同様の方法がある。たと
えばバイポーラ（ＢＩ）ＣＭＯＳ技術では、抵抗素子の
サイズやバイポーラ・トランジスタのサイズを変えるこ
とによって、パフォーマンスまたはパワーを変化させる
ことができる。ここでいう“パワー”レベルと“パフォ
ーマンス”レベルは同義語であり、負荷を、異なる速度
もしくは異なるディレイでドライブする回路の能力をい
う。

【００３１】図４は、図３の３１０などのドライバ回路
における各パワー・レベルについて、代表的な回路ディ
レイと容量負荷を対比したグラフ４００である。回路３
２０、３３０も同様の関係を示すが、値はわずかに異な
る。回路の最小パワー・レベルでは、カーブ４１０Ａ
が、出力負荷０．２０ｐＦで約０．５０ｎｓから、最大
設計負荷２．４０ｐＦで約２．６ｎｓまでの速度変化を
示している。次に大きい（パワー、パフォーマンスとも
大きい）レベルは、カーブ４１０Ｂのように、すべての
負荷についてディレイがいくらか小さい。最大パワー・
レベル（カーブ４１０Ｎ）は、ディレイが最も少なく、
他のレベルよりも負荷に対する変化が少ない。後述する
設計方法では、このグラフの縦軸にブランチの所要ディ
レイがとられ、所与のドライバの容量出力負荷は、グラ
フ４１０の横軸で、許容負荷範囲内にとられる。各々の
交点に最も近いカーブ４１０（ＡないしＮ）が選ばれ
て、所望のディレイ効果を与える特定の回路レベル（ま
たはばｓ）が選択される。

【００３２】表１は、本発明を適用するための設計方法
５００のステップを示す。この方法は、経験ある回路設
計者によって、すべてデジタル・コンピュータに適用で
きるが、コンピュータ・プログラムと回路設計者によっ
て適用するのが望ましい。

【００３３】

【表１】

【００３４】まず、ステップ５０１では、システム１０
０全体のパラメータが定義される。パラメータは、用い
られる半導体技術、チップ・サイズなどによって異な
る。パラメータのうち主要なものは、クロック・ツリー
に使用する回路素子のファンアウト、ツリーのレベル
数、配線ネットの最小許容負荷、ターミネータとマルチ
・パフォーマンス・ドライバ回路の個数と特性、及びク
ロック・ツリーの各レベルに求められるディレイであ
る。レベル・ディレイは、いずれのレベルについても、
当該レベルの回路のブロック・ディレイ（ドライバ回路
の伝播時間）と、ネット配線のＲＣ時定数による配線デ
ィレイから成る。レベル・ディレイの代わりに“ステー
ジ・ディレイ”という言葉がよく用いられる。これは、
レベル・ディレイが、当該レベルの各ステージ（１ドラ
イバとその出力ネット）に生じるディレイと等しいから
である。レベル・ディレイは、どのレベルにおいても、
システムの全チップの全ツリーについて同一である。た
だし、あるレベルのディレイは、別のレベルのディレイ
と同じにする必要はなく、実際には異なるのが普通であ
る。レベル・ディレイは、環境による不可避的な影響と
プロセス変動によって生じるクロック・スキューを可能
な限り抑えるためには、小さくする必要がある。ツリー
のレベルを少なくすれば、クロック・ディレイは全体と
して短縮できる。一方、ツリー内のドライバのファンア
ウトを制限すれば、補正されない転送ライン・ディレイ
が小さくなる。ここで重要なポイントは、クロック・ツ
リーは、システムのユニットとして構成しなければなら
ないということである。ツリーは、同じシステム内の他
のツリーを考慮しないで個別に設計することはできな
い。

【００３５】ステップ５０２では、システム１００内の
各チップ１０１、１０２などに対する後続ステップが繰
り返される。

【００３６】ステップ５１０ないし５１６では、現在の
チップ上の１２１、１２２などのツリー（レシーバ２１
１に最も近いもの）の特定のレベルが設計される。この
発明では、ステップ５１０ないし５１４では、機能ロジ
ックによってゲートされないレベル（２１０、２２０、
及び２３０）が処理の対象になる。ステップ５１０で
は、各ツリーについて後続ステップが１回実行される。

【００３７】ステップ５１１は、選択されたツリーの上
位レベルについて繰り返される。この発明の実施例で
は、“上位”レベルとは、パフォーマンスが一定のドラ
イバと各ネットのターミネータが用いられるレベルであ
る。次にステップ５１２では実際のロジックが統合され
る。たとえばレベル２１０の場合、ステップ５１２で
は、シグナル１２３を再付勢して、ネット２１２を介し
て次のレベルのドライバへ送ることができるレシーバ回
路または“ブック”が指定される。次に、必要なドライ
バ２２１の数が判定され、その適用対象として３１０な
どの回路が選択される。これらの回路のデバイス・サイ
ズはすべて同じなので、固定パワー・レベルも同じであ
る。このパワー・レベルは、レベル・ディレイを抑える
ためには比較的高くする必要がある。このレベルでドラ
イバ数が少ないと、チップのトータル・パワーが大きく
消費されることはない。

【００３８】ステップ５１３では、ステップ５１４のた
めにツリーの中間ディープ・レベルが選択される。ツリ
ーの“ディープ”レベルは、実施例のレベル２３、２４
０など、パフォーマンスが可変のドライバ回路を採用し
たレベルである。“中間”ディープ・レベルはレベル２
３０だけで、レベル２４０は“最終”ディープ・レベル
である。したがってステップ５１４は、現在のツリーの
レベル２３０に対してのみ実行される。ステップ５１４
では、必要なドライバ２３１の数が判定され、それらの
ドライバが、第２レベル２２０からの適正ネットに配線
される。ステップ５１４では、図３の３２０などのドラ
イバ回路が選択されるが、特定のパフォーマンス（パワ
ー）レベルまたはバージョンは、この時点では指定され
ない。ここでも、この回路のすべてのパフォーマンス・
レベルが同じチップ空間を占めるので、配置・配線は、
ドライバに最終的にどのバージョン（またはレベル）が
選ばれるかを意識せずに進めることができる。

【００３９】実施例においては、ステップ５１２、５１
４は、回路設計者が、コンピュータをベースにロジック
素子と接続の図を指定する従来のツールを使用して実現
される。代表的なチップでは、最初の３つのレベルに含
まれる回路は約１５０にすぎないので、ここで必要な手
間は少ない。このステップにはターミネータは含まれ
ず、設計の後の段階で追加される。

【００４０】ステップ５２０では、現在のチップ、ゲー
ト１１２、及びラッチ１１１の機能ロジックが統合され
る。ここでのロジックの統合は、従来のコンピュータ・
プログラムによって行うのがよい。

【００４１】ステップ５２０には、クロック・ツリーの
最終ディープ・レベル２４０の統合も含まれる。ステッ
プ５２１では、各ツリーの最終レベル２４０で各ネット
が選択される。ステップ５２２では、現在のネットにタ
ーミネータが条件つきで追加される。このステップの詳
細は表１の下部に示した。ステップ５０３では、現在の
ネットの総負荷が評価される。ステップ５２０で用いら
れる統合プログラムは、ネットに接続された回路の入力
キャパシタンスを調べて合計し、ネットの配線によるキ
ャパシタンスの許容差を追加することによって、この評
価を実行できる。ステップ５０４では、ネット負荷のキ
ャパシタンスが、ネットをドライブする回路によって処
理可能な範囲の最小値よりも小さいかどうかが判定され
る。すなわちネット・キャパシタンスがある一定量より
も小さい場合は、そのレベルのディレイは常に、使用で
きるドライバ回路のパフォーマンスが最小であっても、
先のステップ５０１で求められたディレイよりも小さ
い。ネット負荷が小さすぎる場合、ステップ５０５で
は、そのネットにターミネータが追加されるので、ネッ
ト・キャパシタンスは、少なくとも１つのドライバ・バ
ージョンが所望のディレイを満たすところまで増加す
る。

【００４２】ステップ５０３の評価は、エラー・マージ
ンが大きく、通常は約５０％である。ただしターミネー
タを必要とするのは、全ネットの１％か２％にすぎな
い。ステップ５０４のスレショールドは、ターミネータ
が、最終的に必要になったときには必ず追加されるよう
に、充分に低くされる。後のステップでは、ターミネー
タが、与えられたネットに実際には必要なかったことを
判定できるが、消費されたセルの総数は問題にならな
い。各ターミネータのキャパシタンスの特定の値は、こ
の時点では決定されない。ここでも、ターミネータ回路
のすべてのバージョンに同じチップ空間が必要である。
設計のこの段階では、最終レベルに対する実際のクロッ
ク・シグナル入力は、すべて、ファンアウトが巨大な１
つのブラックボックスである論理素子から広がった同一
ネットとみなすことができる。

【００４３】ステップ５３０では、ネット２３２（ＡＡ
ないしＮＮ）を介してレベル２３０ドライバからレベル
２４０ドライバへの接続を確立することによって、ステ
ップ５１０ないし５１４、５２０ないし５２２で形成さ
れたロジックが組み合わせられる。このステップでは、
クロック・ツリーを切り詰めて、最終レベルをそれらの
最大ファンアウトでドライブする必要のないことが明ら
かになったブランチを取り除くこともできる。ステップ
５３１、５３２では、各ツリーの上位２レベルにある各
ネット２１２、２２２（ＡないしＮ）にターミネータが
追加される。ステップ５３３、５３４では、各ツリーの
最後の（もしくはこの例では唯一の）中間レベルと最終
ディープ・レベルとの間のネットにターミネータが条件
つきで追加される。これらは図２のネット２３２（ＡＡ
ないしＮＮ）である。これらのターミネータは、ステッ
プ５３０でロジックが組み合わせられるまではネット負
荷が評価できないため、先には追加できなかったもので
ある。ステップ５３４の詳細も表１の下にステップ５０
３ないし５０５として示した。クロック・ロジックを２
つの部分に分けて設計し、それらを組み合わせることに
より、クロック・ゲート・シグナル（ドライバ２４１Ａ
ＡＢに示したものなど）と機能ロジックの統合が容易に
なる。他の実施例では、ツリーの全レベルをまとめて設
計するか、設計を他の方法で分離する方が容易であろ
う。

【００４４】ステップ５４０ないし５４２では、チップ
の物理的な設計が行われる。これには従来の“配置・配
線”プログラムが使用できる。このようなプログラムは
高度で複雑であるが、よく知られているものである。こ
れについては、たとえば、A.W ．Aldridge らによる“A
40 K Equivalent Gate CMOSS tandard Cell Chip ”Pro
ceedings 1987 IEEE Custom Integrated Circuits Conf
erence 、pp ．248-251 を参照されたい。この種のプロ
グラムは、従来から、配線長その他のファクタのトレー
ドオフを行うための基準を採用している。プログラム
は、このようなファシリティがどれほど利用できるかに
応じて、配線長の制限に関して上位ツリー・レベルに優
先順位を与えるように設定する必要がある。

【００４５】ステップ５４０では、統合ステップで形成
された各ロジック回路が、チップ上の特定の物理セル位
置に割り当てられる。回路は、この時点で、チップ上に
セル空間を要する全ターミネータを含めて、すべて、設
計に組み込まれる。ただし、この時点では、クロック・
ツリーの第３及び第４レベルにあるターミネータの正確
なサイズも、マルチ・パワー・レベルのドライバ２３１
（ＡＡないしＮＮ）、２４１（ＡＡＡないしＮＮＮ）の
パフォーマンス・レベルも決定されていない。これらは
未決定にしておける。同一サイズのチップ・セル内に、
異なるドライバ、ターミネータがすべて収まるからであ
る。後で正確なレベルを設定するときに配線や配置は必
要ない。

【００４６】ステップ５４１では、これに続く配線ステ
ップのロジックが最適化される。ロジックの機能は当該
方法には必要ではない。もし、回路配置の後、あるクロ
ック・ドライバ出力から後続のドライバの入力までの距
離が、同種の他の距離を大幅に上回る場合は、論理的に
同等な入力を代用できる。たとえば、図２のドライバ２
３１ＮＮが結果的に、チップ上でドライバ２２１Ｎより
もドライバ２２１Ａに近く配置されれば、ドライバ２３
１ＮＮへの入力は、ブランチ２２２ＮＮではなくブラン
チ２２２ＡＢに接続できる。ブランチは、同じツリー・
レベルでしか変更できない。これは、ツリー全体のタイ
ミング特性を保つためである。ステップ５３１は、コン
ピュータ・プログラムによって自動的にか、または経験
あるチップ設計者によって実行できる。

【００４７】ステップ５４２では、配置・配線プログラ
ムが、統合されたロジック設計に従って、チップ上の全
回路素子の相互接続を設定する。これも複雑ではある
が、全く従来どおりの操作である。

【００４８】次に、ステップ５５０ないし５６２では、
チップに対する実際のターミネータ値及びドライバのパ
ワー・レベルが設定される。設計のこの段階は、最も深
い（最終）ツリー・レベルから、最も上位（初期）のレ
ベルへ遡るのが望ましい。ある１つのレベルでの設計
が、それより上のレベルのキャパシタンスにある程度影
響を与え得るからである。

【００４９】したがって、ステップ５５０ないし５５５
では、最初にディープ・ツリー・レベルが設計される。
ステップ５５０では、図２のディープ・レベル２３０、
２４０における繰り返しが、最終レベルである２４０か
ら制御される。ステップ５５１では、統合ステップで生
成された回路トポロジ、デバイス・サイズ、配線長など
についての従来のデータが用いられ、現在のツリー・レ
ベルのすべてのクロック・ツリー・ネットの容量負荷が
評価される。ネットのキャパシタンスは、それに接続さ
れた全回路の入力キャパシタンス（負荷）と、これらの
回路をつなぐ配線の全長とに依存する。この評価は、一
般には、数％の範囲内で正確であり、ステップ５０３の
評価よりもかなり近似した値である。

【００５０】ステップ５５２では、最初に、対象ネット
にターミネータがあるかどうかが判定される。ある場
合、ステップ５５３において、ターミネータ回路のキャ
パシタンスが調整され、ステップ５０１で各ツリー・レ
ベルに対して定義された最小ネット・キャパシタンスが
得られる。この最小値は、ドライバ回路の複数のパフォ
ーマンス・レベルのうち１つが、ステップ５０１で指定
された所望のレベル・ディレイを得るのに選択できるこ
とを保証するものである。

【００５１】次のステップ５５４では、現在のネットに
使用できるドライバのパフォーマンス・レベル（または
バージョン）のうち１つが選択される。このパフォーマ
ンス・レベルは、当該クロック・レベルで、ステップ５
０１で定義された所望のディレイが得られるように選択
される。これは、上述のように、ドライバ内のＦＥＴデ
バイスのサイズを変えることによって行われる。図４に
示したように、１０の異なるパフォーマンス・レベルを
用いることで、システムの全チップ上の全ツリーについ
て、同一レベルにあるすべてのネットに生じるディレイ
に対して、確実な許容差が保証される。あるネットに対
するドライバ・バージョンは、ここでも、グラフを水平
に、所望のディレイから当該ブランチについてステップ
５５１で明らかになった容量負荷の値まで読んでいくこ
とによって選択され、所望のディレイと、算出されたキ
ャパシタンスの交点に最も近いところを通るカーブ４１
０に対応したドライバ・バージョンが選択される。

【００５２】上位レベル（この例では２１０、２２０）
では、各ネットにターミネータが追加される。ステップ
５６０は、現在のチップの各ツリーのこれらのレベルで
繰り返される。ステップ５６１では、ターミネータの値
（図３のそのＦＥＴデバイス３４２、３４３のサイズ）
が調整されて、当該ツリー・レベルについてステップ５
０１で定義された標準ディレイに可能な限り近づく、現
在のネットのトータル・キャパシタンスが得られる。２
０の異なるキャパシタンス・レベルがあれば、かなり近
い許容差が得られる。これらのレベルのドライバはすべ
て固定パフォーマンスが同じである。全体的なディレイ
調整は、ターミネータ値を設定することによって行え
る。

【００５３】ステップ５５３、５６１では、おそらくは
ステップ５０３で与えられた配線キャパシタンス許容差
が大きすぎるために、ターミネータを持つネットが実際
にはターミネータを必要としないと判定することができ
る。こうした場合、これらのステップではターミネータ
を除外して、ネット配線のわずかのキャパシタンスだけ
をそのセルに残せる。除外すればチップ・セルが無駄に
なるが、これが起こるのはきわめて希である。また、タ
ーミネータがなくてもネット・キャパシタンスが大きす
ぎて、ディレイが、当該ツリー・レベルに求められる値
にまで下がることもあり得る。さらに、ブランチのキャ
パシタンスは、最も大きいターミネータ回路が利用でき
るとしても、ディレイを所要値に上げるのに必要な最小
値にまで引き上げられない可能性もある。こうした、希
ではあっても起こり得る状況では、ステップ５５５、５
６２において、警告が記録され、ネット・ロケーション
とエラー・タイプが与えられる。

【００５４】締めくくりのブロック５７０ないし５７２
では補助的な機能が実行される。ステップ５７０は、通
常は回路設計者の制御によって繰り返される。ステップ
５７１では、設計者がチップ設計に手を加えることがで
きる。これは従来からの機能であり、たとえばステップ
５５５または５６２で、この方法の自動化された部分
が、定義されたパラメータ値内の設計を行えなかったこ
とが示される場合に起こり得る。たとえば、ネットの最
小キャパシタンスが、指定ディレイを満足する値よりも
小さい場合、設計者は、ブランチを、比較的分かりやす
いルートに沿って再配線し、キャパシタンスを上げ、よ
ってディレイを長くすることができる。ブロック５５２
では、ネット・リストまたは回路構成が、もしそれが、
ステップ５４１で接続が変更されたことによって、ある
いはステップ５７１で人手が加わったことによって変更
されていれば、更新される。

【００５５】方法５００のステップの実行シーケンス
は、これまで説明した以外は重要ではない。たとえば、
ステップ５０１のパラメータが設定されれば、システム
の全チップの設計を平行して進めることもできる。チッ
プの全ツリーの異なるレベルをまとめて設計したり、各
ツリーの全レベルを、次のツリーに移る前に設計したり
できる。

【００５６】いうまでもなく、クロック・ツリー・レベ
ルの総数は任意である。望ましいのは、上位ツリー・レ
ベルを、各ネットにレベルが固定されたドライバと必須
のターミネータを用いて設計し、ディープ・ツリー・レ
ベルではマルチ・レベル・ドライバと条件つきターミネ
ータを用いることである。上位レベル（各ネットにレベ
ル固定ドライバとターミネータを用いるもの）の数は、
必要に応じて変えられる。使用可能なエリアのうちわず
かな部分しか用いないチップの場合、設計時間は、すべ
てのツリー・レベルでレベル固定ドライバとターミネー
タを使用することによって短縮できよう。その場合、無
駄になったセルはほとんど考慮しなくてよい。逆に、設
計者としては、場合によっては、クロック・ツリーの全
レベルを、マルチ・レベル・ドライバを使って実現し、
他の場合には上位レベルでターミネータに必要なチップ
空間を節約する方が望ましいであろう。これは、おそら
くは、たとえば必要なファンアウトがきわめて低い、非
常に密集したチップに当てはまると考えられる。この設
計方法はまた、すべてのツリーのすべてのレベルに及ぶ
ディレイの同等性を重視している。ある場合には、クロ
ック・スキューをいくらか意識的に導入した方がよいだ
ろう。たとえば、チップによっては、競合状態を防ぐた
めに、あるクロックを別のクロックからのオフセットを
小さくする（ゼロではない）必要もあろう。この発明
は、この要件及びこれと同様の要件を容易に満足するも
のである。

【００５７】

【発明の効果】この発明により、あるシステムのデジタ
ル・チップ・システム内及びクロック・スキュー（ず
れ）の少ないチップ・システム内の異なるロジック回路
における各クロック・シグナルの到着時間のスキューを
低減することができる。

【図面の簡単な説明】

【図１】本発明を採用できる集積回路チップ・システム
のブロック図である。

【図２】図１のクロック・ツリーのブロック図である。

【図３】図２のクロック・ツリーの代表的な回路を含む
図である。

【図４】図２の回路の１つについてディレイと負荷を対
比した図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・フランシス・レンバツチ アメリカ合衆国ミネソタ州ロチェスター、 バイアラ・ロード・ノース・イースト3405 番地 (72)発明者 ブルース・ジヨージ・ラドルフ アメリカ合衆国ミネソタ州ロチェスター、 トウエンテイ・セカンド・アベニユー・ノ ース・イースト4621番地 (72)発明者 ロバート・ラツセル・ウイリアムス アメリカ合衆国ミネソタ州ロチェスター、 エイテイーンス・アベニユー・ノース・ウ エスト2503番地 (56)参考文献 特開 昭59−24324（ＪＰ，Ａ) 特開 平２−54950（ＪＰ，Ａ)

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数の集積回路チップを持ち、各チップに
   １組の機能ロジック回路が含まれ、かつ該チップと同数
   のクロック・シグナルを受け取るデジタル・システムに
   おいて、クロック・スキューを低減する方法であって、 （ａ）レベル数が同じであり、レベルに上位レベルが含
   まれ、該上位レベルの最初の１つのレベルが上記クロッ
   ク・シグナルを受け取り、該レベルにさらにディープ・
   レベルが含まれ、該ディープ・レベルの最後の１つのレ
   ベルが、上記機能ロジックに直結して、該クロック・シ
   グナルを該ロジックに供給し、かつ各レベルに対して個
   別の固定レベル・ディレイを定義し、該レベルの各々の
   該レベル・ディレイが、すべての上記チップのすべての
   上記ツリーについて同一である、複数のクロック・ツリ
   ーを、該チップと該クロック・シグナルに対して定義す
   るステップと、 （ｂ）上記ツリーのすべての上記上位レベルに、該上位
   レベルの各々についてパフォーマンスが同一であり固定
   されたドライバ回路が含まれ、かつ複数のキャパシタン
   スを有するターミネータ回路が含まれ、上記ディープ・
   レベルに、該ディープ・レベルのネットごとに異なり得
   る複数のパフォーマンスを有するドライバ回路が含まれ
   るように、該ツリーのすべてに対するクロック・ロジッ
   クと、該ロジックを相互接続するためのネットとを形成
   するステップと、 （ｃ）上記ツリーのすべての上記ディープ・レベルの各
   々の各ネットについて、 １）上記ネットの負荷を評価するステップと、 ２）上記負荷を、上記レベル・ディレイのうち対応する
   １つを実現するのに必要な最小負荷と比較するステップ
   と、 ３）上記負荷が上記最小負荷よりも小さい場合は、条件
   つき容量ターミネータを上記ネットに接続するステップ
   と、 （ｄ）上記機能ロジックと上記クロック・ロジックとを
   上記チップに配置・配線するステップと、 （ｅ）上記ツリーのすべての上記上位レベルの各々の各
   ネットについて、 １）上記レベル・ディレイのうち対応する１つが実現さ
   れるように、上記ネットのターミネータのキャパシタン
   スを調整するステップと、 （ｆ）上記ツリーのすべての上記ディープ・レベルの各
   々の各ネットについて、 １）上記ネットに条件つきターミネータがある場合に
   は、少なくとも上記最小負荷が得られるように、該条件
   つきターミネータのキャパシタンスを調整するステップ
   と、 ２）上記レベル・ディレイのうち対応する１つが得られ
   るように、上記ネット内のマルチ・パフォーマンス・ド
   ライバのパフォーマンスを調整するステップとを含む、 クロック・スキュー低減方法。
2. 【請求項２】少なくとも１つの集積回路チップを持ち、
   該チップに１組の機能ロジック回路が含まれ、かつ該チ
   ップが複数のクロック・シグナルを受け取るデジタル・
   システムにおいて、クロック・スキューを低減する方法
   であって、 （ａ）レベル数が同じであり、レベルに上位レベルが含
   まれ、該上位レベルの最初の１つのレベルが、上記クロ
   ック・シグナルを受け取り、該レベルにさらにディープ
   ・レベルが含まれ、該ディープ・レベルの最後の１つの
   レベルが、上記機能ロジックに直結して、該クロック・
   シグナルを該ロジックに供給し、かつ各レベルに対して
   個別の固定レベル・ディレイを定義し、該レベルの各々
   の該レベル・ディレイが、すべての上記ツリーについて
   同一である、複数のクロック・ツリーを、該クロック・
   シグナルに対して定義するステップと、 （ｂ）上記ツリーのすべての上記上位レベルに、該上位
   レベルの各々についてパフォーマンスが同一であり固定
   されたドライバ回路が含まれ、かつ複数のキャパシタン
   スを有するターミネータ回路が含まれ、上記ディープ・
   レベルに、該ディープ・レベルのネットごとに異なり得
   る複数のパフォーマンスを有するドライバ回路が含まれ
   るように、該ツリーのすべてに対するクロック・ロジッ
   クと、該ロジックを相互接続するためのネットとを形成
   するステップと、 （ｃ）上記ツリーのすべての上記ディープ・レベルの各
   々の各ネットについて、 １）上記ネットの負荷を評価するステップと、 ２）上記負荷を、上記レベル・ディレイのうち対応する
   １つを実現するのに必要な最小負荷と比較するステップ
   と、 ３）上記負荷が上記最小負荷よりも小さい場合は、条件
   つき容量ターミネータを上記ネットに接続するステップ
   と、 （ｄ）上記機能ロジックと上記クロック・ロジックとを
   配置・配線するステップと、 （ｅ）上記ツリーのすべての上記上位レベルの各々の各
   ネットについて、 １）上記レベル・ディレイのうち対応する１つが実現さ
   れるように、上記ネットのターミネータのキャパシタン
   スを調整するステップと、 （ｆ）上記ツリーのすべての上記ディープ・レベルの各
   々の各ネットについて、 １）上記ネットに条件つきターミネータがある場合に
   は、少なくとも上記最小負荷が得られるように、該条件
   つきターミネータのキャパシタンスを調整するステップ
   と、 ２）上記レベル・ディレイのうち対応する１つが得られ
   るように、上記ネット内のマルチ・パフォーマンス・ド
   ライバのパフォーマンスを調整するステップとを含む、 クロック・スキュー低減方法。
3. 【請求項３】少なくとも１つの集積回路チップを持ち、
   該チップに機能ロジック回路が含まれ、かつ該チップが
   少なくとも１つのクロック・シグナルを受け取るデジタ
   ル・システムにおいて、クロック・スキューを低減する
   方法であって、 （ａ）複数のレベルを有し、上位レベルが含まれ、該上
   位レベルの最初の１つのレベルが、上記クロック・シグ
   ナルを受け取り、さらに、ディープ・レベルが含まれ、
   該ディープ・レベルの最後の１つのレベルが、上記機能
   ロジックに直結して、該クロック・シグナルを該ロジッ
   クに供給し、かつクロック・ツリーの各レベルに対して
   個別の固定レベル・ディレイを定義する、該クロック・
   ツリーを定義するステップと、 （ｂ）上記上位レベルに、該上位レベルの各々について
   パフォーマンスが同一であり固定されたドライバ回路が
   含まれ、かつ複数のキャパシタンスを有するターミネー
   タ回路が含まれ、上記ディープ・レベルに、該ディープ
   ・レベルのネットごとに異なり得る複数のパフォーマン
   スを有するドライバ回路が含まれるように、該ツリーに
   対するクロック・ロジックと、該ロジックを相互接続す
   るためのネットとを形成するステップと、 （ｃ）上記ディープ・レベルの各々の各ネットについ
   て、 １）上記ネットの負荷を評価するステップと、 ２）上記負荷を、上記レベル・ディレイのうち対応する
   １つを実現するのに必要な最小負荷と比較するステップ
   と、 ３）上記負荷が上記最小負荷よりも小さい場合は、条件
   つき容量ターミネータを上記ネットに接続するステップ
   と、 （ｄ）上記機能ロジックと上記クロック・ロジックとを
   上記チップに配置・配線するステップと、 （ｅ）上記上位レベルの各々の各ネットについて、 １）上記レベル・ディレイのうち対応する１つが実現さ
   れるように、上記ネットのターミネータのキャパシタン
   スを調整するステップと、 （ｆ）上記ディープ・レベルの各々の各ネットについ
   て、 １）上記ネットに条件つきターミネータがある場合に
   は、少なくとも上記最小負荷が得られるように、該条件
   つきターミネータのキャパシタンスを調整するステップ
   と、 ２）上記レベル・ディレイのうち対応する１つが得られ
   るように、上記ネット内のマルチ・パフォーマンス・ド
   ライバのパフォーマンスを調整するステップとを含む、 クロック・スキュー低減方法。
4. 【請求項４】請求項３に記載の方法であって、ステップ
   （ｃ）がステップ（ｄ）よりも前に実行され、ステップ
   （ｅ）及び（ｆ）がステップ（ｄ）よりも後に実行され
   る、クロック・スキュー低減方法。
5. 【請求項５】請求項３に記載の方法であって、ステップ
   （ｅ）（１）に、所定個数のターミネータ・バージョン
   の１つを選択するステップが含まれ、該バージョンの各
   々のキャパシタンス値が異なる、 クロック・スキュー低減方法。
6. 【請求項６】請求項５に記載の方法であって、チップ
   が、機能ロジック及びクロック・ロジックを配置するた
   めの複数のセルを有し、ターミネータ・バージョンがす
   べて該セルの１つに収まる、 クロック・スキュー低減方法。
7. 【請求項７】請求項３に記載の方法であって、ステップ
   （ｆ）（１）に、所定個数のターミネータ・バージョン
   の１つを選択するステップが含まれ、該バージョンの各
   々のキャパシタンス値が異なる、 クロック・スキュー低減方法。
8. 【請求項８】請求項７に記載の方法であって、チップ
   が、機能ロジック及びクロック・ロジックを配置するた
   めの複数のセルを有し、ターミネータ・バージョンがす
   べて該セルの１つに収まる、 クロック・スキュー低減方法。
9. 【請求項９】請求項３に記載の方法であって、ステップ
   （ｆ）（２）に、所定個数のドライバ・バージョンの１
   つを選択するステップが含まれ、該バージョンの各々の
   パワー・レベルが異なる、 クロック・スキュー低減方法。
10. 【請求項１０】請求項９に記載の方法であって、チップ
    が、機能ロジック及びクロック・ロジックを配置するた
    めの複数のセルを有し、ドライバ・バージョンがすべて
    該セルの１つに収まる、 クロック・スキュー低減方法。
11. 【請求項１１】複数の集積回路チップを持ち、各チップ
    に、１組の機能ロジック回路が含まれ、かつ該チップと
    同数のクロック・シグナルを受け取るデジタル・システ
    ムにおいて、クロック・スキューを低減する方法であっ
    て、 （ａ）レベル数が同じであり、各レベルに対して個別の
    固定レベル・ディレイを定義し、該レベルの各々の該レ
    ベル・ディレイが、すべての上記チップのすべての上記
    ツリーについて同一である、複数のクロック・ツリー
    を、該チップと該クロック・シグナルに対して定義する
    ステップと、 （ｂ）複数の上記レベルに、該レベルのネットごとに異
    なり得る複数のパフォーマンスを有するドライバ回路が
    含まれるように、該ツリーのすべてに対するクロック・
    ロジックと、該ロジックを相互接続するためのネットと
    を形成するステップと、 （ｃ）上記ツリーのすべての上記レベルの各々の各ネッ
    トについて、 １）上記ネットの負荷を評価するステップと、 ２）上記負荷を、上記レベル・ディレイのうち対応する
    １つを実現するのに必要な最小負荷と比較するステップ
    と、 ３）上記負荷が上記最小負荷よりも小さい場合は、条件
    つき容量ターミネータを上記ネットに接続するステップ
    と、 （ｄ）上記機能ロジックと上記クロック・ロジックとを
    上記チップに配置・配線するステップと、 （ｅ）上記ツリーのすべての上記複数のレベルの各々の
    各ネットについて、 １）上記ネットに条件つきターミネータがある場合に
    は、少なくとも上記最小負荷が得られるように、該条件
    つきターミネータのキャパシタンスを調整するステップ
    と、 ２）上記レベル・ディレイのうち対応する１つが得られ
    るように、上記ネット内のマルチ・パフォーマンス・ド
    ライバのパフォーマンスを調整するステップとを含む、 クロック・スキュー低減方法。
12. 【請求項１２】ロジック入力シグナル及び入力クロック
    ・シグナルを受け取る集積回路チップであって、 （ａ）上記ロジック入力シグナルに応答し、相互に接続
    された複数グループの機能ロジック回路と、 （ｂ）第１レベル、第２レベル、第３レベル及び第４レ
    ベルを有し、上記第１レベルが上記入力クロック・シグ
    ナルを受け取り該入力クロック・シグナルから遅延した
    第１レベルの中間シグナルを生じ、上記第２レベルが上
    記第１レベルの中間シグナルを受け取り該中間シグナル
    から遅延した第２レベルの中間シグナルを生じ、上記第
    ３レベルが上記第２レベルの中間シグナルを受け取り該
    中間シグナルから遅延した第３レベルの中間シグナルを
    生じ、そして上記第４レベルが上記第３レベルの中間シ
    グナルを受け取り該中間シグナルから遅延した出力クロ
    ック・シグナルを生じるクロック・ツリーとを有し、 上記第１レベルは、上記入力クロック・シグナルを受け
    取り、該入力クロック・シグナルから遅延した上記第１
    レベルの中間シグナルを生じるドライバを含み、 上記第２レベルは、上記第１レベルのドライバからの上
    記第１レベルの中間シグナルを並列的に受け取り、該中
    間シグナルから遅延した上記第２レベルの中間シグナル
    をそれぞれ生じる複数個のドライバを含み、 上記第３レベルは、上記第２レベルの上記複数個のドラ
    イバのそれぞれからの上記第２レベルの中間シグナルを
    並列的に受け取り、該中間シグナルから遅延した上記第
    ３レベルの中間シグナルをそれぞれ生じる複数個のドラ
    イバを含み、 上記第４レベルは、上記第３レベルのドライバのそれぞ
    れからの上記第３レベルの中間シグナルを並列的に受け
    取り、該中間クロック・シグナルから遅延した上記出力
    クロック・シグナルをそれぞれ生じる複数個のドライバ
    を含み、 上記第１レベルのドライバにキャパシタンス・ターミネ
    ータが設けられ、この第１レベルのドライバの出力は、
    上記第２レベルの複数個のドライバ及び上記キャパシタ
    ンス・ターミネータに並列接続され、該キャパシタンス
    ・ターミネータの値は、上記第２レベルの複数個のドラ
    イバからの上記第２レベルの中間シグナルが同じ遅延で
    生じる値にされており、 上記第２中間レベルの上記複数個のドライバのファン・
    アウト数が同じであり、そして第３中間レベルの上記複
    数個のドライバのファン・アウト数が互いに異なり、 上記第２レベルの上記複数個のドライバの出力パワー特
    性は同じにされ、該複数個のドライバ毎に同じキャパシ
    タンスのターミネータが設けられ、そしてこの第２レベ
    ルの複数個のドライバのそれぞれの出力は、上記第３レ
    ベルの複数個のドライバ及び上記ターミネータに並列接
    続され、 上記第３レベルの上記複数個のドライバの出力パワー特
    性は、それぞれのドライバのファン・アウト数に応じて
    互いに異なり、該複数個のドライバ毎に異なるキャパシ
    タンスのターミネータが設けられ、該ターミネータのキ
    ャパシタンス値は、この第３レベルの複数個のドライバ
    のそれぞれに接続される第４レベルの複数個のドライバ
    の出力に生じる出力クロック・シグナルが同じ遅延で生
    じる値にそれぞれ調整されており、そしてこの第３レベ
    ルの複数個のドライバのそれぞれの出力は、上記第４レ
    ベルの複数個のドライバ及び上記ターミネータに並列接
    続されていることを特徴とする上記集積回路チップ。