JP2566106B2 - 切り替え可能なハードウエア装置とその切り替え方法 - Google Patents
切り替え可能なハードウエア装置とその切り替え方法Info
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- JP2566106B2 JP2566106B2 JP5021672A JP2167293A JP2566106B2 JP 2566106 B2 JP2566106 B2 JP 2566106B2 JP 5021672 A JP5021672 A JP 5021672A JP 2167293 A JP2167293 A JP 2167293A JP 2566106 B2 JP2566106 B2 JP 2566106B2
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- digital signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号の伝送に関
する。特に、ハードウエア保護切換装置に関する。
する。特に、ハードウエア保護切換装置に関する。
【０００２】
【従来の技術】単一のハードウエアユニットが故障する
と所定数のデジタル信号チャネルに障害が発生すること
があるので、デジタル信号の切換または伝送に使用され
る各ハードウエアユニットを二重にすることが行われて
いる。すなわち、このようなハードウエアユニットの故
障の際に切換えることのできるバクアップ用のハードウ
エアユニットを配置しなければならない。
と所定数のデジタル信号チャネルに障害が発生すること
があるので、デジタル信号の切換または伝送に使用され
る各ハードウエアユニットを二重にすることが行われて
いる。すなわち、このようなハードウエアユニットの故
障の際に切換えることのできるバクアップ用のハードウ
エアユニットを配置しなければならない。
【０００３】
【発明が解決しようとする課題】公知のハードウエア保
護切換装置では、或るハードウエアユニットから他のユ
ニットへのデジタル信号の切換はリレーを用いて行われ
ている。このような装置では、信号損失が検出され、し
かも、信号はバックアップユニットに直接入力されな
い。
護切換装置では、或るハードウエアユニットから他のユ
ニットへのデジタル信号の切換はリレーを用いて行われ
ている。このような装置では、信号損失が検出され、し
かも、信号はバックアップユニットに直接入力されな
い。
【０００４】リレー切換装置に伴う問題は、カストマ通
信トラフィックがかなりの間隔で割込まれることであ
る。この割込みは呼出をドロップさせることがあり、望
ましくない。呼出がドロップされないとしても、リレー
切換は、デジタル信号を伝送するカストマ通信トラフィ
ックにおいて、いわゆるグリッチまたはヒットを起こ
す。これにより、アラーム状態が形成されることがあ
る。例えば、グリッチはバイポーラバイオレーションな
どとして伝搬する。
信トラフィックがかなりの間隔で割込まれることであ
る。この割込みは呼出をドロップさせることがあり、望
ましくない。呼出がドロップされないとしても、リレー
切換は、デジタル信号を伝送するカストマ通信トラフィ
ックにおいて、いわゆるグリッチまたはヒットを起こ
す。これにより、アラーム状態が形成されることがあ
る。例えば、グリッチはバイポーラバイオレーションな
どとして伝搬する。
【０００５】
【課題を解決するための手段】従来のハードウエア保護
切換装置が有する問題は本発明のハードウエアユニット
を使用することにより解決される。本発明のハードウエ
アユニットは、稼働状態から待機状態に切換える瞬間を
個別的に決定できる切換ユニットおよび逆に、伝送ライ
ンにデジタル信号を供給し、また、伝送ラインからデジ
タル信号を受信するハードウエアユニットのいわゆる
“ヒットレス”切換を行うための切換ユニットを有す
る。
切換装置が有する問題は本発明のハードウエアユニット
を使用することにより解決される。本発明のハードウエ
アユニットは、稼働状態から待機状態に切換える瞬間を
個別的に決定できる切換ユニットおよび逆に、伝送ライ
ンにデジタル信号を供給し、また、伝送ラインからデジ
タル信号を受信するハードウエアユニットのいわゆる
“ヒットレス”切換を行うための切換ユニットを有す
る。
【０００６】ハードウエアユニットの所望のヒットレス
切換は、各ハードウエアユニット（すなわち、稼働状態
のハードウエアユニットおよびこれに付属する待機状態
のハードウエアユニット）に供給されるタイミング信号
が確実に位相合わせされ、第１のハードウエアユニット
の切換ユニットを稼働状態に初期設定し、そして、第２
のハードウエアユニットの付属切換ユニットを待機状態
に初期設定することにより実現される。
切換は、各ハードウエアユニット（すなわち、稼働状態
のハードウエアユニットおよびこれに付属する待機状態
のハードウエアユニット）に供給されるタイミング信号
が確実に位相合わせされ、第１のハードウエアユニット
の切換ユニットを稼働状態に初期設定し、そして、第２
のハードウエアユニットの付属切換ユニットを待機状態
に初期設定することにより実現される。
【０００７】ハードウエアユニット保護スイッチを起動
するために、保護スイッチ要求信号を現行の稼働ハード
ウエアユニットの切換ユニットに供給する。稼働中の切
換ユニットは、現行入力データビットから得られた出力
として供給すべきデータビットが規定のビット条件を有
するか否か決定する。規定のビット条件が検出された
ら、第１の制御信号（例、規定の同期パルス）が現行の
稼働切換ユニットから付属の待機切換ユニットに供給さ
れる。規定の同期パルスに応答して、現行の入力ビット
から発生された、待機切換ユニットからの出力として供
給すべきデジタル信号のビット条件を、現行稼働切換ユ
ニットからの出力として供給されているデジタル信号の
ビット条件に一致させる。
するために、保護スイッチ要求信号を現行の稼働ハード
ウエアユニットの切換ユニットに供給する。稼働中の切
換ユニットは、現行入力データビットから得られた出力
として供給すべきデータビットが規定のビット条件を有
するか否か決定する。規定のビット条件が検出された
ら、第１の制御信号（例、規定の同期パルス）が現行の
稼働切換ユニットから付属の待機切換ユニットに供給さ
れる。規定の同期パルスに応答して、現行の入力ビット
から発生された、待機切換ユニットからの出力として供
給すべきデジタル信号のビット条件を、現行稼働切換ユ
ニットからの出力として供給されているデジタル信号の
ビット条件に一致させる。
【０００８】次いで、現行の稼働切換ユニットおよび待
機切換ユニットの出力回路をそれぞれ同時に“ＯＮ”お
よび“ＯＦＦ”させなければならない。これは、切換ユ
ニットに対する入力信号として供給されている共通のデ
ジタルデータ信号を切換ユニットが別個に観察すること
により行われる。共通入力デジタル信号の規定ビット条
件が各切換ユニットにより検出されたら、第２の制御信
号を発生させる。この第２の制御信号は、現行の稼働ハ
ードウエア切換ユニットの出力回路を“ＯＦＦ”させ、
同時に、待機ハードウエア切換ユニットの出力回路を
“ＯＮ”させる。
機切換ユニットの出力回路をそれぞれ同時に“ＯＮ”お
よび“ＯＦＦ”させなければならない。これは、切換ユ
ニットに対する入力信号として供給されている共通のデ
ジタルデータ信号を切換ユニットが別個に観察すること
により行われる。共通入力デジタル信号の規定ビット条
件が各切換ユニットにより検出されたら、第２の制御信
号を発生させる。この第２の制御信号は、現行の稼働ハ
ードウエア切換ユニットの出力回路を“ＯＦＦ”させ、
同時に、待機ハードウエア切換ユニットの出力回路を
“ＯＮ”させる。
【０００９】そしてまた、出力回路が“ＯＮ”および
“ＯＦＦ”される瞬間は各ハードウエア切換ユニットで
別々に決定される。従って、従来の待機ハードウエア切
換ユニットは稼働切換ユニットでもあり、また、従来の
稼働ハードウエア切換ユニットは待機切換ユニットでも
ある。
“ＯＦＦ”される瞬間は各ハードウエア切換ユニットで
別々に決定される。従って、従来の待機ハードウエア切
換ユニットは稼働切換ユニットでもあり、また、従来の
稼働ハードウエア切換ユニットは待機切換ユニットでも
ある。
【００１０】本発明の技術的利点は、稼働ハードウエア
ユニットから待機ハードウエアユニットへ切換える瞬間
時点を決定するための中央切換制御ユニットが不要なこ
とである。制御装置はハードウエアユニットのスイッチ
を起動させるためにだけ使用される。
ユニットから待機ハードウエアユニットへ切換える瞬間
時点を決定するための中央切換制御ユニットが不要なこ
とである。制御装置はハードウエアユニットのスイッチ
を起動させるためにだけ使用される。
【００１１】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
に説明する。
【００１２】図１〜図４は、図５に示されるように接続
された場合に、ヒットレスハードウエア保護切換装置を
使用するシステムを、単純化されたブロック図の形で示
す。特に、データ送信、受信および制御ユニット１０
１，インタフェースユニット１０４（１）および１０４
（０）、ハードウエアユニット１０５（１）および１０
５（０）ならびにラインカプラユニット１０６が図示さ
れている。図中における“（１）”および“（０）”の
記号は、例えば、稼働ハードウエアユニット（１）と、
これに付随する待機ハードウエアユニット（０）に付属
される装置を示す。
された場合に、ヒットレスハードウエア保護切換装置を
使用するシステムを、単純化されたブロック図の形で示
す。特に、データ送信、受信および制御ユニット１０
１，インタフェースユニット１０４（１）および１０４
（０）、ハードウエアユニット１０５（１）および１０
５（０）ならびにラインカプラユニット１０６が図示さ
れている。図中における“（１）”および“（０）”の
記号は、例えば、稼働ハードウエアユニット（１）と、
これに付随する待機ハードウエアユニット（０）に付属
される装置を示す。
【００１３】データ送信、受信および制御ユニット１０
１は例えば、デジタルスイッチ，デジタルアクセスおよ
びクロスコネクトシステム，インテリジェントマルチプ
レクサなどである。具体的には、ＡＴ＆Ｔ社から市販さ
れている５ＥＳＳ（登録商標）デジタルスイッチなどで
ある。データ送信、受信および制御ユニット１０１は以
下、デジタルスイッチ１０１と呼ぶ。図１〜図４では、
２個のハードウエアユニット１０５（１）および１０５
（０）しか図示されていないが、デジタルスイッチ１０
１と共に所望の個数のハードウエアユニット対（すなわ
ち、稼働（１）および待機（０）対）を使用することが
できる。
１は例えば、デジタルスイッチ，デジタルアクセスおよ
びクロスコネクトシステム，インテリジェントマルチプ
レクサなどである。具体的には、ＡＴ＆Ｔ社から市販さ
れている５ＥＳＳ（登録商標）デジタルスイッチなどで
ある。データ送信、受信および制御ユニット１０１は以
下、デジタルスイッチ１０１と呼ぶ。図１〜図４では、
２個のハードウエアユニット１０５（１）および１０５
（０）しか図示されていないが、デジタルスイッチ１０
１と共に所望の個数のハードウエアユニット対（すなわ
ち、稼働（１）および待機（０）対）を使用することが
できる。
【００１４】デジタルスイッチ１０１は、コントロール
バス１０２（１）および１０２（０）を介してインタフ
ェース１０４（１）および１０４（０）に制御情報を送
信し、また、コントロールバス１０２（１）および１０
２（０）を介してインタフェース１０４（１）および１
０４（０）から制御情報を受信する。制御情報は、ハー
ドウエア保護スイッチを起動すべきであるか否か、およ
び、ハードウエア保護スイッチが起動されたか否かに拘
らず、ハードウエアユニット１０５（１）および１０５
（０）により使用されるべきデジタル信号フォーマット
を含む。しかし、これに限定されるわけではない。
バス１０２（１）および１０２（０）を介してインタフ
ェース１０４（１）および１０４（０）に制御情報を送
信し、また、コントロールバス１０２（１）および１０
２（０）を介してインタフェース１０４（１）および１
０４（０）から制御情報を受信する。制御情報は、ハー
ドウエア保護スイッチを起動すべきであるか否か、およ
び、ハードウエア保護スイッチが起動されたか否かに拘
らず、ハードウエアユニット１０５（１）および１０５
（０）により使用されるべきデジタル信号フォーマット
を含む。しかし、これに限定されるわけではない。
【００１５】デジタルスイッチ１０１はまた、データバ
ス１０３（１）および１０３（０）を介してインタフェ
ース１０４（１）および１０４（０）にデジタルデータ
信号を送信し、また、データバス１０３（１）および１
０３（０）を介してインタフェース１０４（１）および
１０４（０）からデジタルデータ信号を受信する。各バ
ス１０３（１）および１０３（０）は、５ＥＳＳデジタ
ルスイッチで使用されている公知の周辺インタフェース
データバス（ＰＩＤＢ）である。このＰＩＤＢバス１０
３を介してインタフェース１０４に供給され、かつ、イ
ンタフェース１０４から受信される各デジタルデータ信
号はユニポーラである。データバス１０３に送信される
デジタルデータ信号は、多重化された形で送信されるＮ
個のデジタルデータ信号（以下、Ｎデジタルデータ信号
と称する）を含む。
ス１０３（１）および１０３（０）を介してインタフェ
ース１０４（１）および１０４（０）にデジタルデータ
信号を送信し、また、データバス１０３（１）および１
０３（０）を介してインタフェース１０４（１）および
１０４（０）からデジタルデータ信号を受信する。各バ
ス１０３（１）および１０３（０）は、５ＥＳＳデジタ
ルスイッチで使用されている公知の周辺インタフェース
データバス（ＰＩＤＢ）である。このＰＩＤＢバス１０
３を介してインタフェース１０４に供給され、かつ、イ
ンタフェース１０４から受信される各デジタルデータ信
号はユニポーラである。データバス１０３に送信される
デジタルデータ信号は、多重化された形で送信されるＮ
個のデジタルデータ信号（以下、Ｎデジタルデータ信号
と称する）を含む。
【００１６】インタフェースユニット１０４（１）およ
び１０４（０）はまた、制御情報およびＮデジタルデー
タ信号をハードウエアユニット１０５（１）および１０
５（０）に送信し、かつ、ハードウエアユニット１０５
（１）および１０５（０）から受信するためにも使用さ
れる。更に、インタフェースユニット１０４（１）およ
び１０４（０）は、ハードウエアユニット１０５（１）
および１０５（０）にタイミング信号、すなわち、ＴＣ
ＬＯＣＫ（ラインクロック）、ＦＳＹＮＣ（フレーム同
期）およびＥＳＦＳＹＮＣ（拡張スーパーフレーム同
期）を送信する。
び１０４（０）はまた、制御情報およびＮデジタルデー
タ信号をハードウエアユニット１０５（１）および１０
５（０）に送信し、かつ、ハードウエアユニット１０５
（１）および１０５（０）から受信するためにも使用さ
れる。更に、インタフェースユニット１０４（１）およ
び１０４（０）は、ハードウエアユニット１０５（１）
および１０５（０）にタイミング信号、すなわち、ＴＣ
ＬＯＣＫ（ラインクロック）、ＦＳＹＮＣ（フレーム同
期）およびＥＳＦＳＹＮＣ（拡張スーパーフレーム同
期）を送信する。
【００１７】ＴＣＬＯＣＫのビット伝送速度は１．５４
４Ｍｂ／秒であり、ＦＳＹＮＣは８ｋＨz で送信され、
ＥＳＦＳＹＮＣは０．３３３３ｋＨz で送信される。こ
れらの伝送速度は周知のＤＳ１ＥＳＦデジタル信号フォ
ーマットに関連するものである。このようなタイミング
信号は周知の仕方で発生される。ハードウエアユニット
１０５（１）内のプロセッサ１１０（１）は、バス１２
０（１）を介して、インタフェース１０４（１）から制
御情報を受信し、かつ、インタフェース１０４（１）に
制御情報を送信する。同様に、ハードウエアユニット１
０５（０）内のプロセッサ１１０（０）は、バス１２０
（０）を介して、インタフェース１０４（０）から制御
情報を受信し、かつ、インタフェース１０４（０）に制
御情報を送信する。
４Ｍｂ／秒であり、ＦＳＹＮＣは８ｋＨz で送信され、
ＥＳＦＳＹＮＣは０．３３３３ｋＨz で送信される。こ
れらの伝送速度は周知のＤＳ１ＥＳＦデジタル信号フォ
ーマットに関連するものである。このようなタイミング
信号は周知の仕方で発生される。ハードウエアユニット
１０５（１）内のプロセッサ１１０（１）は、バス１２
０（１）を介して、インタフェース１０４（１）から制
御情報を受信し、かつ、インタフェース１０４（１）に
制御情報を送信する。同様に、ハードウエアユニット１
０５（０）内のプロセッサ１１０（０）は、バス１２０
（０）を介して、インタフェース１０４（０）から制御
情報を受信し、かつ、インタフェース１０４（０）に制
御情報を送信する。
【００１８】ラインカプラユニット１０６は、第１の複
数個のトランス１１６−１〜１１６−Ｎと第２の複数個
のトランス１１７−１〜１１７−Ｎを有する。これらの
トランスは、Ｔ1 −１およびＲ1 −１〜Ｔ1 −Ｎおよび
Ｒ1 −Ｎからなる複数本のデジタル伝送回線のかなりの
部分を収容し、かつ、Ｔ2 −１およびＲ2 −１〜Ｔ2−
ＮおよびＲ2 −Ｎからなる複数本のデジタル伝送回線の
かなりの部分を収容するためのインタフェースとなる。
数個のトランス１１６−１〜１１６−Ｎと第２の複数個
のトランス１１７−１〜１１７−Ｎを有する。これらの
トランスは、Ｔ1 −１およびＲ1 −１〜Ｔ1 −Ｎおよび
Ｒ1 −Ｎからなる複数本のデジタル伝送回線のかなりの
部分を収容し、かつ、Ｔ2 −１およびＲ2 −１〜Ｔ2−
ＮおよびＲ2 −Ｎからなる複数本のデジタル伝送回線の
かなりの部分を収容するためのインタフェースとなる。
【００１９】例えば、入力デジタル信号は、ラインカプ
ラ１０６のトランス１１６−１〜１１６−Ｎを介して入
力デジタル伝送ライン部分Ｔ1 −１およびＲ1 −１〜Ｔ
1 −ＮおよびＲ1 −Ｎから、ハードウエアユニット１０
５（１）および１０５（０）内のデジタル信号インタフ
ェーススイッチ（ＤＳＩ−Ｓ）ユニット１１２（１）−
１〜１１２（１）−ＮおよびＤＳＩ−Ｓユニット１１２
（０）−１〜１１２（０）−Ｎにそれぞれ送信される。
ラ１０６のトランス１１６−１〜１１６−Ｎを介して入
力デジタル伝送ライン部分Ｔ1 −１およびＲ1 −１〜Ｔ
1 −ＮおよびＲ1 −Ｎから、ハードウエアユニット１０
５（１）および１０５（０）内のデジタル信号インタフ
ェーススイッチ（ＤＳＩ−Ｓ）ユニット１１２（１）−
１〜１１２（１）−ＮおよびＤＳＩ−Ｓユニット１１２
（０）−１〜１１２（０）−Ｎにそれぞれ送信される。
【００２０】出力デジタル信号は、ラインカプラ１０６
のトランス１１７−１〜１１７−Ｎを介して、ＤＳＩ−
Ｓユニット１１２（１）−１〜１１２（１）−Ｎおよび
ＤＳＩ−Ｓユニット１１２（０）−１〜１１２（０）−
Ｎから、付属のＮデジタル伝送ラインの伝送部分Ｔ2 −
１およびＲ2 −１〜Ｔ2 −ＮおよびＲ2 −Ｎにそれぞれ
送信される。出力デジタル信号は稼働ＤＳＩ−Ｓ１１２
ユニットのみから送信される。このようなラインカプラ
は当業者に周知なので、極めて簡略化された形で図示し
た。
のトランス１１７−１〜１１７−Ｎを介して、ＤＳＩ−
Ｓユニット１１２（１）−１〜１１２（１）−Ｎおよび
ＤＳＩ−Ｓユニット１１２（０）−１〜１１２（０）−
Ｎから、付属のＮデジタル伝送ラインの伝送部分Ｔ2 −
１およびＲ2 −１〜Ｔ2 −ＮおよびＲ2 −Ｎにそれぞれ
送信される。出力デジタル信号は稼働ＤＳＩ−Ｓ１１２
ユニットのみから送信される。このようなラインカプラ
は当業者に周知なので、極めて簡略化された形で図示し
た。
【００２１】ハードウエアユニット１０５（１）および
１０５（０）は同一なので、ハードウエアユニット１０
５（１）だけを詳細に説明する。ハードウエアユニット
１０５（１）内のＰＣＭトランシーバ１１１（１）に送
信されるデジタルデータ信号Ｔ’ＤＡＴＡおよびタイミ
ング信号ＴＣＬＯＣＫ，ＦＳＹＮＣならびにＥＳＦＳＹ
ＮＣは、ハードウエアユニット１０５（０）内のＰＣＭ
トランシーバ１１１（０）に送信されるデジタルデータ
信号Ｔ’ＤＡＴＡおよびタイミング信号ＴＣＬＯＣＫ，
ＦＳＹＮＣならびにＥＳＦＳＹＮＣと同一である。
１０５（０）は同一なので、ハードウエアユニット１０
５（１）だけを詳細に説明する。ハードウエアユニット
１０５（１）内のＰＣＭトランシーバ１１１（１）に送
信されるデジタルデータ信号Ｔ’ＤＡＴＡおよびタイミ
ング信号ＴＣＬＯＣＫ，ＦＳＹＮＣならびにＥＳＦＳＹ
ＮＣは、ハードウエアユニット１０５（０）内のＰＣＭ
トランシーバ１１１（０）に送信されるデジタルデータ
信号Ｔ’ＤＡＴＡおよびタイミング信号ＴＣＬＯＣＫ，
ＦＳＹＮＣならびにＥＳＦＳＹＮＣと同一である。
【００２２】タイミング信号ＴＣＬＯＣＫ，ＦＳＹＮＣ
ならびにＥＳＦＳＹＮＣの確実な位相合わせは、共通基
準クロック信号を公知の仕方で使用することにより容易
に行うことができる。同一のデジタルデータ信号Ｔ’Ｄ
ＡＴＡは、ハードウエアユニット１０５（１）および１
０５（０）の保護切換対内の両方の付属ＰＣＭトランシ
ーバ１１１（１）および１１１（０）に単に送信され
る。これらの状態はインタフェースユニット１０４
（１）および１０４（０）で容易に得られる。タイミン
グ信号ＴＣＬＯＣＫ，ＦＳＹＮＣならびにＥＳＦＳＹＮ
Ｃは全てのＰＣＭトランシーバ１１１（１）および１１
１（０）について同一（すなわち、位相合一）として示
されているが、各ＰＣＭトランシーバ１１１（１）およ
び１１１（０）対に送信されるタイミング信号が位相合
わせされているだけでよい。
ならびにＥＳＦＳＹＮＣの確実な位相合わせは、共通基
準クロック信号を公知の仕方で使用することにより容易
に行うことができる。同一のデジタルデータ信号Ｔ’Ｄ
ＡＴＡは、ハードウエアユニット１０５（１）および１
０５（０）の保護切換対内の両方の付属ＰＣＭトランシ
ーバ１１１（１）および１１１（０）に単に送信され
る。これらの状態はインタフェースユニット１０４
（１）および１０４（０）で容易に得られる。タイミン
グ信号ＴＣＬＯＣＫ，ＦＳＹＮＣならびにＥＳＦＳＹＮ
Ｃは全てのＰＣＭトランシーバ１１１（１）および１１
１（０）について同一（すなわち、位相合一）として示
されているが、各ＰＣＭトランシーバ１１１（１）およ
び１１１（０）対に送信されるタイミング信号が位相合
わせされているだけでよい。
【００２３】特に、ハードウエアユニット１０５（１）
は、プロセッサ１１０（１），複数個のパルスコード変
調（ＰＣＭ）トランシーバ１１１（１）−１〜１１１
（１）−Ｎおよび前記の複数個のデジタル信号インタフ
ェース−スイッチユニット（ＤＳＩ−Ｓ）１１２（１）
−１〜１１２（１）−Ｎを含む。各ＤＳＩ−Ｓユニット
１１２（１）は、ラインカプラ１０６を介して対応する
デジタル伝送ラインからの入力デジタ信号を入力部Ｔ1
およびＲ1 で受信し、そして、出力部Ｔ2 およびＲ2 で
出力デジタル信号を送信する。前記のように、ここで
は、周知のＤＳ１ＥＳＦデジタル信号が使用されてい
る。
は、プロセッサ１１０（１），複数個のパルスコード変
調（ＰＣＭ）トランシーバ１１１（１）−１〜１１１
（１）−Ｎおよび前記の複数個のデジタル信号インタフ
ェース−スイッチユニット（ＤＳＩ−Ｓ）１１２（１）
−１〜１１２（１）−Ｎを含む。各ＤＳＩ−Ｓユニット
１１２（１）は、ラインカプラ１０６を介して対応する
デジタル伝送ラインからの入力デジタ信号を入力部Ｔ1
およびＲ1 で受信し、そして、出力部Ｔ2 およびＲ2 で
出力デジタル信号を送信する。前記のように、ここで
は、周知のＤＳ１ＥＳＦデジタル信号が使用されてい
る。
【００２４】各ＰＣＭトランシーバ１１１（１）−１〜
１１１（１）−Ｎは、それぞれ付随するＴ’ＤＡＴＡ−
１〜Ｔ’ＤＡＴＡ−Ｎ信号のうちの一つとＴＣＬＯＣ
Ｋ，ＦＳＹＮＣならびにＥＳＦＳＹＮＣをインタフェー
スユニット１０４（１）から受信する。ＰＣＭトランシ
ーバ１１１（１）〜１１１（１）−Ｎは、受信デジタル
信号Ｒ’ＤＡＴＡ（１）−１〜Ｒ’ＤＡＴＡ（１）−Ｎ
をそれぞれインタフェースユニット１０４（１）に送信
する。Ｔ’ＤＡＴＡおよびＲ’ＤＡＴＡ（１）は、８ビ
ット／タイムスロットのユニポーラデジタルデータ信号
である。
１１１（１）−Ｎは、それぞれ付随するＴ’ＤＡＴＡ−
１〜Ｔ’ＤＡＴＡ−Ｎ信号のうちの一つとＴＣＬＯＣ
Ｋ，ＦＳＹＮＣならびにＥＳＦＳＹＮＣをインタフェー
スユニット１０４（１）から受信する。ＰＣＭトランシ
ーバ１１１（１）〜１１１（１）−Ｎは、受信デジタル
信号Ｒ’ＤＡＴＡ（１）−１〜Ｒ’ＤＡＴＡ（１）−Ｎ
をそれぞれインタフェースユニット１０４（１）に送信
する。Ｔ’ＤＡＴＡおよびＲ’ＤＡＴＡ（１）は、８ビ
ット／タイムスロットのユニポーラデジタルデータ信号
である。
【００２５】各ＰＣＭトランシーバ１１１（１）−１〜
１１１（１）−Ｎは、プロセッサ１１０（１）の制御下
で、付随Ｔ’ＤＡＴＡデジタルデータ信号を、定様式Ｔ
ＤＡＴＡユニポーラＤＳ１ＥＳＦデジタル信号にフォー
マット化する。定様式デジタル信号ＴＤＡＴＡ−１〜Ｔ
ＤＡＴＡ−Ｎは、これらの付随ＴＣＬＯＣＫ−１〜ＴＣ
ＬＯＣＫ−Ｎタイミング信号と共に、対応するＤＳＩ−
Ｓユニット１１２（１）−１〜１１２（１）−Ｎにそれ
ぞれ送信される。
１１１（１）−Ｎは、プロセッサ１１０（１）の制御下
で、付随Ｔ’ＤＡＴＡデジタルデータ信号を、定様式Ｔ
ＤＡＴＡユニポーラＤＳ１ＥＳＦデジタル信号にフォー
マット化する。定様式デジタル信号ＴＤＡＴＡ−１〜Ｔ
ＤＡＴＡ−Ｎは、これらの付随ＴＣＬＯＣＫ−１〜ＴＣ
ＬＯＣＫ−Ｎタイミング信号と共に、対応するＤＳＩ−
Ｓユニット１１２（１）−１〜１１２（１）−Ｎにそれ
ぞれ送信される。
【００２６】更に、各ＰＣＭトランシーバ１１１（１）
は、付属のＤＳＩ−Ｓユニット１１２（１）から送信さ
れた入力ＲＤＡＴＡユニポーラＤＳ１ＥＳＦデジタル信
号を脱フォーマット化し、インタフェースユニット１０
４（１）に送信されるデジタル信号Ｒ’ＤＡＴＡ（１）
を発生する。プロセッサ１１０（１）は、制御信号Ｃ
（１）−１〜Ｃ（１）−ＮをＰＣＭトランシーバ１１１
（１）−１〜１１１（１）−Ｎにそれぞれ送信する。こ
の制御信号は使用される特定のＰＣＭデジタル信号フォ
ーマットを示す。このようなＰＣＭトランシーバは公知
であり、市販されている。
は、付属のＤＳＩ−Ｓユニット１１２（１）から送信さ
れた入力ＲＤＡＴＡユニポーラＤＳ１ＥＳＦデジタル信
号を脱フォーマット化し、インタフェースユニット１０
４（１）に送信されるデジタル信号Ｒ’ＤＡＴＡ（１）
を発生する。プロセッサ１１０（１）は、制御信号Ｃ
（１）−１〜Ｃ（１）−ＮをＰＣＭトランシーバ１１１
（１）−１〜１１１（１）−Ｎにそれぞれ送信する。こ
の制御信号は使用される特定のＰＣＭデジタル信号フォ
ーマットを示す。このようなＰＣＭトランシーバは公知
であり、市販されている。
【００２７】多数の信号が、プロセッサ１１０（１）か
らＤＳＩ−Ｓユニット１１２（１）に送信され、また、
ＤＳＩ−Ｓユニット１１２（１）からプロセッサ１１０
（１）に送信されるように図示されている。この場合、
これらの信号は各ＤＳＩ−Ｓユニット１１２（１）につ
いて同一である。しかし、他の用途では、各ＤＳＩ−Ｓ
ユニット１１２（１）−１〜１１２（１）−Ｎはそれぞ
れ異なる一連の制御信号を有することもできる。従っ
て、信号は特別の指定がない場合は、次のように定義さ
れる。
らＤＳＩ−Ｓユニット１１２（１）に送信され、また、
ＤＳＩ−Ｓユニット１１２（１）からプロセッサ１１０
（１）に送信されるように図示されている。この場合、
これらの信号は各ＤＳＩ−Ｓユニット１１２（１）につ
いて同一である。しかし、他の用途では、各ＤＳＩ−Ｓ
ユニット１１２（１）−１〜１１２（１）−Ｎはそれぞ
れ異なる一連の制御信号を有することもできる。従っ
て、信号は特別の指定がない場合は、次のように定義さ
れる。
【００２８】 ＭＳ 稼働状態への強制 ＳＷＲＱ スイッチ起動信号 ＦＳＳ 待機状態への強制
【００２９】稼働状態指示信号ＡＳ（１）−１〜ＡＳ
（１）−Ｎは、ＤＳＩ−Ｓユニット１１２（１）−１〜
１１２（１）−Ｎからプロセッサ１１０（１）に送信さ
れる。更に、第１の制御信号（すなわち、同期パルス
（ＳＹＮＣＮ））は、ハードウエアユニット１０５
（１）内のＤＳＩ−Ｓユニット１１２（１）−１〜１１
２（１）−Ｎ間で、１対１の関係で、ハードウエアユニ
ット１０５（０）内の付属ＤＳＩ−Ｓユニット１１２
（０）−１〜１１２（０）−Ｎにそれぞれ結合される。
（１）−Ｎは、ＤＳＩ−Ｓユニット１１２（１）−１〜
１１２（１）−Ｎからプロセッサ１１０（１）に送信さ
れる。更に、第１の制御信号（すなわち、同期パルス
（ＳＹＮＣＮ））は、ハードウエアユニット１０５
（１）内のＤＳＩ−Ｓユニット１１２（１）−１〜１１
２（１）−Ｎ間で、１対１の関係で、ハードウエアユニ
ット１０５（０）内の付属ＤＳＩ−Ｓユニット１１２
（０）−１〜１１２（０）−Ｎにそれぞれ結合される。
【００３０】ＤＳＩ−Ｓユニット１１２（１）またはこ
れに付属するＤＳＩ−Ｓユニット１１２（０）の何れか
が稼働状態である場合、対応するＳＹＮＣＮ接続（即
ち、ピン）は出力として使用される。従って、ＤＳＩ−
Ｓユニット１１２（１）またはこれに付属するＤＳＩ−
Ｓユニット１１２（０）の何れかが待機状態である場
合、対応するＳＹＮＣＮ接続は入力として使用される。
れに付属するＤＳＩ−Ｓユニット１１２（０）の何れか
が稼働状態である場合、対応するＳＹＮＣＮ接続（即
ち、ピン）は出力として使用される。従って、ＤＳＩ−
Ｓユニット１１２（１）またはこれに付属するＤＳＩ−
Ｓユニット１１２（０）の何れかが待機状態である場
合、対応するＳＹＮＣＮ接続は入力として使用される。
【００３１】ＤＳＩ−Ｓユニット１１２を簡略化された
ブロック図の形で図６に詳細に示す。図６では、特に、
デジタルラインインタフェース（ＤＬＩ）６０１，デー
タ変換およびパルス極性論理ユニット６０２，出力論理
および制御ユニット６０３および出力ドライバおよび制
御ユニット６０４が図示されている。受信デジタル信号
はＴ1 およびＲ1 を介してＤＬＩ６０１に送信される。
ここでは、ＤＳ１ＥＳＦデジタル信号が使用されてい
る。これ以外の信号も使用できる。ＤＳ１ＥＳＦデジタ
ル信号は当業者に周知であり、＋１，０および−１の三
種類の状態を有するバイポーラ信号である。
ブロック図の形で図６に詳細に示す。図６では、特に、
デジタルラインインタフェース（ＤＬＩ）６０１，デー
タ変換およびパルス極性論理ユニット６０２，出力論理
および制御ユニット６０３および出力ドライバおよび制
御ユニット６０４が図示されている。受信デジタル信号
はＴ1 およびＲ1 を介してＤＬＩ６０１に送信される。
ここでは、ＤＳ１ＥＳＦデジタル信号が使用されてい
る。これ以外の信号も使用できる。ＤＳ１ＥＳＦデジタ
ル信号は当業者に周知であり、＋１，０および−１の三
種類の状態を有するバイポーラ信号である。
【００３２】ＤＬＩ６０１のようなデジタルラインイン
タフェース装置も当業者に周知であり、通常、受信ＤＳ
１ＥＳＦデジタル信号からユニポーラＲＤＡＴＡ信号を
得るためのバイポーラ−ユニポーラ変換器および受信Ｄ
Ｓ１ＥＳＦデジタル信号からＲＣＬＯＣＫを誘導するた
めのタイミング回復回路を特に包含している。ＤＳ１Ｅ
ＳＦデジタル信号の場合、ＲＣＬＯＣＫのビット伝送速
度は１．５４４メガビット／秒である。ＲＤＡＴＡユニ
ポーラデジタル信号およびＲＣＬＯＣＫ信号は付属のＰ
ＣＭトランシーバ１１１（図１参照）に送信される。
タフェース装置も当業者に周知であり、通常、受信ＤＳ
１ＥＳＦデジタル信号からユニポーラＲＤＡＴＡ信号を
得るためのバイポーラ−ユニポーラ変換器および受信Ｄ
Ｓ１ＥＳＦデジタル信号からＲＣＬＯＣＫを誘導するた
めのタイミング回復回路を特に包含している。ＤＳ１Ｅ
ＳＦデジタル信号の場合、ＲＣＬＯＣＫのビット伝送速
度は１．５４４メガビット／秒である。ＲＤＡＴＡユニ
ポーラデジタル信号およびＲＣＬＯＣＫ信号は付属のＰ
ＣＭトランシーバ１１１（図１参照）に送信される。
【００３３】ＴＤＡＴＡユニポーラデジタルデータ信号
および対応するＴＣＬＯＣＫ信号、ユニポーラＤＳ１Ｅ
ＳＦデジタル信号および対応するクロック信号は付属の
ＰＣＭトランシーバ１１１からデータ変換およびパルス
極性論理ユニット６０２と、出力論理および制御ユニッ
ト６０３に送信される。また、制御信号ＭＳ，ＳＷＲＱ
およびＦＳＳもプロセッサ１１０（図１参照）から出力
論理および制御ユニット６０３に送信される。
および対応するＴＣＬＯＣＫ信号、ユニポーラＤＳ１Ｅ
ＳＦデジタル信号および対応するクロック信号は付属の
ＰＣＭトランシーバ１１１からデータ変換およびパルス
極性論理ユニット６０２と、出力論理および制御ユニッ
ト６０３に送信される。また、制御信号ＭＳ，ＳＷＲＱ
およびＦＳＳもプロセッサ１１０（図１参照）から出力
論理および制御ユニット６０３に送信される。
【００３４】出力論理および制御ユニット６０３は、対
応するＤＳＩ−Ｓユニットが稼働状態または待機状態か
に応じて、ＳＹＮＣＮを第１の制御信号として送信また
は受信する。また、出力論理および制御ユニット６０３
は、制御信号ＡＳをプロセッサ１１０に送信し、更に、
第２の制御信号ＳＣを出力ドライバおよび制御ユニット
６０４に送信する。制御信号ＡＳはＤＳＩ−Ｓユニット
の状態（すなわち、稼働状態または待機状態）を示す。
従って、切換えが完了したか否かを示す。
応するＤＳＩ−Ｓユニットが稼働状態または待機状態か
に応じて、ＳＹＮＣＮを第１の制御信号として送信また
は受信する。また、出力論理および制御ユニット６０３
は、制御信号ＡＳをプロセッサ１１０に送信し、更に、
第２の制御信号ＳＣを出力ドライバおよび制御ユニット
６０４に送信する。制御信号ＡＳはＤＳＩ−Ｓユニット
の状態（すなわち、稼働状態または待機状態）を示す。
従って、切換えが完了したか否かを示す。
【００３５】データ変換およびパルス極性論理ユニット
６０２はユニポーラＴＤＡＴＡデジタル信号を周知の仕
方で、＋１，０および−１ビット状態の何れかの状態の
バイポーラＤＳ１ＥＳＦデジタル信号に変換する。デー
タ変換およびパルス極性論理ユニット６０２は、出力論
理および制御ユニット６０３からの制御信号に応答し
て、バイポーラＤＳ１ＥＳＦデジタル信号の現行ビット
を受信ＳＹＮＣＮパルス状態に応じた指定状態にする。
６０２はユニポーラＴＤＡＴＡデジタル信号を周知の仕
方で、＋１，０および−１ビット状態の何れかの状態の
バイポーラＤＳ１ＥＳＦデジタル信号に変換する。デー
タ変換およびパルス極性論理ユニット６０２は、出力論
理および制御ユニット６０３からの制御信号に応答し
て、バイポーラＤＳ１ＥＳＦデジタル信号の現行ビット
を受信ＳＹＮＣＮパルス状態に応じた指定状態にする。
【００３６】低状態、すなわち論理ゼロ（０）のＳＹＮ
ＣＮパルスが受信された場合、データ変換およびパルス
極性論理ユニット６０２からのＴＤＡＴＡの現行入力ビ
ットから得られる出力として送信されるバイポーラＤＳ
１ＥＳＦデジタル信号は、指定状態（この場合には、＋
１状態）に強制される。低状態ＳＹＮＣＮパルスを受信
する場合、データ変換およびパルス極性論理ユニット６
０２からの出力として送信されるＤＳ１ＥＳＦデジタル
信号の状態は＋１または−１の何れかであることもでき
る。
ＣＮパルスが受信された場合、データ変換およびパルス
極性論理ユニット６０２からのＴＤＡＴＡの現行入力ビ
ットから得られる出力として送信されるバイポーラＤＳ
１ＥＳＦデジタル信号は、指定状態（この場合には、＋
１状態）に強制される。低状態ＳＹＮＣＮパルスを受信
する場合、データ変換およびパルス極性論理ユニット６
０２からの出力として送信されるＤＳ１ＥＳＦデジタル
信号の状態は＋１または−１の何れかであることもでき
る。
【００３７】データ変換およびパルス極性論理ユニット
６０２からのバイポーラＤＳ１ＥＳＦデジタル信号出力
およびＴＣＬＯＣＫは出力ドライバおよび制御ユニット
６０４に送信され、次いで、このユニット６０４は、バ
イポーラＤＳ１ＥＳＦデジタル信号をＴ2 およびＲ2 か
らなる送信データ伝送ラインに送信する。データ変換お
よびパルス極性論理ユニット６０２からのバイポーラＤ
Ｓ１ＥＳＦデジタル信号出力は出力論理および制御ユニ
ット６０３にも送信される。
６０２からのバイポーラＤＳ１ＥＳＦデジタル信号出力
およびＴＣＬＯＣＫは出力ドライバおよび制御ユニット
６０４に送信され、次いで、このユニット６０４は、バ
イポーラＤＳ１ＥＳＦデジタル信号をＴ2 およびＲ2 か
らなる送信データ伝送ラインに送信する。データ変換お
よびパルス極性論理ユニット６０２からのバイポーラＤ
Ｓ１ＥＳＦデジタル信号出力は出力論理および制御ユニ
ット６０３にも送信される。
【００３８】出力ドライバおよび制御ユニット６０４内
の出力ドライバ回路は半導体デバイス（図示されていな
い）を有する。この半導体デバイスは、出力論理および
制御ユニット６０３からの前記の第２の制御信号ＳＣの
第１および第２の状態に応じて、稼働状態のときにバイ
ポーラＤＳ１ＥＳＦデジタル信号をＴ2 ，Ｒ2 に送信す
るか、または、待機状態のときに開回路出力をＴ2 ，Ｒ
2 に送信するように機能する。
の出力ドライバ回路は半導体デバイス（図示されていな
い）を有する。この半導体デバイスは、出力論理および
制御ユニット６０３からの前記の第２の制御信号ＳＣの
第１および第２の状態に応じて、稼働状態のときにバイ
ポーラＤＳ１ＥＳＦデジタル信号をＴ2 ，Ｒ2 に送信す
るか、または、待機状態のときに開回路出力をＴ2 ，Ｒ
2 に送信するように機能する。
【００３９】対応するＤＳＩ−Ｓを稼働状態から待機状
態に、またはこの逆の状態に切換える瞬間時点を独立に
決定する出力論理および制御ユニット６０３の動作につ
いて、図７および図８の流れ図を参照しながら説明す
る。対応するＤＳＩ−Ｓユニット１１２の出力論理およ
び制御ユニット６０３からのＡＳ制御信号（ＡＳ（１）
−１からＡＳ（１）−Ｎ）は、プロセッサ１１０（図１
参照）を介して関連インタフェースユニット１０４に送
信され、次いで、稼働状態ＤＳＩ−Ｓユニット１１２か
らＲ’ＤＡＴＡ（１）信号を選択するために、デジタル
スイッチ１０１に送信され、更に、稼働状態ハードウエ
アユニット１０５（１）に送信される。待機ハードウエ
アユニット１０５（０）内のトランシーバ１１０（０）
または他のユニットは関連論理信号を受信および／また
は脱フォーマット化することができないので、待機ハー
ドウエアユニット１０５（０）からのＲ’ＤＡＴＡ
（０）信号は稼働ハードウエアユニット１０５（１）か
らの信号と同一ではない。
態に、またはこの逆の状態に切換える瞬間時点を独立に
決定する出力論理および制御ユニット６０３の動作につ
いて、図７および図８の流れ図を参照しながら説明す
る。対応するＤＳＩ−Ｓユニット１１２の出力論理およ
び制御ユニット６０３からのＡＳ制御信号（ＡＳ（１）
−１からＡＳ（１）−Ｎ）は、プロセッサ１１０（図１
参照）を介して関連インタフェースユニット１０４に送
信され、次いで、稼働状態ＤＳＩ−Ｓユニット１１２か
らＲ’ＤＡＴＡ（１）信号を選択するために、デジタル
スイッチ１０１に送信され、更に、稼働状態ハードウエ
アユニット１０５（１）に送信される。待機ハードウエ
アユニット１０５（０）内のトランシーバ１１０（０）
または他のユニットは関連論理信号を受信および／また
は脱フォーマット化することができないので、待機ハー
ドウエアユニット１０５（０）からのＲ’ＤＡＴＡ
（０）信号は稼働ハードウエアユニット１０５（１）か
らの信号と同一ではない。
【００４０】各ＤＳＩ−Ｓユニット１１２の動作は大体
同じであり、各ＤＳＩ−Ｓユニットは、本発明によれ
ば、稼働状態から待機状態またはこの逆の状態（すなわ
ち、待機状態から稼働状態）に切換えを行うべき瞬間時
点を独立に決定する。パワーアップすると、ハードウエ
アユニット１０５（１）内のＤＳＩ−Ｓユニット１１２
（１）およびハードウエアユニット１０５（０）内のＤ
ＳＩ−Ｓユニット１１２（０）は全て最初、強制的に待
機状態にされる。その後、付属プロセッサ１１０（１）
からのＭＳ＝０制御信号パルスにより、ハードウエアユ
ニット１０５（１）内のＤＳＩ−Ｓユニット１１２
（１）全部が稼働状態にされる。従って、ＤＳＩ−Ｓユ
ニット１１２（１）は最初は稼働状態であり、ＤＳＩ−
Ｓユニット１１２（０）は最初は待機状態である。
同じであり、各ＤＳＩ−Ｓユニットは、本発明によれ
ば、稼働状態から待機状態またはこの逆の状態（すなわ
ち、待機状態から稼働状態）に切換えを行うべき瞬間時
点を独立に決定する。パワーアップすると、ハードウエ
アユニット１０５（１）内のＤＳＩ−Ｓユニット１１２
（１）およびハードウエアユニット１０５（０）内のＤ
ＳＩ−Ｓユニット１１２（０）は全て最初、強制的に待
機状態にされる。その後、付属プロセッサ１１０（１）
からのＭＳ＝０制御信号パルスにより、ハードウエアユ
ニット１０５（１）内のＤＳＩ−Ｓユニット１１２
（１）全部が稼働状態にされる。従って、ＤＳＩ−Ｓユ
ニット１１２（１）は最初は稼働状態であり、ＤＳＩ−
Ｓユニット１１２（０）は最初は待機状態である。
【００４１】待機状態のＤＳＩ−Ｓユニットを稼働状態
に切換える動作を図７の流れ図で説明する。特に、待機
状態はステップ７０１により入力される。条件付分岐点
７０２でテストを行い、付属プロセッサ１１０（図１参
照）からのＦＳＳが１か否か決定する。テストの答が
“ＹＥＳ”であれば、ＤＳＩ−Ｓユニットは強制待機状
態にあり、ＦＳＳ＝０になるまでこの状態を維持する。
稼働状態にある付属ＤＳＩ−Ｓユニットが低状態ＳＹＮ
ＣＮ信号（すなわち、ＳＹＮＣＮ＝０）を付属待機ＤＳ
Ｉ−Ｓユニットに送信することにより、稼働状態への切
換えが行われる。
に切換える動作を図７の流れ図で説明する。特に、待機
状態はステップ７０１により入力される。条件付分岐点
７０２でテストを行い、付属プロセッサ１１０（図１参
照）からのＦＳＳが１か否か決定する。テストの答が
“ＹＥＳ”であれば、ＤＳＩ−Ｓユニットは強制待機状
態にあり、ＦＳＳ＝０になるまでこの状態を維持する。
稼働状態にある付属ＤＳＩ−Ｓユニットが低状態ＳＹＮ
ＣＮ信号（すなわち、ＳＹＮＣＮ＝０）を付属待機ＤＳ
Ｉ−Ｓユニットに送信することにより、稼働状態への切
換えが行われる。
【００４２】従って、条件付分岐点７０３でテストを行
い、ＳＹＮＣＮ＝０か否か決定する。テストの答が“Ｎ
Ｏ”であれば、ステップ７０２に戻る。ステップ７０３
におけるテスト結果が“ＹＥＳ”であれば、稼働状態Ｄ
ＳＩ−Ｓユニットにより切換えが行われる。前記のよう
に、ＳＹＮＣＮ＝０の信号を受信したとき、付属ＤＳＩ
−Ｓユニット１１２（１）からの現行出力ＤＳ１ＥＳＦ
デジタル信号ビットの極性は、この場合＋１である。
い、ＳＹＮＣＮ＝０か否か決定する。テストの答が“Ｎ
Ｏ”であれば、ステップ７０２に戻る。ステップ７０３
におけるテスト結果が“ＹＥＳ”であれば、稼働状態Ｄ
ＳＩ−Ｓユニットにより切換えが行われる。前記のよう
に、ＳＹＮＣＮ＝０の信号を受信したとき、付属ＤＳＩ
−Ｓユニット１１２（１）からの現行出力ＤＳ１ＥＳＦ
デジタル信号ビットの極性は、この場合＋１である。
【００４３】従って、操作ブロック７０４は、付属ＤＳ
Ｉ−Ｓユニット１１２（０）のＴＤＡＴＡの現行入力ビ
ットから得られ、データ変換およびパルス極性論理ユニ
ット６０２（図６参照）から送信されるべき出力ＤＳ１
ＥＳＦデジタル信号ビットの極性を＋１に同期する。そ
して、出力論理および制御ユニット６０３（図６参照）
内のタイマーＡ（図示されていない）を起動させる。タ
イマーＡのタイムアウト間隔は、第１の所定間隔Ａ内で
切換えが行われ、それにより、非常に多くの連続的な＋
１または−１ビットを有するＤＳ１ＥＳＦデジタル信号
が発生するのを回避するような間隔である。間隔ＡはＤ
Ｓ１ＥＳＦデジタル信号データパターンの最悪のケース
の分析結果に基づいて決定される。
Ｉ−Ｓユニット１１２（０）のＴＤＡＴＡの現行入力ビ
ットから得られ、データ変換およびパルス極性論理ユニ
ット６０２（図６参照）から送信されるべき出力ＤＳ１
ＥＳＦデジタル信号ビットの極性を＋１に同期する。そ
して、出力論理および制御ユニット６０３（図６参照）
内のタイマーＡ（図示されていない）を起動させる。タ
イマーＡのタイムアウト間隔は、第１の所定間隔Ａ内で
切換えが行われ、それにより、非常に多くの連続的な＋
１または−１ビットを有するＤＳ１ＥＳＦデジタル信号
が発生するのを回避するような間隔である。間隔ＡはＤ
Ｓ１ＥＳＦデジタル信号データパターンの最悪のケース
の分析結果に基づいて決定される。
【００４４】出力として送信されるＤＳ１ＥＳＦデジタ
ル信号＋１ビットに同期した後、次のＴＤＡＴＡ論理０
入力に対して切換えが行われなければならない。論理０
条件（すなわち、状態）を有する次のＤＳ１ＥＳＦデジ
タル信号ビットに対して切換えを行う理由は、切換えの
瞬間に出力ドライバ回路に電流が流れず、しかも、論理
０に対する切換えはデータ信号内の“グリッチ”、すな
わち“ヒット”を最小化する許容限界に最大のマージン
を付与するからである。
ル信号＋１ビットに同期した後、次のＴＤＡＴＡ論理０
入力に対して切換えが行われなければならない。論理０
条件（すなわち、状態）を有する次のＤＳ１ＥＳＦデジ
タル信号ビットに対して切換えを行う理由は、切換えの
瞬間に出力ドライバ回路に電流が流れず、しかも、論理
０に対する切換えはデータ信号内の“グリッチ”、すな
わち“ヒット”を最小化する許容限界に最大のマージン
を付与するからである。
【００４５】ＤＳ１ＥＳＦデジタル信号ビットが＋１ま
たは−１のときに切換えを行うと、出力ドライバ回路に
電流がながれ、しかも、おそらく、データ信号内に“グ
リッチ”、すなわち“ヒット”を生じるであろう。この
ようなグリッチはデータビットエラーを広げ、また、下
流警報状態を生起するであろうバイポーラバイオレーシ
ョンとして伝播するので望ましくない。
たは−１のときに切換えを行うと、出力ドライバ回路に
電流がながれ、しかも、おそらく、データ信号内に“グ
リッチ”、すなわち“ヒット”を生じるであろう。この
ようなグリッチはデータビットエラーを広げ、また、下
流警報状態を生起するであろうバイポーラバイオレーシ
ョンとして伝播するので望ましくない。
【００４６】従って、条件付分岐点７０５でテストを行
い、タイマーＡのタイミング間隔が満了になったか否か
決定する。テストの答が“ＮＯ”であれば、条件付分岐
点７０６でテストを行い、現行ＴＤＡＴＡビットが第１
の所定状態（すなわち、論理０）にあるか否か決定す
る。ステップ７０６におけるテストの答が“ＮＯ”であ
れば、ステップ７０５に戻る。ステップ７０５および７
０６は、何れかのステップが“ＹＥＳ”の答を出すまで
繰り返される。
い、タイマーＡのタイミング間隔が満了になったか否か
決定する。テストの答が“ＮＯ”であれば、条件付分岐
点７０６でテストを行い、現行ＴＤＡＴＡビットが第１
の所定状態（すなわち、論理０）にあるか否か決定す
る。ステップ７０６におけるテストの答が“ＮＯ”であ
れば、ステップ７０５に戻る。ステップ７０５および７
０６は、何れかのステップが“ＹＥＳ”の答を出すまで
繰り返される。
【００４７】ステップ７０６の前にステップ７０５が
“ＹＥＳ”の答を出した場合、タイマーＡの間隔は満了
する。その後、操作ブロック７０７は、出力論理および
制御ユニット６０３（図６参照）に、第１の状態の第２
制御信号ＳＣを出力ドライバおよび制御ユニット６０４
に送信させる。次いで、このブロック７０７は、“Ｏ
Ｎ”させることができる出力ドライバ回路にＤＳ１ＥＳ
Ｆデジタル信号を出力として、伝送出力部Ｔ2 ，Ｒ2
（図６参照）に送信する。また、ステップ７０７はＡＳ
制御信号を論理１にセットさせる。その後、付属ＤＳＩ
−Ｓユニット１１２（０）はステップ７０８を介して稼
働状態に入る。
“ＹＥＳ”の答を出した場合、タイマーＡの間隔は満了
する。その後、操作ブロック７０７は、出力論理および
制御ユニット６０３（図６参照）に、第１の状態の第２
制御信号ＳＣを出力ドライバおよび制御ユニット６０４
に送信させる。次いで、このブロック７０７は、“Ｏ
Ｎ”させることができる出力ドライバ回路にＤＳ１ＥＳ
Ｆデジタル信号を出力として、伝送出力部Ｔ2 ，Ｒ2
（図６参照）に送信する。また、ステップ７０７はＡＳ
制御信号を論理１にセットさせる。その後、付属ＤＳＩ
−Ｓユニット１１２（０）はステップ７０８を介して稼
働状態に入る。
【００４８】ステップ７０６がステップ７０５よりも先
に“ＹＥＳ”の答を出した場合、タイマーＡの満了前に
ＴＤＡＴＡビット＝０が検出され、そして、ステップ７
０７は、付属ＤＳＩ−Ｓユニット１１２（０）の出力ド
ライバおよび制御ユニット６０４内の出力ドライバ回路
を使用可能にする、すなわち、“ＯＮ”させ、ＡＳ＝１
をセットする。その後、付属ＤＳＩ−Ｓユニット１１２
（０）はステップ７０８を介して稼働状態に入る。
に“ＹＥＳ”の答を出した場合、タイマーＡの満了前に
ＴＤＡＴＡビット＝０が検出され、そして、ステップ７
０７は、付属ＤＳＩ−Ｓユニット１１２（０）の出力ド
ライバおよび制御ユニット６０４内の出力ドライバ回路
を使用可能にする、すなわち、“ＯＮ”させ、ＡＳ＝１
をセットする。その後、付属ＤＳＩ−Ｓユニット１１２
（０）はステップ７０８を介して稼働状態に入る。
【００４９】制御信号ＡＳ＝１は、切換えが行われたこ
とを示し、更に、付属ＤＳＩ−Ｓユニット１１２（０）
が付属プロセッサ１１０（０）に対して稼働状態に入っ
たことを示す。プロセッサ１１０（０）はＡＳ＝１指示
をインタフェース１０４（０）に送る。その後、インタ
フェース１０４（０）は、ＡＳ＝１指示をデジタルスイ
ッチ１０１に送る。このスイッチは、稼働ハードウエア
ユニット１０５（０）内の現行稼働ＤＳＩ−Ｓユニット
１１２（０）からのＲ’ＤＡＴＡ（０）信号を選択す
る。
とを示し、更に、付属ＤＳＩ−Ｓユニット１１２（０）
が付属プロセッサ１１０（０）に対して稼働状態に入っ
たことを示す。プロセッサ１１０（０）はＡＳ＝１指示
をインタフェース１０４（０）に送る。その後、インタ
フェース１０４（０）は、ＡＳ＝１指示をデジタルスイ
ッチ１０１に送る。このスイッチは、稼働ハードウエア
ユニット１０５（０）内の現行稼働ＤＳＩ−Ｓユニット
１１２（０）からのＲ’ＤＡＴＡ（０）信号を選択す
る。
【００５０】稼働状態のＤＳＩ−Ｓユニットを待機状態
に切換える動作を図８の流れ図により説明する。先ず、
ステップ８０１を介して稼働状態に入る。その後、条件
付分岐点８０２でテストを行い、ＦＳＳ＝１か否か決定
する。テストの答えが“ＹＥＳ”であれば、対応するＤ
ＳＩ−Ｓユニット１１２（１）を強制的に待機状態にさ
せる。これは操作ブロック８１１で行われる。
に切換える動作を図８の流れ図により説明する。先ず、
ステップ８０１を介して稼働状態に入る。その後、条件
付分岐点８０２でテストを行い、ＦＳＳ＝１か否か決定
する。テストの答えが“ＹＥＳ”であれば、対応するＤ
ＳＩ−Ｓユニット１１２（１）を強制的に待機状態にさ
せる。これは操作ブロック８１１で行われる。
【００５１】ブロック８１１は、出力論理および制御ユ
ニット６０３（図６参照）から送信される第２の状態の
第２制御信号ＳＣを出力ドライバおよび制御ユニット６
０４に出力する。この信号はＤＳＩ−Ｓユニット１１２
（１）内の出力ドライバ回路を使用禁止にする。すなわ
ち、“ＯＦＦ”させる。ステップ８１１はまた、ＡＳ＝
０のセッティングも行う。
ニット６０３（図６参照）から送信される第２の状態の
第２制御信号ＳＣを出力ドライバおよび制御ユニット６
０４に出力する。この信号はＤＳＩ−Ｓユニット１１２
（１）内の出力ドライバ回路を使用禁止にする。すなわ
ち、“ＯＦＦ”させる。ステップ８１１はまた、ＡＳ＝
０のセッティングも行う。
【００５２】次いで、ステップ８１２を介して待機状態
が入力される。ＡＳ＝０は、対応するＤＳＩ−Ｓユニッ
ト１１２（１）が付属プロセッサ１１０および付属イン
タフェース１０４（図１参照）に対して待機状態である
ことを示す。ステップ８０２におけるテストの答が“Ｎ
Ｏ”であれば、条件付分岐点８０３でテストを行い、Ｓ
ＷＲＱ＝１であるか否か決定する。
が入力される。ＡＳ＝０は、対応するＤＳＩ−Ｓユニッ
ト１１２（１）が付属プロセッサ１１０および付属イン
タフェース１０４（図１参照）に対して待機状態である
ことを示す。ステップ８０２におけるテストの答が“Ｎ
Ｏ”であれば、条件付分岐点８０３でテストを行い、Ｓ
ＷＲＱ＝１であるか否か決定する。
【００５３】前記のように、ＳＷＲＱ＝１は、デジタル
スイッチ１０１（図１参照）により切換えが起動された
ことを示す。ステップ８０３におけるテストの答が“Ｎ
Ｏ”であれば、ステップ８０２に戻る。ステップ８０３
におけるテストの答が“ＹＥＳ”であれば、付属プロセ
ッサ１１０からのＳＷＲＱ＝１により切換えを起動させ
る。そして、操作ブロック８０４は出力論理および制御
ユニット６０３（図６参照）内のタイマーＢ（図示され
ていない）をスタートさせる。
スイッチ１０１（図１参照）により切換えが起動された
ことを示す。ステップ８０３におけるテストの答が“Ｎ
Ｏ”であれば、ステップ８０２に戻る。ステップ８０３
におけるテストの答が“ＹＥＳ”であれば、付属プロセ
ッサ１１０からのＳＷＲＱ＝１により切換えを起動させ
る。そして、操作ブロック８０４は出力論理および制御
ユニット６０３（図６参照）内のタイマーＢ（図示され
ていない）をスタートさせる。
【００５４】タイマーＢのタイムアウト間隔は、＋１ビ
ットを有しないＴＤＡＴＡが発生しないように選択され
た所定の間隔である。また、タイマーＢの間隔は、ＤＳ
１ＥＳＦデジタル信号データパターンの分析結果に基づ
いて選択される。この場合、＋１ビットが発生する最大
間隔である。条件付分岐点８０５でテストを行い、タイ
マーＢが満了したか否か決定する。テストの答が“Ｎ
Ｏ”であれば、条件付分岐点８０６でテストを行い、所
定のビット状態（この場合は、＋１ビット）が検出され
たか否か決定する。ステップ８０６におけるテストの答
が“ＮＯ”であれば、ステップ８０５に戻る。
ットを有しないＴＤＡＴＡが発生しないように選択され
た所定の間隔である。また、タイマーＢの間隔は、ＤＳ
１ＥＳＦデジタル信号データパターンの分析結果に基づ
いて選択される。この場合、＋１ビットが発生する最大
間隔である。条件付分岐点８０５でテストを行い、タイ
マーＢが満了したか否か決定する。テストの答が“Ｎ
Ｏ”であれば、条件付分岐点８０６でテストを行い、所
定のビット状態（この場合は、＋１ビット）が検出され
たか否か決定する。ステップ８０６におけるテストの答
が“ＮＯ”であれば、ステップ８０５に戻る。
【００５５】ステップ８０５および８０６は、何れかの
ステップが“ＹＥＳ”の答を出するまで繰り返される。
ステップ８０６の前にステップ８０５が“ＹＥＳ”の答
を出した場合、タイマーＢはタイムアウトし、＋１ビッ
トが検出されるべき最大間隔は満了する。その後、制御
は操作ブロック８０７に移る。ステップ８０６がステッ
プ８０５よりも先に“ＹＥＳ”の答を出した場合、＋１
ビットが検出され、その結果、操作ブロック８０７は出
力論理および制御ユニット６０３（図６参照）内のタイ
マーＣ（図示されていない）をスタートさせる。タイマ
ーＣのタイムアウト間隔はタイマーＡの間隔と同一であ
り、ビット＝０を有しないＴＤＡＴＡデジタル信号から
保護する。
ステップが“ＹＥＳ”の答を出するまで繰り返される。
ステップ８０６の前にステップ８０５が“ＹＥＳ”の答
を出した場合、タイマーＢはタイムアウトし、＋１ビッ
トが検出されるべき最大間隔は満了する。その後、制御
は操作ブロック８０７に移る。ステップ８０６がステッ
プ８０５よりも先に“ＹＥＳ”の答を出した場合、＋１
ビットが検出され、その結果、操作ブロック８０７は出
力論理および制御ユニット６０３（図６参照）内のタイ
マーＣ（図示されていない）をスタートさせる。タイマ
ーＣのタイムアウト間隔はタイマーＡの間隔と同一であ
り、ビット＝０を有しないＴＤＡＴＡデジタル信号から
保護する。
【００５６】操作ブロック８０８は、ハードウエアユニ
ット１０５（０）内の付属待機ＤＳＩ−Ｓユニット１１
２（０）にＳＹＮＣＮ＝０の信号を送信する。条件付分
岐点８０９でテストを行い、タイマーＣがタイムアウト
したか否か決定する。テストの答が“ＮＯ”であれば、
条件付分岐点８１０でテストを行い、ＴＤＡＴＡビット
＝０が検出されたか否か決定する。ステップ８１０にお
けるテストの答が“ＮＯ”であれば、ステップ８０９に
戻る。
ット１０５（０）内の付属待機ＤＳＩ−Ｓユニット１１
２（０）にＳＹＮＣＮ＝０の信号を送信する。条件付分
岐点８０９でテストを行い、タイマーＣがタイムアウト
したか否か決定する。テストの答が“ＮＯ”であれば、
条件付分岐点８１０でテストを行い、ＴＤＡＴＡビット
＝０が検出されたか否か決定する。ステップ８１０にお
けるテストの答が“ＮＯ”であれば、ステップ８０９に
戻る。
【００５７】ステップ８０９および８１０は、何れかの
ステップが“ＹＥＳ”の答を出すまで繰り返される。ス
テップ８１０の前にステップ８０９が“ＹＥＳ”の答を
出した場合、タイマーＢはタイムアウトし、制御はステ
ップ８１１に移る。ステップ８０９よりも先にステップ
８１０が“ＹＥＳ”の答を出した場合、タイマーＣのタ
イムアウト間隔内にＴＤＡＴＡビット＝０が検出され、
そして、制御はステップ８１１に移る。
ステップが“ＹＥＳ”の答を出すまで繰り返される。ス
テップ８１０の前にステップ８０９が“ＹＥＳ”の答を
出した場合、タイマーＢはタイムアウトし、制御はステ
ップ８１１に移る。ステップ８０９よりも先にステップ
８１０が“ＹＥＳ”の答を出した場合、タイマーＣのタ
イムアウト間隔内にＴＤＡＴＡビット＝０が検出され、
そして、制御はステップ８１１に移る。
【００５８】前記のように、ステップ８１１は、対応す
るＤＳＩ−Ｓユニット１１２（１）の出力ドライバ回路
を“ＯＦＦ”させ、そして、ＡＳ＝０をセットする。待
機状態はステップ８１２により入力される。間隔Ａおよ
びＣは同一であり、これにより、ＤＳ１ＥＳＦデジタル
信号パターンが非常に多くの＋１または−１ビットを包
含する場合、ＤＳＩ−Ｓユニットは同じ瞬間時点で切換
えることができる。
るＤＳＩ−Ｓユニット１１２（１）の出力ドライバ回路
を“ＯＦＦ”させ、そして、ＡＳ＝０をセットする。待
機状態はステップ８１２により入力される。間隔Ａおよ
びＣは同一であり、これにより、ＤＳ１ＥＳＦデジタル
信号パターンが非常に多くの＋１または−１ビットを包
含する場合、ＤＳＩ−Ｓユニットは同じ瞬間時点で切換
えることができる。
【００５９】前記の説明から明らかなように、稼働切換
ユニットおよび待機切換ユニットはそれぞれ独立して、
稼働状態から待機状態へ、あるいは、逆に待機状態から
稼働状態へ切換える瞬間時点を決定する。稼働ユニット
および待機ユニット間の唯一の協動作用はＳＹＮＣＮパ
ルスを送信および受信することである。従って、本発明
によれば、保護切換を行うべき瞬間時点を決定するため
の中央制御装置を必要とすることなく、ヒットレス態様
でデジタルデータ信号の保護切換を実現することができ
る。
ユニットおよび待機切換ユニットはそれぞれ独立して、
稼働状態から待機状態へ、あるいは、逆に待機状態から
稼働状態へ切換える瞬間時点を決定する。稼働ユニット
および待機ユニット間の唯一の協動作用はＳＹＮＣＮパ
ルスを送信および受信することである。従って、本発明
によれば、保護切換を行うべき瞬間時点を決定するため
の中央制御装置を必要とすることなく、ヒットレス態様
でデジタルデータ信号の保護切換を実現することができ
る。
【００６０】特に、或る特定の用途では、単一の回路板
内に稼働および待機ユニットを包含させたり、あるい
は、単一の回路板内に個別的な稼働ユニットおよび待機
ユニット対を包含させることが望ましい。
内に稼働および待機ユニットを包含させたり、あるい
は、単一の回路板内に個別的な稼働ユニットおよび待機
ユニット対を包含させることが望ましい。
【００６１】更に、本発明の一実施例として、ＤＳ１Ｅ
ＳＦデジタル信号について説明してきたが、異なる信号
フォーマットを有する他のデジタル信号用のハードウエ
ア保護切換も当然実施できる。また、切換を行うビット
状態の選択も可能である。
ＳＦデジタル信号について説明してきたが、異なる信号
フォーマットを有する他のデジタル信号用のハードウエ
ア保護切換も当然実施できる。また、切換を行うビット
状態の選択も可能である。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
保護切換を行うべき瞬間時点を決定するための中央制御
装置を必要とすることなく、ヒットレス態様でデジタル
データ信号の保護切換を実現することができる。
保護切換を行うべき瞬間時点を決定するための中央制御
装置を必要とすることなく、ヒットレス態様でデジタル
データ信号の保護切換を実現することができる。
【図１】本発明によるハードウエア保護切換装置を使用
するシステム全体の一部分を示すブロック図である。
するシステム全体の一部分を示すブロック図である。
【図２】本発明によるハードウエア保護切換装置を使用
するシステム全体の一部分を示すブロック図である。
するシステム全体の一部分を示すブロック図である。
【図３】本発明によるハードウエア保護切換装置を使用
するシステム全体の一部分を示すブロック図である。
するシステム全体の一部分を示すブロック図である。
【図４】本発明によるハードウエア保護切換装置を使用
するシステム全体の一部分を示すブロック図である。
するシステム全体の一部分を示すブロック図である。
【図５】図１〜図４に示された、本発明によるハードウ
エア保護切換装置を使用するシステムの各部分を統合し
た全体の構成を示す模式図である。
エア保護切換装置を使用するシステムの各部分を統合し
た全体の構成を示す模式図である。
【図６】デジタル信号インタフェース−切換（ＤＳＩ−
Ｓ）ユニットの詳細な構成を示すブロック図である。
Ｓ）ユニットの詳細な構成を示すブロック図である。
【図７】稼働状態におけるＤＳＩ−Ｓユニット１１２の
動作を詳細に示す流れ図である。
動作を詳細に示す流れ図である。
【図８】待機状態におけるＤＳＩ−Ｓユニット１１２の
動作を詳細に示す流れ図である。
動作を詳細に示す流れ図である。
１０１ データ送信，受信および制御ユニット（スイッ
チ） １０２ コントロールバス １０３ データバス １０４ インタフェースユニット １０５ ハードウエアユニット １０６ ラインカプラユニット １１０ プロセッサ １１１ ＰＣＭトランシーバ １１２ ＤＳＩ−Ｓユニット １１６ 変圧器 １１７ 変圧器 １２０ バス ６０１ デジタルラインインタフェース ６０２ データ変換およびパルス極性論理ユニット ６０３ 出力論理および制御ユニット ６０４ 出力ドライバおよび制御ユニット
チ） １０２ コントロールバス １０３ データバス １０４ インタフェースユニット １０５ ハードウエアユニット １０６ ラインカプラユニット １１０ プロセッサ １１１ ＰＣＭトランシーバ １１２ ＤＳＩ−Ｓユニット １１６ 変圧器 １１７ 変圧器 １２０ バス ６０１ デジタルラインインタフェース ６０２ データ変換およびパルス極性論理ユニット ６０３ 出力論理および制御ユニット ６０４ 出力ドライバおよび制御ユニット
Claims (10)
- 【請求項１】 交換機（１０１）とデジタル伝送ライン
（Ｔ 1 −１，Ｒ 1 −１−Ｔ 2 −１，Ｒ 2 −１、から、Ｔ 1 −
Ｎ，Ｒ 1 −Ｎ−Ｔ 2 −Ｎ，Ｒ 2 −Ｎ）との間のデジタル信
号ラインを切り替える為に、それらの間に並列に配置さ
れた複数のハードエウアユニット（１０５（１）、１０
５（０））と複数のインタフェース（１０４（１）、１
０４（０））とからなる切り替え可能なハードウェア装
置において、 前記交換機（１０１）またはデジタル伝送ライン（Ｔ 1
−１，Ｒ 1 −１−Ｔ 2 −１，Ｒ 2 −１、から、Ｔ 1 −Ｎ，Ｒ
1 −Ｎ−Ｔ 2 −Ｎ，Ｒ 2 −Ｎ）の一方から供給されたデジ
タル信号を、他方に伝送する為に、複数のビットを含む
所定のデジタル信号にフレームフォーマット化するトラ
ンシーバ（１１１）と、 前記インタフェース（１０４）からの切り換え要求信号
（ＳＷＲＱ＝１）を検出するデジタル信号インターフェ
ースユニット（１１２）と、 からなり、前記デジタル信号インターフェースユニット（１１２
（１））は、 （Ａ） 検出された切り替え要求信号（ＳＷＲＱ＝１）
に応答して、前記インタフェース（１０４（１））から
出力として供給されるデジタル信号から、第１の所定の
ビット条件（論理＋１）を有するビットを検出する（８
０６）手段と、 （Ｂ） 前記第１の所定ビット条件を有するビットが検
出された旨の指示をする第１制御信号（ＳＹＮＣ＝０）
を生成する手段と、 （Ｃ） 他のハードウェア装置のデジタル信号インター
フェースユニット（１１２（０））に対し、前記第１制
御信号（ＳＹＮＣ＝０）を供給する手段と、 （Ｄ） 受信した第１制御信号（ＳＹＮＣ＝０）に応答
して、他のハードウェア装置のデジタル信号インターフ
ェースユニット（１１２（０））からデジタル伝送ライ
ンへ出力として供給されるデジタル信号の前記第１の所
定ビット条件を同期させる（７０４）手段と、 （Ｅ） 前記デジタル信号インターフェースユニット
（１１２（１）） への入力として供給されるデジタル信
号の第２の所定ビット条件（論理 ０）に基づいて、第
２制御信号（ＳＣ）を生成する手段と、 を含む出力論理制御ユニット（６０３）と、出力信号として前記デジタル信号を供給する出力回路装
置（６０４、１０６）とを有し、 前記出力回路装置（６０４）は、前記第２制御信号（Ｓ
Ｃ）に応答して、ＯＮ状態、または、ＯＦＦ状態の何れ
かの状態を選択し、 前記切り換えを起動する前記第１制御信号に応答して、
ハードウエア装置の切り換えが行われる ことを特徴とす
る切り替え可能なハードウエア装置。 - 【請求項２】 前記（Ｅ）の手段は、前記第１制御信号
（ＳＹＮＣ＝０）に応答して、前記第１の所定のビット
条件をとる為に、前記デジタル信号ビットを前記デジタ
ル信号インターフェースユニット（１１２（１））から
の出力として供給する（７０４）ことを特徴とする請求
項１の装置。 - 【請求項３】 前記第１の所定のビット条件は、所定の
論理状態（＋１）をあらわすことを特徴とする請求項２
の装置。 - 【請求項４】 前記（Ａ）の手段は、前記インタフェー
ス（１０４（０））への入力として供給される前記デジ
タル信号の所定の論理状態（０）を示す前記第２の所定
のビット条件を検出することを特徴とする請求項１の装
置。 - 【請求項５】 前記（Ｄ）の手段は、前記第１の制御信
号（ＳＹＮＣ＝０）に応答して、前記インタフェース
（１０４（０））への入力信号として供給される前記デ
ジタル信号の前記所定の第２ビット条件（０）を有する
ビットを検出する前に、所定の間隔（ＴＩＭＥＲ Ａ，
７０５）の満了時に、前記第２制御信号を生成すること
を特徴とする請求項１の装置。 - 【請求項６】 前記第２制御信号（ＳＣ）は、第１状態
（１）と第２状態（０）を有し、 前記出力回路装置（６０４）は、前記第２制御信号の前
記第１状態に応答して、前記出力回路装置の前記ＯＮ状
態を選択し、また、前記第２制御信号の前記第２状態
（０）に応答して、前記出力回路装置の前記ＯＦＦ状態
を選択することを特徴とする請求項５の装置。 - 【請求項７】 前記（Ａ）の手段は、前記切り替え要求
信号（ＳＷＲＱ＝１）に応答して、前記デジタル信号イ
ンターフェースユニット（１１２（１））からの出力と
して供給される前記デジタル信号の前記第１の所定ビッ
ト条件（＋１）を検出する前に、所定の間隔（ＴＩＭＥ
Ｒ Ｂ，８０４、８０５）の満了時に、前記第１制御信
号（ＳＹＮＣ＝０）を生成することを特徴とする請求項
１の装置。 - 【請求項８】 出力として供給される前記デジタル信号
の前記第１の所定ビット条件は、所定の論理状態（＋
１）をあらわすことを特徴とする請求項７の装置。 - 【請求項９】 前記トランシバ（１１１）は、パルスコ
ード変調トランシーバからなることを特徴とする請求項
８の装置。 - 【請求項１０】 交換機（１０１）とデジタル伝送ライ
ン（Ｔ 1 −１，Ｒ 1 −１−Ｔ 2 −１，Ｒ 2 −１、から、Ｔ 1
−Ｎ，Ｒ 1 −Ｎ−Ｔ 2 −Ｎ，Ｒ 2 −Ｎ）との間のデジタル
信号ラインを切り替える為に、それらの間に並列に配置
された複数のハードエウアユニット（１０５（１）、１
０５（０））と複数のインタフェース（１０４（１）、
１０４（０））とからなるハードウェア装置を切り替え
る方法において、 （Ａ）前記交換機（１０１）またはデジタル伝送ライン
（Ｔ 1 −１，Ｒ 1 −１−Ｔ 2 −１，Ｒ 2 −１、から、Ｔ 1 −
Ｎ，Ｒ 1 −Ｎ−Ｔ 2 −Ｎ，Ｒ 2 −Ｎ）の一方から供給され
たデジタル信号を、他方に伝送する為に、複数のビット
を含む所定のデジタル信号にフレームフォーマット化す
るステップと、 （Ｂ）前記インタフェース（１０４）からの切り換え要
求信号（ＳＷＲ Ｑ＝１）を生成するステップと （Ｃ） 検出された切り替え要求信号（ＳＷＲＱ＝１）
に応答して、前記インタフェース（１０４（１））から
出力として供給されるデジタル信号から、第１の所定の
ビット条件（論理＋１）を有するビットを検出する（８
０６）ステップと、 （Ｄ） 前記第１の所定ビット条件を有するビットが検
出された旨の指示をする第１制御信号（ＳＹＮＣ＝０）
を生成するステップと、 （Ｅ） 他のハードウェア装置のデジタル信号インター
フェースユニット（１１２（０））に対し、前記第１制
御信号（ＳＹＮＣ＝０）を供給するステップと、 （Ｆ） 受信した第１制御信号（ＳＹＮＣ＝０）に応答
して、他のハードウェア装置のデジタル信号インターフ
ェースユニット（１１２（０））からデジタル伝送ライ
ンへ出力として供給されるデジタル信号の前記第１の所
定ビット条件を同期させる（７０４）ステップと、 （Ｇ） 前記デジタル信号インターフェースユニット
（１１２（１））への入力として供給されるデジタル信
号の第２の所定ビット条件（論理 ０）を検出するステ
ップと、 （Ｈ）前記第２の所定ビット条件（論理 ０）が検出さ
れたことを表す第２制御信号（ＳＣ）を生成するステッ
プと、 （Ｉ）前記第２制御信号（ＳＣ）に応答して、前記デジ
タル信号インターフェースユニット（１１２（０））か
らの出力として、前記デジタル信号の供給を行うステッ
プと、 からなり、前記切り換えを起動する前記第１制御信号に応答して、
ハードウエア装置の切り換えを行う ことを特徴とするハ
ードウエア装置の切り替え方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US825351 | 1992-01-24 | ||
| US07/825,351 US5311551A (en) | 1992-01-24 | 1992-01-24 | Digital signal hardware protection switching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685886A JPH0685886A (ja) | 1994-03-25 |
| JP2566106B2 true JP2566106B2 (ja) | 1996-12-25 |
Family
ID=25243795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021672A Expired - Fee Related JP2566106B2 (ja) | 1992-01-24 | 1993-01-18 | 切り替え可能なハードウエア装置とその切り替え方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5311551A (ja) |
| EP (1) | EP0552889B1 (ja) |
| JP (1) | JP2566106B2 (ja) |
| KR (1) | KR0134082B1 (ja) |
| CA (1) | CA2083635C (ja) |
| DE (1) | DE69302405T2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
| FI93289C (fi) * | 1993-03-16 | 1995-03-10 | Nokia Telecommunications Oy | Menetelmä ehdollisten kytkentöjen ohjaamiseksi synkronisessa digitaalisessa tietoliikennejärjestelmässä |
| JPH07264171A (ja) * | 1994-03-16 | 1995-10-13 | Fujitsu Ltd | 冗長系伝送路運用システム及び冗長系伝送路運用方法 |
| US6529599B1 (en) | 1998-07-07 | 2003-03-04 | Nec America, Inc. | Flexible tributary unit protection method for a trunk-multiplexed metallic interface |
| US6690644B1 (en) | 1999-02-17 | 2004-02-10 | Zhone Technologies, Inc. | Mechanism for 1:1, 1+1, and UPSR path-switched protection switching |
| US6449249B1 (en) * | 2000-09-07 | 2002-09-10 | Arris International, Inc. | Spare circuit switching |
| JP4677693B2 (ja) * | 2001-08-23 | 2011-04-27 | ソニー株式会社 | データ処理装置及びデータ処理方法 |
| US7782765B2 (en) * | 2007-01-22 | 2010-08-24 | Harris Stratex Networks Operating Corporation | Distributed protection switching architecture for point-to-point microwave radio systems |
| US9189310B2 (en) * | 2013-08-14 | 2015-11-17 | Unisys Corporation | Automated monitoring of server control automation components |
Family Cites Families (9)
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|---|---|---|---|---|
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| US4395772A (en) * | 1981-04-30 | 1983-07-26 | Bell Telephone Laboratories, Incorporated | Line protection switch controller |
| US4417348A (en) * | 1981-04-30 | 1983-11-22 | Bell Telephone Laboratories, Incorporated | Errorless line protection switcher |
| US4635249A (en) * | 1985-05-03 | 1987-01-06 | At&T Information Systems Inc. | Glitchless clock signal control circuit for a duplicated system |
| JPS62274946A (ja) * | 1986-05-23 | 1987-11-28 | Fujitsu Ltd | 無瞬断切替回路 |
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