JP2554972B2 - 比率コンバータ型回路の妨害信号及び雑音に対する感度を減少させる方法及び装置 - Google Patents
比率コンバータ型回路の妨害信号及び雑音に対する感度を減少させる方法及び装置Info
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Description
【０００１】
【産業上の利用分野】本発明は比率コンバータ型回路に
関し、さらに詳細には比率コンバータ型回路の妨害信号
及び雑音に対する感度を減少させる方法及び装置に関す
る。
関し、さらに詳細には比率コンバータ型回路の妨害信号
及び雑音に対する感度を減少させる方法及び装置に関す
る。
【０００２】
【従来の技術】比率コンバータ型回路は、感知信号と基
準信号を入力として感知信号に比例し基準信号に反比例
する出力信号を発生する。比率コンバータは主として直
流比率測定装置に使用される。このような直流測定装置
はホイートストーンブリッジ型回路である場合が多く、
ブリッジの抵抗要素の１つがたとえば歪み計のような変
換器よりなる。かかるホイートストーンブリッジ型比率
測定装置はまた重量、圧力、温度または他の機械的パラ
メータの測定に用いられる。この装置はブリッジに直流
電圧を接続することにより作動され、このブリッジにか
かる直流電圧が比率コンバータへ差分基準電圧を与え
る。ブリッジの他の２つのノードの両端に発生する電圧
は比率コンバータへの差分感知電圧を形成する。このよ
うにして、この比率コンバータは差分感知信号に比例し
差分基準信号に反比例する出力信号を与える。
準信号を入力として感知信号に比例し基準信号に反比例
する出力信号を発生する。比率コンバータは主として直
流比率測定装置に使用される。このような直流測定装置
はホイートストーンブリッジ型回路である場合が多く、
ブリッジの抵抗要素の１つがたとえば歪み計のような変
換器よりなる。かかるホイートストーンブリッジ型比率
測定装置はまた重量、圧力、温度または他の機械的パラ
メータの測定に用いられる。この装置はブリッジに直流
電圧を接続することにより作動され、このブリッジにか
かる直流電圧が比率コンバータへ差分基準電圧を与え
る。ブリッジの他の２つのノードの両端に発生する電圧
は比率コンバータへの差分感知電圧を形成する。このよ
うにして、この比率コンバータは差分感知信号に比例し
差分基準信号に反比例する出力信号を与える。
【０００３】このような装置では、変換器が比率コンバ
ータからある距離（場合によっては１００ｍ以上）離れ
たところにおかれることが多い。電力線による妨害信
号、ＲＦ妨害信号及び他の種類の電磁雑音のような妨害
信号を拾うと直流測定に誤差が導入される。
ータからある距離（場合によっては１００ｍ以上）離れ
たところにおかれることが多い。電力線による妨害信
号、ＲＦ妨害信号及び他の種類の電磁雑音のような妨害
信号を拾うと直流測定に誤差が導入される。
【０００４】過去において、同軸ケーブルのようなシー
ルド線、より合わせたワイヤー対及び／またはアナログ
フィルタがこの妨害信号を減少するために用いられてい
る。大抵の従来型装置にとりこの方法は効果的である
が、極めて精度の高い装置（たとえば１６ビットデジタ
ル装置）が出現していることを考えると、かかる電磁妨
害信号及び雑音を減少または除去するより良い方法が必
要となっている。
ルド線、より合わせたワイヤー対及び／またはアナログ
フィルタがこの妨害信号を減少するために用いられてい
る。大抵の従来型装置にとりこの方法は効果的である
が、極めて精度の高い装置（たとえば１６ビットデジタ
ル装置）が出現していることを考えると、かかる電磁妨
害信号及び雑音を減少または除去するより良い方法が必
要となっている。
【０００５】 この電磁妨害信号は、感知信号と基準信
号とを感知信号に比例し基準信号に反比例する出力信号
へ変換する本発明により減少及び／または除去される。
本発明の方法には、同一の内部基準信号を用いて感知信
号をデジタル感知信号へ、また基準信号をデジタル基準
信号へ変換するステップが含まれる。このデジタル感知
信号はフィルタリングを施すとフィルタリング済みデジ
タル感知信号となり、またデジタル基準信号もフィルタ
リングを施すとフィルタリング済みデジタル信号とな
る。フィルタリング済みデジタル感知信号をフィルタリ
ング済みデジタル基準信号で除算すると出力信号を得ら
れる。
号とを感知信号に比例し基準信号に反比例する出力信号
へ変換する本発明により減少及び／または除去される。
本発明の方法には、同一の内部基準信号を用いて感知信
号をデジタル感知信号へ、また基準信号をデジタル基準
信号へ変換するステップが含まれる。このデジタル感知
信号はフィルタリングを施すとフィルタリング済みデジ
タル感知信号となり、またデジタル基準信号もフィルタ
リングを施すとフィルタリング済みデジタル信号とな
る。フィルタリング済みデジタル感知信号をフィルタリ
ング済みデジタル基準信号で除算すると出力信号を得ら
れる。
【０００６】 本発明の方法は、外部感知信号と外部基
準信号を受けて外部感知信号に比例し外部基準信号に反
比例する出力信号を発生させるコンバータにより実現さ
れる。このコンバータは外部感知信号を受けてデジタル
感知信号へ変換し、また外部基準信号を受けてデジタル
基準信号へ変換する少なくとも１つのアナログ−デジタ
ルコンバータを有する。この少なくとも１つのアナログ
−デジタルコンバータはこれらの変換過程において同一
の内部基準信号を用いる。少なくとも１つのローパスフ
ィルタをこの少なくとも１つのアナログ−デジタルコン
バータに結合してデジタル感知信号をフィルタリングす
ることによりフィルタリング済みデジタル感知信号を発
生させると共に、デジタル基準信号をフィルタリングす
ることによりフィルタリング済みデジタル基準信号を発
生させる。デバイダ回路がこのフィルタリング済みデジ
タル感知信号をフィルタリング済みデジタル基準信号で
除算すると出力信号が得られる。
準信号を受けて外部感知信号に比例し外部基準信号に反
比例する出力信号を発生させるコンバータにより実現さ
れる。このコンバータは外部感知信号を受けてデジタル
感知信号へ変換し、また外部基準信号を受けてデジタル
基準信号へ変換する少なくとも１つのアナログ−デジタ
ルコンバータを有する。この少なくとも１つのアナログ
−デジタルコンバータはこれらの変換過程において同一
の内部基準信号を用いる。少なくとも１つのローパスフ
ィルタをこの少なくとも１つのアナログ−デジタルコン
バータに結合してデジタル感知信号をフィルタリングす
ることによりフィルタリング済みデジタル感知信号を発
生させると共に、デジタル基準信号をフィルタリングす
ることによりフィルタリング済みデジタル基準信号を発
生させる。デバイダ回路がこのフィルタリング済みデジ
タル感知信号をフィルタリング済みデジタル基準信号で
除算すると出力信号が得られる。
【０００７】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【０００８】
【実施例】明確化をきすために、また必要に応じて、対
応する特徴を示すために添付図面で同じ参照番号を用い
た。また図８のタイミング信号は本発明の好ましい実施
例のタイミング関係をさらに明確に示すために必ずしも
時間スケール通りに描かれていないことに注意された
い。
応する特徴を示すために添付図面で同じ参照番号を用い
た。また図８のタイミング信号は本発明の好ましい実施
例のタイミング関係をさらに明確に示すために必ずしも
時間スケール通りに描かれていないことに注意された
い。
【０００９】本発明の好ましい実施例による比率コンバ
ータ型回路は、第１のデルタ−シグマ変調器及び第２の
デルタ−シグマ変調器よりなる。外部の感知信号はこの
第１のデルタ−シグマ変調器により、比率コンバータ内
部で発生される基準信号を用いてデジタル感知信号へ変
換される。外部の基準信号は第２のデルタ−シグマ変調
器により、第１のデルタ−シグマ変調器と同じ内部基準
信号を用いてデジタル基準信号へ変換される。第１のデ
ルタ−シグマ変調器及び第２のデルタ−シグマ変調器か
らの出力は時分割デジタルフィルタによりローパスフィ
ルタリングされ、その結果フィルタリング済みのデジタ
ル感知信号及びフィルタリング済みのデジタル基準信号
が得られる。そして、デジタルデバイダ回路がこのフィ
ルタリング済みデジタル感知信号をフィルタリング済み
デジタル基準信号で除算して、外部の感知信号に比例し
外部の基準信号に反比例する出力信号を発生させる。
ータ型回路は、第１のデルタ−シグマ変調器及び第２の
デルタ−シグマ変調器よりなる。外部の感知信号はこの
第１のデルタ−シグマ変調器により、比率コンバータ内
部で発生される基準信号を用いてデジタル感知信号へ変
換される。外部の基準信号は第２のデルタ−シグマ変調
器により、第１のデルタ−シグマ変調器と同じ内部基準
信号を用いてデジタル基準信号へ変換される。第１のデ
ルタ−シグマ変調器及び第２のデルタ−シグマ変調器か
らの出力は時分割デジタルフィルタによりローパスフィ
ルタリングされ、その結果フィルタリング済みのデジタ
ル感知信号及びフィルタリング済みのデジタル基準信号
が得られる。そして、デジタルデバイダ回路がこのフィ
ルタリング済みデジタル感知信号をフィルタリング済み
デジタル基準信号で除算して、外部の感知信号に比例し
外部の基準信号に反比例する出力信号を発生させる。
【００１０】感知信号を基準信号で除算して出力信号を
直接与える従来技術の装置では、感知信号及び基準信号
へ妨害信号が結合すると出力信号に直流誤差が生じる。
これは感知信号を定数と正弦波信号の和として表わすこ
とにより以下のように数学的に示すことができる。
直接与える従来技術の装置では、感知信号及び基準信号
へ妨害信号が結合すると出力信号に直流誤差が生じる。
これは感知信号を定数と正弦波信号の和として表わすこ
とにより以下のように数学的に示すことができる。
【００１１】
【数１】 また基準信号は第２の定数と同じ正弦波信号の和として
表すことができる。
表すことができる。
【００１２】
【数２】 従来型装置の比率変換では以下に示す直流出力信号ＣＯ
ＵＴが得られる。
ＵＴが得られる。
【００１３】
【数３】 従って、この直流誤差は以下のようになる。
【００１４】
【数４】 同様に、妨害信号が基準信号だけに結合する場合でも直
流誤差が発生することを示すことができる。しかしなが
ら、本発明による変換を行なうと、妨害信号、ＲＦ妨害
信号及び他の種類の電磁雑音に対する比率コンバータの
感度は、外部感知信号及び外部基準信号がそれぞれ別々
にデジタル信号へ変換されたのち除算を行なう前に別々
にフィルタリングされるため事実上零となる。換言すれ
ば、内部基準信号が感知ライン及び外部の基準ライン上
に結合される妨害信号により影響を受けないためアナロ
グ−デジタル変換において相互変調を発生させるものが
ない。
流誤差が発生することを示すことができる。しかしなが
ら、本発明による変換を行なうと、妨害信号、ＲＦ妨害
信号及び他の種類の電磁雑音に対する比率コンバータの
感度は、外部感知信号及び外部基準信号がそれぞれ別々
にデジタル信号へ変換されたのち除算を行なう前に別々
にフィルタリングされるため事実上零となる。換言すれ
ば、内部基準信号が感知ライン及び外部の基準ライン上
に結合される妨害信号により影響を受けないためアナロ
グ−デジタル変換において相互変調を発生させるものが
ない。
【００１５】添付図面を参照して、図１は本発明による
比率コンバータ１２を有する比率測定装置１０のブロッ
ク図である。この比率測定装置１０は４つの抵抗Ｒ１，
Ｒ２，Ｒ３，Ｒ４を有するホイートストーンブリッジと
して示した負荷セル１４を有する。この負荷セル１４は
この両端にＶＲＥＦ＋及びＶＲＥＦ−の直流電圧を印加
することにより作動される。ＶＲＥＦ＋及びＶＲＥＦ−
はまたそれぞれＶＲＥＦ＋（ＥＸＴ）及びＶＲＥＦ−
（ＥＸＴ）として示した比率コンバータ１２の２つの入
力にも結合される。負荷セル１４の２つの内部ノードか
らは差分感知信号が発生され、この信号がＡＩＮ＋及び
ＡＩＮ−として示した比率コンバータ１２の入力へ接続
される。この比率コンバータ１２は、入力ＡＩＮ＋及び
ＡＩＮ−に現れる差分感知電圧に比例し且つＶＲＥＦ＋
（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）に現れる入力基準
信号に反比例する出力信号ＣＯＵＴを与える。
比率コンバータ１２を有する比率測定装置１０のブロッ
ク図である。この比率測定装置１０は４つの抵抗Ｒ１，
Ｒ２，Ｒ３，Ｒ４を有するホイートストーンブリッジと
して示した負荷セル１４を有する。この負荷セル１４は
この両端にＶＲＥＦ＋及びＶＲＥＦ−の直流電圧を印加
することにより作動される。ＶＲＥＦ＋及びＶＲＥＦ−
はまたそれぞれＶＲＥＦ＋（ＥＸＴ）及びＶＲＥＦ−
（ＥＸＴ）として示した比率コンバータ１２の２つの入
力にも結合される。負荷セル１４の２つの内部ノードか
らは差分感知信号が発生され、この信号がＡＩＮ＋及び
ＡＩＮ−として示した比率コンバータ１２の入力へ接続
される。この比率コンバータ１２は、入力ＡＩＮ＋及び
ＡＩＮ−に現れる差分感知電圧に比例し且つＶＲＥＦ＋
（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）に現れる入力基準
信号に反比例する出力信号ＣＯＵＴを与える。
【００１６】図２は、図１に示した比率コンバータ１２
に用いる比率コンバータ型回路１７のブロック図であ
る。この比率コンバータ型回路１７は第１のアナログ−
デジタルコンバータ１８を具備するが、この入力は入力
感知信号ＡＩＮに接続されている。入力信号ＡＩＮはシ
ングルエンド入力として示してあるが、これは図１に示
した差分信号ＡＩＮ＋及びＡＩＮ−を表すものと理解さ
れたい。また、アナログ−デジタルコンバータ１８の入
力として内部基準信号ＶＲＥＦ（ＩＮＴ）を示してあ
る。第１のアナログ−デジタルコンバータ１８のライン
２０上の出力は第１のデジタルフィルタ２２の入力に接
続されている。第１のデジタルフィルタ２２の出力はデ
ジタルプロセッサ回路２４の１つの入力に接続され、こ
のデジタルプロセッサ回路２４の出力がライン１６上の
出力ＣＯＵＴを形成する。
に用いる比率コンバータ型回路１７のブロック図であ
る。この比率コンバータ型回路１７は第１のアナログ−
デジタルコンバータ１８を具備するが、この入力は入力
感知信号ＡＩＮに接続されている。入力信号ＡＩＮはシ
ングルエンド入力として示してあるが、これは図１に示
した差分信号ＡＩＮ＋及びＡＩＮ−を表すものと理解さ
れたい。また、アナログ−デジタルコンバータ１８の入
力として内部基準信号ＶＲＥＦ（ＩＮＴ）を示してあ
る。第１のアナログ−デジタルコンバータ１８のライン
２０上の出力は第１のデジタルフィルタ２２の入力に接
続されている。第１のデジタルフィルタ２２の出力はデ
ジタルプロセッサ回路２４の１つの入力に接続され、こ
のデジタルプロセッサ回路２４の出力がライン１６上の
出力ＣＯＵＴを形成する。
【００１７】図２には入力ＶＲＥＦ（ＥＸＴ）を受ける
第２のアナログ−デジタルコンバータ２６が示してあ
る。この入力信号ＶＲＥＦ（ＥＸＴ）はシングルエンド
入力として示してあるが、これは図１に示した差分信号
ＶＲＥＦ＋（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）を表す
ことを理解されたい。このアナログ−デジタルコンバー
タ２６はまた第２の入力ＶＲＥＦ（ＩＮＴ）を有する。
ライン２８上の第２のアナログ−デジタルコンバータ２
６の出力は第２のデジタルフィルタ２８の入力に接続さ
れている。このデジタルフィルタ２８の出力はデジタル
プロセッサ回路２４の第２の入力を形成する。
第２のアナログ−デジタルコンバータ２６が示してあ
る。この入力信号ＶＲＥＦ（ＥＸＴ）はシングルエンド
入力として示してあるが、これは図１に示した差分信号
ＶＲＥＦ＋（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）を表す
ことを理解されたい。このアナログ−デジタルコンバー
タ２６はまた第２の入力ＶＲＥＦ（ＩＮＴ）を有する。
ライン２８上の第２のアナログ−デジタルコンバータ２
６の出力は第２のデジタルフィルタ２８の入力に接続さ
れている。このデジタルフィルタ２８の出力はデジタル
プロセッサ回路２４の第２の入力を形成する。
【００１８】動作について説明すると、感知入力信号Ａ
ＩＮはアナログ−デジタルコンバータ１８によりデジタ
ル信号に変換される。この変換は内部基準信号ＶＲＥＦ
（ＩＮＴ）に基づいて行なわれる。デジタル化された感
知信号はデジタルフィルタ２２によりフィルタリングさ
れるが、このフィルタとしてはたとえばローパスフィル
タ、バンドパスフィルタ、ハイパスフィルタまたはノッ
チフィルタのような当該技術分野で知られたデジタルフ
ィルタの任意のタイプのものを用いることができる。同
様に、外部基準信号ＶＲＥＦ（ＥＸＴ）は、アナログ−
デジタルコンバータ２６が変換基準として内部基準電圧
ＶＲＥＦ（ＩＮＴ）を用いることによりデジタル信号へ
変換される。
ＩＮはアナログ−デジタルコンバータ１８によりデジタ
ル信号に変換される。この変換は内部基準信号ＶＲＥＦ
（ＩＮＴ）に基づいて行なわれる。デジタル化された感
知信号はデジタルフィルタ２２によりフィルタリングさ
れるが、このフィルタとしてはたとえばローパスフィル
タ、バンドパスフィルタ、ハイパスフィルタまたはノッ
チフィルタのような当該技術分野で知られたデジタルフ
ィルタの任意のタイプのものを用いることができる。同
様に、外部基準信号ＶＲＥＦ（ＥＸＴ）は、アナログ−
デジタルコンバータ２６が変換基準として内部基準電圧
ＶＲＥＦ（ＩＮＴ）を用いることによりデジタル信号へ
変換される。
【００１９】デジタル化された基準信号は、たとえばロ
ーパスフィルタ、バンドパスフィルタ、ハイパスフィル
タまたはノッチフィルタのような当該技術分野で知られ
たデジタルフィルタのうち任意のタイプのデジタルフィ
ルタ３０によりフィルタリングされる。これらのフィル
タ２２，３０は同じタイプのフィルタである必要はな
い。たとえば、このデジタルフィルタ２２をバンドパス
フィルタで構成してＡＣ感知信号から雑音をフィルタリ
ングする一方、デジタルフィルタ３０としてローパスフ
ィルタを用いてＤＣ基準信号から雑音をフィルタリング
してもよい。
ーパスフィルタ、バンドパスフィルタ、ハイパスフィル
タまたはノッチフィルタのような当該技術分野で知られ
たデジタルフィルタのうち任意のタイプのデジタルフィ
ルタ３０によりフィルタリングされる。これらのフィル
タ２２，３０は同じタイプのフィルタである必要はな
い。たとえば、このデジタルフィルタ２２をバンドパス
フィルタで構成してＡＣ感知信号から雑音をフィルタリ
ングする一方、デジタルフィルタ３０としてローパスフ
ィルタを用いてＤＣ基準信号から雑音をフィルタリング
してもよい。
【００２０】フィルタリング済みデジタル感知信号とフ
ィルタリング済みデジタル基準信号とは所定のアルゴリ
ズムにしたがってデジタルプロセッサ回路２４により結
合される。比率コンバータ型回路１７を比率コンバータ
として用いる場合、デジタルプロセッサ回路２４の所定
のアルゴリズムはフィルタリング済みデジタル化感知信
号をフィルタリング済みデジタル化基準信号で除算する
除算操作である。しかしながら、他の種類の所定アルゴ
リズム、たとえば乗算（復調）及び減算のようなもので
もよい。
ィルタリング済みデジタル基準信号とは所定のアルゴリ
ズムにしたがってデジタルプロセッサ回路２４により結
合される。比率コンバータ型回路１７を比率コンバータ
として用いる場合、デジタルプロセッサ回路２４の所定
のアルゴリズムはフィルタリング済みデジタル化感知信
号をフィルタリング済みデジタル化基準信号で除算する
除算操作である。しかしながら、他の種類の所定アルゴ
リズム、たとえば乗算（復調）及び減算のようなもので
もよい。
【００２１】たとえば、比率コンバータ型回路１７が図
１の比率コンバータ１２の比率変換機能を果たす場合、
ライン２０上のアナログ−デジタルコンバータ１８の出
力は信号Ｄ１として以下のように示すことができる。
１の比率コンバータ１２の比率変換機能を果たす場合、
ライン２０上のアナログ−デジタルコンバータ１８の出
力は信号Ｄ１として以下のように示すことができる。
【００２２】
【数５】 同様に、ライン２８上のアナログ−デジタルコンバータ
２６の出力はＤ２として以下のように示すことができ
る。
２６の出力はＤ２として以下のように示すことができ
る。
【００２３】
【数６】 式（５）の係数ｘは感知信号を形成し負荷セル１４の４
つの抵抗の不つり合いの大きさを示すＶＲＥＦの比率を
表わす。これらの出力はデジタルフィルタ２２，３０で
フィルタリングされる。デジタルフィルタ２２及び３０
はローパスフィルタであり、入力感知信号ＡＩＮ及び入
力基準信号ＶＲＥＦ（ＥＸＴ）における電磁妨害及び雑
音を減衰させるよう作動する。そしてデジタルプロセッ
サ回路２４はフィルタリング済みＤ１をフィルタリング
済みＤ２で除算してライン１６上にｘに等しいＣＯＵＴ
を発生させるように作動する。内部基準信号ＶＲＥＦ
（ＩＮＴ）は除算プロセスにおいて相殺されるため正確
な信号である必要はない。
つの抵抗の不つり合いの大きさを示すＶＲＥＦの比率を
表わす。これらの出力はデジタルフィルタ２２，３０で
フィルタリングされる。デジタルフィルタ２２及び３０
はローパスフィルタであり、入力感知信号ＡＩＮ及び入
力基準信号ＶＲＥＦ（ＥＸＴ）における電磁妨害及び雑
音を減衰させるよう作動する。そしてデジタルプロセッ
サ回路２４はフィルタリング済みＤ１をフィルタリング
済みＤ２で除算してライン１６上にｘに等しいＣＯＵＴ
を発生させるように作動する。内部基準信号ＶＲＥＦ
（ＩＮＴ）は除算プロセスにおいて相殺されるため正確
な信号である必要はない。
【００２４】図３に示した図１の比率コンバータ１２の
好ましい実施例において、アナログ−デジタルコンバー
タは好ましくはデルタ−シグマ変調器であり、またデジ
タルフィルタ２２、３０は１つの時分割デジタルフィル
タを構成するよう結合してある。図３に示すように、第
１のデルタ−シグマ変調器３２はＡＩＮ及びＶＲＥＦ
（ＩＮＴ）を受けてライン３３上に出力を与える。第２
のデルタ−シグマ変調器３４はＶＲＥＦ（ＥＸＴ）及び
ＶＲＥＦ（ＩＮＴ）を受けてライン３５上に出力を与え
る。デルタ−シグマ変調器３２、３４の出力は時分割デ
ジタルフィルタ３６でフィルタリングされ、この時分割
デジタルフィルタ２３、３１の出力がデジタルデバイダ
回路３７により除算される。
好ましい実施例において、アナログ−デジタルコンバー
タは好ましくはデルタ−シグマ変調器であり、またデジ
タルフィルタ２２、３０は１つの時分割デジタルフィル
タを構成するよう結合してある。図３に示すように、第
１のデルタ−シグマ変調器３２はＡＩＮ及びＶＲＥＦ
（ＩＮＴ）を受けてライン３３上に出力を与える。第２
のデルタ−シグマ変調器３４はＶＲＥＦ（ＥＸＴ）及び
ＶＲＥＦ（ＩＮＴ）を受けてライン３５上に出力を与え
る。デルタ−シグマ変調器３２、３４の出力は時分割デ
ジタルフィルタ３６でフィルタリングされ、この時分割
デジタルフィルタ２３、３１の出力がデジタルデバイダ
回路３７により除算される。
【００２５】図３に示す好ましい実施例の時分割デジタ
ルフィルタ３６は図４に示す特性を有する時分割デシメ
ーションフィルタである。従って、図３の実施例は２つ
のデルタ−シグマ変調器と１つの時分割デシメーション
フィルタを用い、このデシメーションフィルタは図２に
示したデジタルフィルタ２２、３０が行うローパスフィ
ルタリングの機能も果たす。図４に示したデジタルフィ
ルタの応答は５０Ｈｚ及び６０Ｈｚ及びそれらの倍数周
波数において零であり、比率コンバータの入力ラインで
しばしば現われるＡＣ電力線信号を高い効率でリジェク
トすることがわかる。デジタルフィルタ２２、３０は、
測定可能な妨害信号の発生が５０Ｈｚまたは６０Ｈｚに
おいてのみ起こるような環境でこれらの回路を用いる場
合には５０Ｈｚ及び６０Ｈｚの両方において零である必
要はない。例えば、この回路を米国でのみ用いる場合に
は６０Ｈｚで零であれば十分である。
ルフィルタ３６は図４に示す特性を有する時分割デシメ
ーションフィルタである。従って、図３の実施例は２つ
のデルタ−シグマ変調器と１つの時分割デシメーション
フィルタを用い、このデシメーションフィルタは図２に
示したデジタルフィルタ２２、３０が行うローパスフィ
ルタリングの機能も果たす。図４に示したデジタルフィ
ルタの応答は５０Ｈｚ及び６０Ｈｚ及びそれらの倍数周
波数において零であり、比率コンバータの入力ラインで
しばしば現われるＡＣ電力線信号を高い効率でリジェク
トすることがわかる。デジタルフィルタ２２、３０は、
測定可能な妨害信号の発生が５０Ｈｚまたは６０Ｈｚに
おいてのみ起こるような環境でこれらの回路を用いる場
合には５０Ｈｚ及び６０Ｈｚの両方において零である必
要はない。例えば、この回路を米国でのみ用いる場合に
は６０Ｈｚで零であれば十分である。
【００２６】さらに、感知信号と外部基準信号がＤＣ信
号でなくてＡＣ信号であるようなＡＣシステムにおいて
本発明を利用することもできる。これらのシステムにお
いて、フィルタ２２、３０は低周波数及び高周波数妨害
信号をリジェクトするためにはバンドパスフィルタであ
り、低周波数妨害信号をリジェクトするためにはハイパ
スフィルタであり、または特定の妨害周波数をリジェク
トするためにはノッチフィルタであろう。ＡＣシステム
に用いた場合の本発明の利点は、ＡＣ及びＤＣの両成分
を有する従来技術の比率コンバータでは感知及び基準入
力信号の両方に結合する任意の妨害信号により相互変調
誤差が生じるが、バンドパスフィルタ、ハイパスフィル
タまたはノッチフィルタを正しく設計すると実質的に全
てのＡＣ及びＤＣ誤差を回避できるという点である。さ
らに、感知信号がＡＣであり、外部基準信号がＤＣであ
るシステムでは、感知信号フィルタ２２はバンドパスフ
ィルタ、ハイパスフィルタまたはノッチフィルタである
が、基準信号フィルタ３０はローパスフィルタであろ
う。従って、本発明はフィルタ２２、３０としては種々
のタイプのフィルタを、またフィルタ２２、３０として
はフィルタの種々の組合わせを用いるのを可能にする。
号でなくてＡＣ信号であるようなＡＣシステムにおいて
本発明を利用することもできる。これらのシステムにお
いて、フィルタ２２、３０は低周波数及び高周波数妨害
信号をリジェクトするためにはバンドパスフィルタであ
り、低周波数妨害信号をリジェクトするためにはハイパ
スフィルタであり、または特定の妨害周波数をリジェク
トするためにはノッチフィルタであろう。ＡＣシステム
に用いた場合の本発明の利点は、ＡＣ及びＤＣの両成分
を有する従来技術の比率コンバータでは感知及び基準入
力信号の両方に結合する任意の妨害信号により相互変調
誤差が生じるが、バンドパスフィルタ、ハイパスフィル
タまたはノッチフィルタを正しく設計すると実質的に全
てのＡＣ及びＤＣ誤差を回避できるという点である。さ
らに、感知信号がＡＣであり、外部基準信号がＤＣであ
るシステムでは、感知信号フィルタ２２はバンドパスフ
ィルタ、ハイパスフィルタまたはノッチフィルタである
が、基準信号フィルタ３０はローパスフィルタであろ
う。従って、本発明はフィルタ２２、３０としては種々
のタイプのフィルタを、またフィルタ２２、３０として
はフィルタの種々の組合わせを用いるのを可能にする。
【００２７】図５は、図３のデルタ−シグマ変調器３
２、３４のブロック図である。図５に示すように、入力
信号ＡＩＮまたはＶＲＥＦ（ＥＸＴ）は加算器３８の正
の入力へ接続されている。加算器３８の出力は第１の積
分器４０の入力に接続されており、またこの積分器の出
力は第２の加算器４２の正の入力に接続されている。加
算器４２の出力は第２の積分器４４の入力に接続され、
この積分器の出力は第３の積分器４６の入力に接続され
ている。
２、３４のブロック図である。図５に示すように、入力
信号ＡＩＮまたはＶＲＥＦ（ＥＸＴ）は加算器３８の正
の入力へ接続されている。加算器３８の出力は第１の積
分器４０の入力に接続されており、またこの積分器の出
力は第２の加算器４２の正の入力に接続されている。加
算器４２の出力は第２の積分器４４の入力に接続され、
この積分器の出力は第３の積分器４６の入力に接続され
ている。
【００２８】積分器４６の出力はＢで示したフィードバ
ック要素４８の入力に結合されている。フィードバック
要素４８の出力は加算器４２の負の入力に接続されてい
る。積分器４０の出力はＡ１で示すフィードフォワード
要素５０の入力に接続されている。積分器４４の出力は
Ａ２で示す第２のフィードフォワード要素５２の入力に
接続されている。積分器４６の出力はＡ３で示す第３の
フィードフォワード要素５４の入力に接続されている。
３つのフィードフォワード要素５０、５２、５４の出力
は加算器５６で加算され、この加算器５６の出力は比較
器５８の正の入力に接続されている。比較器５８の負の
入力は好ましい実施例を示すこのブロック図では接地さ
れた状態である。比較器５８の出力はライン３３、３５
上の出力信号ＤＯＵＴを形成する。比較器５８の出力は
また、加算器３８の負の入力へ接続されるＶＲＥＦ＋
（ＩＮＴ）とＶＲＥＦ−（ＩＮＴ）を選択するスイッチ
６０を制御するために用いられる。
ック要素４８の入力に結合されている。フィードバック
要素４８の出力は加算器４２の負の入力に接続されてい
る。積分器４０の出力はＡ１で示すフィードフォワード
要素５０の入力に接続されている。積分器４４の出力は
Ａ２で示す第２のフィードフォワード要素５２の入力に
接続されている。積分器４６の出力はＡ３で示す第３の
フィードフォワード要素５４の入力に接続されている。
３つのフィードフォワード要素５０、５２、５４の出力
は加算器５６で加算され、この加算器５６の出力は比較
器５８の正の入力に接続されている。比較器５８の負の
入力は好ましい実施例を示すこのブロック図では接地さ
れた状態である。比較器５８の出力はライン３３、３５
上の出力信号ＤＯＵＴを形成する。比較器５８の出力は
また、加算器３８の負の入力へ接続されるＶＲＥＦ＋
（ＩＮＴ）とＶＲＥＦ−（ＩＮＴ）を選択するスイッチ
６０を制御するために用いられる。
【００２９】図５に示したデルタ−シグマ変調器３２、
３４は、デルタ−シグマ変調器に通暁した者にとりよく
知られた原理に従って動作する３次変調器である。
３４は、デルタ−シグマ変調器に通暁した者にとりよく
知られた原理に従って動作する３次変調器である。
【００３０】図６及び図７は図５に示したデルタ−シグ
マ変調器３２、３４の概略図である。図６に示すよう
に、入力信号ＡＩＮ＋及びＡＩＮ−またはＶＲＥＦ＋
（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）はこの回路の共通
モード除去特性を向上させるため第１のキャパシタの前
でクロス結合されている。これらはブロック６２で示す
スイッチによりクロス結合される。演算増幅器６４、６
６、６８は図５に示した積分器４０、４４、４６のそれ
ぞれの能動要素を構成する。図５のフィードバック要素
４８は図７において要素４８′及び４８″で示す差動フ
ィードバック要素である。同様に、フィードフォワード
要素５０、５２、５４はそれぞれ図７において要素５
０′及び５０″、５２′及び５２″及び５４′及び５
４″で示してある。
マ変調器３２、３４の概略図である。図６に示すよう
に、入力信号ＡＩＮ＋及びＡＩＮ−またはＶＲＥＦ＋
（ＥＸＴ）及びＶＲＥＦ−（ＥＸＴ）はこの回路の共通
モード除去特性を向上させるため第１のキャパシタの前
でクロス結合されている。これらはブロック６２で示す
スイッチによりクロス結合される。演算増幅器６４、６
６、６８は図５に示した積分器４０、４４、４６のそれ
ぞれの能動要素を構成する。図５のフィードバック要素
４８は図７において要素４８′及び４８″で示す差動フ
ィードバック要素である。同様に、フィードフォワード
要素５０、５２、５４はそれぞれ図７において要素５
０′及び５０″、５２′及び５２″及び５４′及び５
４″で示してある。
【００３１】好ましい実施例では、計装用増幅器（図示
せず）が負荷セル１４からの感知信号を前もって増幅
し、この増幅された感知信号が比率コンバータ１２の感
知入力へ印加されることを理解されたい。また、この計
装用増幅器及び演算増幅器６４はそれらの雑音除去特性
を向上させるためチョッパにより安定化されているが、
かかるチョッパによる安定化は本発明を実施する上で必
要条件ではない。また、好ましい実施例において、負荷
セル１４へのＶＲＥＦ＋及びＶＲＥＦ−信号は図１の比
率コンバータ装置の雑音排除性をさらに向上させるため
チョッパーを通される。
せず）が負荷セル１４からの感知信号を前もって増幅
し、この増幅された感知信号が比率コンバータ１２の感
知入力へ印加されることを理解されたい。また、この計
装用増幅器及び演算増幅器６４はそれらの雑音除去特性
を向上させるためチョッパにより安定化されているが、
かかるチョッパによる安定化は本発明を実施する上で必
要条件ではない。また、好ましい実施例において、負荷
セル１４へのＶＲＥＦ＋及びＶＲＥＦ−信号は図１の比
率コンバータ装置の雑音排除性をさらに向上させるため
チョッパーを通される。
【００３２】図８は図６及び図７に示したスイッチのタ
イミング図である。矢印は信号Ｓ１−Ｓ４及びＳＡ−Ｓ
Ｄの相境界におけるスイッチングのシーケンスを示す。
信号ＦＣは演算増幅器６４の入力及び出力及び計装用増
幅器（図示せず）をチョップまたはスイッチングするた
めに用いるチョッピング信号である。好ましい実施例で
は、負荷セル１４は演算増幅器６４と同期して、しかし
ながらそれよりも格段に低い周波数でチョップされる。
しかしながら、負荷セル１４のかかるチョッピングは本
発明を実施するための必要条件ではない。チョップされ
た負荷セル１４からの外部感知及び基準信号は図３に示
したデルタ−シグマ変調器３４のスイッチバンク６０に
より復調される。
イミング図である。矢印は信号Ｓ１−Ｓ４及びＳＡ−Ｓ
Ｄの相境界におけるスイッチングのシーケンスを示す。
信号ＦＣは演算増幅器６４の入力及び出力及び計装用増
幅器（図示せず）をチョップまたはスイッチングするた
めに用いるチョッピング信号である。好ましい実施例で
は、負荷セル１４は演算増幅器６４と同期して、しかし
ながらそれよりも格段に低い周波数でチョップされる。
しかしながら、負荷セル１４のかかるチョッピングは本
発明を実施するための必要条件ではない。チョップされ
た負荷セル１４からの外部感知及び基準信号は図３に示
したデルタ−シグマ変調器３４のスイッチバンク６０に
より復調される。
【００３３】積分器４０は離散時間積分器であって、演
算増幅器６４がサンプリング周波数でチョップされるこ
とを理解されたい。離散時間回路においてサンプリング
レートでのチョップが可能なのは、変調器のサンプリン
グレートの２倍のレートで入力信号を二重にサンプリン
グするタイミング信号Ｓ１−Ｓ４による。この回路は、
チョッパーにより安定化された増幅器がフリッカ及び低
周波数妨害信号を除去し、その際トーンが発生せず或い
は連続時間積分器が離散時間積分器より前に来ることを
必要としないと言う利点を有する。
算増幅器６４がサンプリング周波数でチョップされるこ
とを理解されたい。離散時間回路においてサンプリング
レートでのチョップが可能なのは、変調器のサンプリン
グレートの２倍のレートで入力信号を二重にサンプリン
グするタイミング信号Ｓ１−Ｓ４による。この回路は、
チョッパーにより安定化された増幅器がフリッカ及び低
周波数妨害信号を除去し、その際トーンが発生せず或い
は連続時間積分器が離散時間積分器より前に来ることを
必要としないと言う利点を有する。
【００３４】好ましい実施例において、比率コンバータ
（計装用増幅器を含む）は単一の集積回路チップ上に形
成される。
（計装用増幅器を含む）は単一の集積回路チップ上に形
成される。
【００３５】図９は、図３のデルタ−シグマコンバータ
３２、３４の別の実施例を示す。図９に示すように、２
つのデルタ−シグマ変調器は比率コンバータを含む集積
回路の構成要素の数を減らすため時分割されている。Ａ
ＩＮ及びＶＲＥＦ（ＥＸＴ）の変調器状態変数の交番サ
ンプルはそれぞれＣＡ及びＣＲとして示したキャパシタ
に蓄積される。
３２、３４の別の実施例を示す。図９に示すように、２
つのデルタ−シグマ変調器は比率コンバータを含む集積
回路の構成要素の数を減らすため時分割されている。Ａ
ＩＮ及びＶＲＥＦ（ＥＸＴ）の変調器状態変数の交番サ
ンプルはそれぞれＣＡ及びＣＲとして示したキャパシタ
に蓄積される。
【００３６】図９に示したブロック図は１次デルタ−シ
グマ変調器であるが、高次デルタ−シグマ変調器を時分
割することも可能である。
グマ変調器であるが、高次デルタ−シグマ変調器を時分
割することも可能である。
【００３７】図１０は、本発明による比率コンバータ型
回路の別の実施例を示すブロック図である。比率コンバ
ータ型回路１７は感知入力ＡＩＮ、基準入力ＶＲＥＦ
（ＥＸＴ）及び第３の入力ＶＭＯＤを有する。この実施
例において、感知入力ＡＩＮ及び基準入力ＶＲＥＦ（Ｅ
ＸＴ）は図１の負荷セル１４から得られる。第３の入力
ＶＭＯＤは図１の基準信号ＶＲＥＦ＋及びＶＲＥＦ−を
変調またはチョップするために用いる信号である。この
第３の信号ＶＭＯＤは第２の感知信号または第２の基準
信号と考えることもできる。
回路の別の実施例を示すブロック図である。比率コンバ
ータ型回路１７は感知入力ＡＩＮ、基準入力ＶＲＥＦ
（ＥＸＴ）及び第３の入力ＶＭＯＤを有する。この実施
例において、感知入力ＡＩＮ及び基準入力ＶＲＥＦ（Ｅ
ＸＴ）は図１の負荷セル１４から得られる。第３の入力
ＶＭＯＤは図１の基準信号ＶＲＥＦ＋及びＶＲＥＦ−を
変調またはチョップするために用いる信号である。この
第３の信号ＶＭＯＤは第２の感知信号または第２の基準
信号と考えることもできる。
【００３８】図１０に示すように、ＡＩＮ信号は第１の
アナログ−デジタルコンバータ７０の一方の入力へ、ま
たアナログ−デジタルコンバータ７０のもう一方の入力
は内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されている。
ＶＭＯＤ信号は第２のアナログ−デジタルコンバータ７
２の一方の入力へ接続され、このもう一方の入力はまた
内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されている。Ｖ
ＲＥＦ（ＥＸＴ）信号は第３のアナログ−デジタルコン
バータ７４の一方の入力へ接続され、またこのもう一方
の入力は内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されて
いる。これら３つのアナログ−デジタルコンバータ７
０、７２、７４の出力はそれぞれ３つのデジタルフィル
タ７６、７８、８０の入力へ接続されている。３つのデ
ジタルフィルタの出力はデジタルプロセッサ回路２４の
入力へ接続されている。
アナログ−デジタルコンバータ７０の一方の入力へ、ま
たアナログ−デジタルコンバータ７０のもう一方の入力
は内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されている。
ＶＭＯＤ信号は第２のアナログ−デジタルコンバータ７
２の一方の入力へ接続され、このもう一方の入力はまた
内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されている。Ｖ
ＲＥＦ（ＥＸＴ）信号は第３のアナログ−デジタルコン
バータ７４の一方の入力へ接続され、またこのもう一方
の入力は内部基準信号ＶＲＥＦ（ＩＮＴ）に接続されて
いる。これら３つのアナログ−デジタルコンバータ７
０、７２、７４の出力はそれぞれ３つのデジタルフィル
タ７６、７８、８０の入力へ接続されている。３つのデ
ジタルフィルタの出力はデジタルプロセッサ回路２４の
入力へ接続されている。
【００３９】さらに詳細に説明すると、デジタルフィル
タ７６、７８の出力はデジタルマルチプライア回路８２
で多重化される。また、デジタルフィルタ７８、８０の
出力はデジタルマルチプライア回路８４で多重化され
る。デジタルマルチプライア回路８２、８４の出力はそ
れぞれデジタルフィルタ８６、８８の入力に接続されて
いる。デジタルフィルタ８６、８８の出力はデジタルデ
バイダ回路３７においてデジタル的に処理され、比率コ
ンバータ型回路１７の出力である出力ＣＯＵＴがこのデ
ジタルデバイダ回路３７から得られる。
タ７６、７８の出力はデジタルマルチプライア回路８２
で多重化される。また、デジタルフィルタ７８、８０の
出力はデジタルマルチプライア回路８４で多重化され
る。デジタルマルチプライア回路８２、８４の出力はそ
れぞれデジタルフィルタ８６、８８の入力に接続されて
いる。デジタルフィルタ８６、８８の出力はデジタルデ
バイダ回路３７においてデジタル的に処理され、比率コ
ンバータ型回路１７の出力である出力ＣＯＵＴがこのデ
ジタルデバイダ回路３７から得られる。
【００４０】本発明の好ましい実施例では、チョップさ
れた感知信号ＡＩＮ及びチョップされた基準信号ＶＲＥ
Ｆ（ＥＸＴ）の復調が、負荷セル１４へ印加された基準
電圧の変調またはチョッピングに同期してある特定のス
イッチを逆転させることによりアナログ的に実施され
る。図１０の実施例では、この復調はデジタル的に行わ
れる。即ち、ＶＭＯＤ信号がアナログ−デジタルコンバ
ータ７２でデジタル化された後デジタルフィルタ７８に
おいてバンドパスフィルタリングを受ける。同様に、Ａ
ＩＮ入力及びＶＲＥＦ（ＥＸＴ）入力はアナログ−デジ
タルコンバータ７０、７４においてデジタル信号へ変換
された後デジタルフィルタ７６、８０によりそれぞれバ
ンドパスフィルタリングを受ける。
れた感知信号ＡＩＮ及びチョップされた基準信号ＶＲＥ
Ｆ（ＥＸＴ）の復調が、負荷セル１４へ印加された基準
電圧の変調またはチョッピングに同期してある特定のス
イッチを逆転させることによりアナログ的に実施され
る。図１０の実施例では、この復調はデジタル的に行わ
れる。即ち、ＶＭＯＤ信号がアナログ−デジタルコンバ
ータ７２でデジタル化された後デジタルフィルタ７８に
おいてバンドパスフィルタリングを受ける。同様に、Ａ
ＩＮ入力及びＶＲＥＦ（ＥＸＴ）入力はアナログ−デジ
タルコンバータ７０、７４においてデジタル信号へ変換
された後デジタルフィルタ７６、８０によりそれぞれバ
ンドパスフィルタリングを受ける。
【００４１】デジタルフィルタ７６、７８の出力はデジ
タルマルチプライア回路８２において多重化されるか或
いは復調され、デジタルフィルタ８６へのＤＣ電圧が得
られる。同様に、デジタルフィルタ７８、８０の出力は
デジタルマルチプライア回路８４において多重化或いは
復調され、デジタルフィルタ８８へのＤＣ電圧が得られ
る。デジタルフィルタ８６、８８は雑音及び高周波数混
変調信号を除去するためのローパスフィルタである。デ
ジタルフィルタ８６の出力はＤＣ出力信号ＣＯＵＴを得
るためデジタルデバイダ回路３７においてデジタルフィ
ルタ８８の出力により除算される。
タルマルチプライア回路８２において多重化されるか或
いは復調され、デジタルフィルタ８６へのＤＣ電圧が得
られる。同様に、デジタルフィルタ７８、８０の出力は
デジタルマルチプライア回路８４において多重化或いは
復調され、デジタルフィルタ８８へのＤＣ電圧が得られ
る。デジタルフィルタ８６、８８は雑音及び高周波数混
変調信号を除去するためのローパスフィルタである。デ
ジタルフィルタ８６の出力はＤＣ出力信号ＣＯＵＴを得
るためデジタルデバイダ回路３７においてデジタルフィ
ルタ８８の出力により除算される。
【００４２】図１０の回路では第３のアナログ−デジタ
ル変換が必要であり、これは別なコンバータにより或い
は多重化コンバータの一部として実行可能であるが、こ
の回路はいかなるタイプのＶＭＯＤ信号をもそれがチョ
ップされた信号であるか或いは正弦波信号であるかに関
係なく復調するという利点を有する。
ル変換が必要であり、これは別なコンバータにより或い
は多重化コンバータの一部として実行可能であるが、こ
の回路はいかなるタイプのＶＭＯＤ信号をもそれがチョ
ップされた信号であるか或いは正弦波信号であるかに関
係なく復調するという利点を有する。
【図１】図１は、本発明による比率コンバータを含む比
率測定装置のブロック図である。
率測定装置のブロック図である。
【図２】図２は、本発明による比率コンバータ回路のブ
ロック図である。
ロック図である。
【図３】図３は、本発明による比率コンバータ型回路の
好ましい実施例のブロック図である。
好ましい実施例のブロック図である。
【図４】図４は、図３の実施例に用いる好ましいデジタ
ルフィルタの応答を示すグラフである。
ルフィルタの応答を示すグラフである。
【図５】図５は、図３に示したデルタ−シグマ変調器の
うちの１つの変調器を示すブロック図である。
うちの１つの変調器を示すブロック図である。
【図６】図６は、図５に示したデルタ−シグマ変調器の
概略図である。
概略図である。
【図７】図７は、図５に示したデルタ−シグマ変調器の
概略図である。
概略図である。
【図８】図８は、図６及び図７に示したスイッチのタイ
ミング図である。
ミング図である。
【図９】図９は、図３に示したデルタ−シグマ変調器の
別の実施例を示すブロック図である。
別の実施例を示すブロック図である。
【図１０】図１０は、本発明による比率コンバータ型回
路の別の実施例を示すブロック図である。
路の別の実施例を示すブロック図である。
１０ 比率測定装置 １２ 比率コンバータ型回路 １４ 負荷セル １７ 比率コンバータ型回路 １８ 第１のアナログ−デジタルコンバータ ２２ 第１のデジタルフィルタ ２４ デジタルプロセッサ回路 ２６ 第２のアナログ−デジタルコンバータ ３０ デジタルフィルタ ３２ 第１のデルタ−シグマ変調器 ３４ 第２のデルタ−シグマ変調器 ３６ 時分割デジタルフィルタ ３７ デシタルデバイダ回路 ３８、４２ 加算器 ４０、４４、４６ 積分器 ４８ フィードバック要素 ５０、５２、５４ フィードフォワード要素 ５６ 加算器 ５８ 比較器 ６２ スイッチバンク ６４ 演算増幅器 ７０、７２、７４ アナログ−デジタルコンバータ ７６、７８、８０ デジタルフィルタ ８２、８４ デジタルマルチプライア回路 ８６、８８ デジタルフィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナブディープ シング スーク アメリカ合衆国 テキサス州 78739 オースティン シルマリオン トレイル 11525 (56)参考文献 特開 平２−189466（ＪＰ，Ａ) 特開 平３−25316（ＪＰ，Ａ) 特開 昭60−39521（ＪＰ，Ａ) 特開 平１−250731（ＪＰ，Ａ) 特開 平２−253130（ＪＰ，Ａ) 特開 昭59−33927（ＪＰ，Ａ) 特開 昭60−145730（ＪＰ，Ａ) 特開 昭60−72417（ＪＰ，Ａ) 特開 平３−64216（ＪＰ，Ａ) 「アナログデバイセス・データブック 第５版」、1990年６月第１刷発行、アナ ログデバイセス株式会社、Ｐ12−４〜12 −９
Claims (20)
- 【請求項１】 少なくとも１つの外部の感知信号と少な
くとも１つの外部の基準信号とをこれらの外部感知信号
及び外部基準信号の所定の数学的関数である出力信号へ
変換する方法であって、 （ａ）前記外部感知信号を内部基準信号を用いて別々に
デジタル感知信号へ変換し、 （ｂ）前記外部基準信号をステップ（ａ）と同じ内部基
準信号を用いて別々にデジタル基準信号へ変換し、 （ｃ）前記デジタル感知信号を別々にフィルタリングし
てフィルタリング済みデジタル感知信号を発生させ、 （ｄ）前記デジタル基準信号を別々にフィルタリングし
てフィルタリング済みデジタル基準信号を発生させ、 （ｅ）フィルタリング済みデジタル感知信号及びフィル
タリング済みデジタル基準信号を所定のアルゴリズムに
したがって結合することにより前記出力信号を得るステ
ップよりなることを特徴とする方法。 - 【請求項２】 前記所定のアルゴリズムが乗算アルゴリ
ズムであることを特徴とする請求項１に記載の方法。 - 【請求項３】 前記所定のアルゴリズムが除算アルゴリ
ズムであることを特徴とする請求項１に記載の方法。 - 【請求項４】 前記外部感知信号をデジタル感知信号へ
また前記外部基準信号をデジタル基準信号へ変換するス
テップが、前記外部感知信号及び前記外部基準信号をそ
れぞれデルタ−シグマ変調するプロセスにより行なわれ
ることを特徴とする請求項３に記載の方法。 - 【請求項５】 前記デジタル感知信号をフィルタリング
しまたデジタル基準信号をフィルタリングするステップ
が、ローパスフィルタ、バンドパスフィルタ、ハイパス
フィルタ及びノッチフィルタよりなるフィルタ群の１つ
によりフィルタリングすることを特徴とする請求項３に
記載の方法。 - 【請求項６】 前記デジタル感知信号をフィルタリング
するステップがローパスフィルタ、バンドパスフィル
タ、ハイパスフィルタ及びノッチフィルタよりなるフィ
ルタ群の１つによりフィルタリングし、また前記デジタ
ル基準信号をフィルタリングするステップがローパスフ
ィルタ、バンドパスフィルタ、ハイパスフィルタ及びノ
ッチフィルタよりなるフィルタ群の別の１つのフィルタ
によりフィルタリングすることを特徴とする請求項３に
記載の方法。 - 【請求項７】 外部感知信号と外部基準信号とを受けて
外部感知信号及び外部基準信号の所定の数学的関数であ
る出力信号を発生するコンバータであって、 （ａ）前記外部感知信号を内部基準信号を用いてデジタ
ル感知信号へ変換する第１のアナログ−デジタルコンバ
ータと、 （ｂ）前記外部基準信号を同一の内部基準信号を用いて
デジタル基準信号へ変換する第２のアナログ−デジタル
コンバータと、 （ｃ）前記第１及び第２のアナログ−デジタルコンバー
タに結合されて、デジタル感知信号をフィルタリングす
ることによりフィルタリング済みデジタル感知信号を発
生させまた前記デジタル基準信号をフィルタリングする
ことによりフィルタリング済みデジタル基準信号を発生
させる少なくとも１つのデジタルフィルタと、 （ｄ）前記少なくとも１つのデジタルフィルタに結合さ
れて、前記フィルタリング済みデジタル感知信号とフィ
ルタリング済み基準信号とを所定のアルゴリズムにした
がって結合することにより前記出力信号を発生させるデ
ジタルプロセッサ回路とよりなることを特徴とするコン
バータ。 - 【請求項８】 前記所定のアルゴリズムが乗算アルゴリ
ズムであることを特徴とする請求項７に記載のコンバー
タ。 - 【請求項９】 前記所定のアルゴリズムが除算アルゴリ
ズムであることを特徴とする請求項７に記載のコンバー
タ。 - 【請求項１０】 前記第１及び第２のアナログ−デジタ
ルコンバータがデルタ−シグマ変調器であることを特徴
とする請求項７に記載のコンバータ。 - 【請求項１１】 前記少なくとも１つのデジタルフィル
タがデシメーションフィルタであることを特徴とする請
求項７に記載のコンバータ。 - 【請求項１２】 外部感知信号と外部基準信号とを受け
て外部感知信号 及び外部基準信号の所定の数学的関数で
ある出力信号を発生するコンバータであって、 （ａ）前記外部感知信号を受けてデジタル感知信号へ変
換しまた前記外部基準信号を受けてデジタル基準信号へ
変換する少なくとも１つのデルタ−シグマ変調器と、 （ｂ）前記少なくとも１つのデルタ−シグマ変調器に結
合されて、デジタル感知信号をフィルタリングすること
によりフィルタリング済みデジタル感知信号を発生させ
また前記デジタル基準信号をフィルタリングすることに
よりフィルタリング済みデジタル基準信号を発生させる
少なくとも１つのデジタルフィルタと、 （ｃ）前記少なくとも１つのデジタルフィルタに結合さ
れて、前記フィルタリング済みデジタル感知信号とフィ
ルタリング済み基準信号とを所定のアルゴリズムにした
がって結合することにより前記出力信号を発生させるデ
ジタルプロセッサ回路とよりなることを特徴とするコン
バータ。 - 【請求項１３】 前記所定のアルゴリズムが乗算アルゴ
リズムであることを特徴とする請求項１２に記載のコン
バータ。 - 【請求項１４】 前記所定のアルゴリズムが除算アルゴ
リズムであることを特徴とする請求項１２に記載のコン
バータ。 - 【請求項１５】 前記少なくとも１つのデルタ−シグマ
変調器が時分割デルタ−シグマ変調器であることを特徴
とする請求項１２に記載のコンバータ。 - 【請求項１６】 少なくとも１つのデジタルフィルタが
第１及び第２のデジタルフィルタよりなることを特徴と
する請求項１２に記載のコンバータ。 - 【請求項１７】 少なくとも１つのデジタルフィルタが
時分割デジタルフィルタよりなることを特徴とする請求
項１２に記載のコンバータ。 - 【請求項１８】 少なくとも１つのデジタルフィルタ
が、ローパスフィルタ、バンドパスフィルタ、ハイパス
フィルタ及びノッチフィルタよりなるフィルタ群の１つ
であることを特徴とする請求項１２のコンバータ。 - 【請求項１９】 比率測定装置から出力される外部感知
信号及び外部基準信号を出力信号へ変換する方法であっ
て、 （ａ）前記外部感知信号を内部基準信号に基づきデジタ
ル信号へ変換し、 （ｂ）前記外部基準信号をステップ（ａ）と同一の内部
基準信号に基づきデジタル信号へ変換し、 （ｃ）デジタルローパスフィルタにより前記デジタル感
知信号をフィルタリングしてフィルタリング済みデジタ
ル感知信号を発生させ、 （ｄ）デジタルローパスフィルタにより前記デジタル基
準信号をフィルタリングしてフィルタリング済みデジタ
ル基準信号を発生させ、 （ｅ）フィルタリング済みデジタル感知信号をフィルタ
リング済みデジタル基準信号で除算して前記外部感知信
号に比例し前記外部基準信号に反比例する出力信号を発
生させるステップよりなることを特徴とする方法。 - 【請求項２０】 比率測定装置から外部感知信号及び外
部基準信号を受けて外部感知信号に比例し外部基準信号
に反比例する出力信号を発生させる比率コンバータであ
って、 （ａ）前記外部感知信号を受けて比率コンバータの内部
基準信号に基づきデジタル感知信号へ変換する第１のア
ナログ−デジタルコンバータと、 （ｂ）前記外部基準信号を受けて比率コンバータの前記
内部基準信号に基づきデジタル基準信号へ変換する第２
のアナログ−デジタルコンバータと、 （ｃ）第１のアナログ−デジタルコンバータに結合され
て、前記デジタル感知信号をフィルタリングすることに
よりフィルタリング済みデジタル感知信号を発生させる
第１のデジタルローパスフィルタと、 （ｄ）第２のアナログ−デジタルコンバータに結合され
て、前記デジタル基準信号をフィルタリングすることに
よりフィルタリング済みデジタル基準信号を発生させる
第２のデジタルローパスフィルタと、 （ｅ）第１及び第２のデジタルフィルタに結合されて、
フィルタリング済みデジタル感知信号をフィルタリング
済みデジタル基準信号で除算することにより前記出力信
号を発生させるデバイダ回路とよりなることを特徴とす
るコンバータ。
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