JP2553666B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2553666B2 JP2553666B2 JP63245131A JP24513188A JP2553666B2 JP 2553666 B2 JP2553666 B2 JP 2553666B2 JP 63245131 A JP63245131 A JP 63245131A JP 24513188 A JP24513188 A JP 24513188A JP 2553666 B2 JP2553666 B2 JP 2553666B2
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- Japan
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- layer
- oxide film
- isolation layer
- semiconductor substrate
- buried layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものであり、
より特定的には半導体基板に埋込み層と該埋込み層の側
部においてロー・アイソレーション層を形成する工程を
有する半導体装置の製造方法に関する。
より特定的には半導体基板に埋込み層と該埋込み層の側
部においてロー・アイソレーション層を形成する工程を
有する半導体装置の製造方法に関する。
従来の技術 例えばCMOSトランジスタ等の半導体装置では半導体基
板とトランジスタとを分離するために第２図に示すよう
に半導体基板（１）に該基板（１）とは逆導電型の埋込
み層（２）を設けることが行われる。また、埋込み層
（２）の上層のエピタキシャル成長層（３）に形成され
るトランジスタを他の部分から分離するためにアイソレ
ーション層（４）を設けることも行われる。このアイソ
レーション層は基板（１）に予め設けると共にエピタキ
シャル成長層（３）に拡散させたロー・アイソレーショ
ン層（4a）と、エピタキシャル成長層（３）の上方から
拡散させたハイ・アイソレーション層（4b）とから成
る。
板とトランジスタとを分離するために第２図に示すよう
に半導体基板（１）に該基板（１）とは逆導電型の埋込
み層（２）を設けることが行われる。また、埋込み層
（２）の上層のエピタキシャル成長層（３）に形成され
るトランジスタを他の部分から分離するためにアイソレ
ーション層（４）を設けることも行われる。このアイソ
レーション層は基板（１）に予め設けると共にエピタキ
シャル成長層（３）に拡散させたロー・アイソレーショ
ン層（4a）と、エピタキシャル成長層（３）の上方から
拡散させたハイ・アイソレーション層（4b）とから成
る。
ところで、上記エピタキシャル成長層（３）を施す前
に埋込み層（２）とロー・アイソレーション層（4a）を
基板（１）に拡散形成するが、従来は個別のマスクを用
いて行っていた。
に埋込み層（２）とロー・アイソレーション層（4a）を
基板（１）に拡散形成するが、従来は個別のマスクを用
いて行っていた。
発明が解決しようとする課題 そのため、従来はマスクを２つ必要としコストアップ
になるだけでなく、別々のマスクを使うため埋込み層
（２）とロー・アイソレーション層（4a）との間に距離
（ｌ）をとっていた。この距離（ｌ）は耐電圧に関係す
ることもあって、７〜10ミクロン位としていた。しか
し、最近のIC等においては電源電圧が旧来の18Vや12Vか
ら5Vへと移行しているため前記距離（ｌ）をとる必要性
な少なくなっている。しかし、埋込み層形成とロー・ア
イソレーション層形成とで別々のマスクを使用する製造
方法では、この距離を０にする位、つめることは困難で
ある。
になるだけでなく、別々のマスクを使うため埋込み層
（２）とロー・アイソレーション層（4a）との間に距離
（ｌ）をとっていた。この距離（ｌ）は耐電圧に関係す
ることもあって、７〜10ミクロン位としていた。しか
し、最近のIC等においては電源電圧が旧来の18Vや12Vか
ら5Vへと移行しているため前記距離（ｌ）をとる必要性
な少なくなっている。しかし、埋込み層形成とロー・ア
イソレーション層形成とで別々のマスクを使用する製造
方法では、この距離を０にする位、つめることは困難で
ある。
本発明はこのような点に鑑みてなされたものであっ
て、上記埋込み層とロー・アイソレーション層との距離
を少なくする、若しくは無くすことが簡単に実現するこ
とができる半導体装置の製造方法を提供することを目的
とする。
て、上記埋込み層とロー・アイソレーション層との距離
を少なくする、若しくは無くすことが簡単に実現するこ
とができる半導体装置の製造方法を提供することを目的
とする。
課題を解決するための手段 上記の目的を達成するため本発明では半導体基板に埋
込み層と該埋込み層の側部においてロー・アイソレーシ
ョン層を形成する工程を有する半導体装置の製造方法に
おいて、前記半導体基板上に酸化膜を成長させると共に
該酸化膜をマスキングにより所定部分を取り除くか或い
は薄くする工程と、該酸化膜を通して前記半導体基板に
埋込み層を拡散形成する工程と、しかる後前記酸化膜を
除去すると共に再度酸化膜を成長させる工程と、該酸化
膜を通して拡散用物質を前記半導体基板に拡散してロー
・アイソレーション層を形成する工程と、前記酸化膜を
除去した後前記半導体基板にエピタキシャル成長層を施
す工程と、前記エピタキシャル成長層の上端から前記拡
散用物質を拡散して前記ロー・アイソレーション層とド
ッキングするハイ・アイソレーション層を形成する工程
と、から成り、前記再度成長して形成された酸化膜は前
記ロー・アイソレーション層と前記埋込み層の距離が実
質的に零となるように配置されている。
込み層と該埋込み層の側部においてロー・アイソレーシ
ョン層を形成する工程を有する半導体装置の製造方法に
おいて、前記半導体基板上に酸化膜を成長させると共に
該酸化膜をマスキングにより所定部分を取り除くか或い
は薄くする工程と、該酸化膜を通して前記半導体基板に
埋込み層を拡散形成する工程と、しかる後前記酸化膜を
除去すると共に再度酸化膜を成長させる工程と、該酸化
膜を通して拡散用物質を前記半導体基板に拡散してロー
・アイソレーション層を形成する工程と、前記酸化膜を
除去した後前記半導体基板にエピタキシャル成長層を施
す工程と、前記エピタキシャル成長層の上端から前記拡
散用物質を拡散して前記ロー・アイソレーション層とド
ッキングするハイ・アイソレーション層を形成する工程
と、から成り、前記再度成長して形成された酸化膜は前
記ロー・アイソレーション層と前記埋込み層の距離が実
質的に零となるように配置されている。
作 用 このような構成によると、最初に半導体基板上に施し
た酸化膜をマスキングするときにマスクを使用するだけ
で済み、後はこの酸化膜を通して埋込み層用の物質を与
えることにより埋込み層が形成され、この酸化膜を除去
した後、半導体基板上に再度酸化膜を成長させると半導
体基板の濃度に応じて酸化膜の厚さが異なるように成長
するので、この酸化膜を介して今度はロー・アイソレー
ション層用の物質を与えるとロー・アイソレーション層
が形成される。
た酸化膜をマスキングするときにマスクを使用するだけ
で済み、後はこの酸化膜を通して埋込み層用の物質を与
えることにより埋込み層が形成され、この酸化膜を除去
した後、半導体基板上に再度酸化膜を成長させると半導
体基板の濃度に応じて酸化膜の厚さが異なるように成長
するので、この酸化膜を介して今度はロー・アイソレー
ション層用の物質を与えるとロー・アイソレーション層
が形成される。
実施例 以下、本発明の実施例について第１図を参照して説明
する。まず、同図（イ）においてＰ型シリコンよりなる
半導体基板（１）上にSiO2膜（５）を成長させる。次に
マスクを用いてSiO2膜（５）の所定部分を取り除く〔第
１図（ロ）〕。しかる後、その開口部を介してAs又はSb
を基板（１）に拡散する。このとき、SiO2膜（５）の厚
い部分はAs又はSbが殆ど透過しないので、埋込み層
（２）は第１図（ハ）の如く開口部の下に拡散される。
その際、開口部には薄いSiO2膜（5a）が形成される。
する。まず、同図（イ）においてＰ型シリコンよりなる
半導体基板（１）上にSiO2膜（５）を成長させる。次に
マスクを用いてSiO2膜（５）の所定部分を取り除く〔第
１図（ロ）〕。しかる後、その開口部を介してAs又はSb
を基板（１）に拡散する。このとき、SiO2膜（５）の厚
い部分はAs又はSbが殆ど透過しないので、埋込み層
（２）は第１図（ハ）の如く開口部の下に拡散される。
その際、開口部には薄いSiO2膜（5a）が形成される。
次に、SiO2膜（５）を除去し、第１図（ニ）で新たな
SiO2膜（６）を成長させるが、このときSiO2膜（６）は
基板（１）の濃度に応じて厚さを異にして成長する。具
体的にいえば、埋込み層（２）の如き濃度の高い部分で
は他の部分とは異なって厚いSiO2膜（６）が成長形成さ
れるのである。
SiO2膜（６）を成長させるが、このときSiO2膜（６）は
基板（１）の濃度に応じて厚さを異にして成長する。具
体的にいえば、埋込み層（２）の如き濃度の高い部分で
は他の部分とは異なって厚いSiO2膜（６）が成長形成さ
れるのである。
第１図（ホ）では、このSiO2膜（５）を介してボロン
をイオン打ち込みにて基板（１）に向け透過させるが、
SiO2膜（６）の厚い部分はボロンが透過しないので、結
局第１図（ヘ）の如く埋込み層（２）の両側にボロンの
層、即ちロー・アイソレーション層（4a）が形成される
ことになる。このようにして、基板（１）に埋込み層
（２）とロー・アイソレーション層（4a）が形成される
が、マスクは第１図（ロ）の形にSiO2膜（５）を加工す
るのに要しただけであり、結局１つのマスクを必要とす
るだけである。
をイオン打ち込みにて基板（１）に向け透過させるが、
SiO2膜（６）の厚い部分はボロンが透過しないので、結
局第１図（ヘ）の如く埋込み層（２）の両側にボロンの
層、即ちロー・アイソレーション層（4a）が形成される
ことになる。このようにして、基板（１）に埋込み層
（２）とロー・アイソレーション層（4a）が形成される
が、マスクは第１図（ロ）の形にSiO2膜（５）を加工す
るのに要しただけであり、結局１つのマスクを必要とす
るだけである。
次に、第１図（ト）で基板（１）上にエピタキシャル
成長層（３）を施すと、そのときの熱処理時の熱によっ
て埋込み層（２）及びロー・アイソレーション層（4a）
がエピタキシャル成長層（３）内に広がる。次いで、第
１図（チ）ではエピタキシャル成長層（３）の上端から
ボロンを拡散してハイ・アイソレーション層（4b）を形
成し、ロー・アイソレーション層（4a）とドッキングさ
せる。
成長層（３）を施すと、そのときの熱処理時の熱によっ
て埋込み層（２）及びロー・アイソレーション層（4a）
がエピタキシャル成長層（３）内に広がる。次いで、第
１図（チ）ではエピタキシャル成長層（３）の上端から
ボロンを拡散してハイ・アイソレーション層（4b）を形
成し、ロー・アイソレーション層（4a）とドッキングさ
せる。
本実施例において図から分かるように埋込み層（２）
とロー・アイソレーション層（4a）はそれらの端部で互
いに合体し両者間の距離は実質的に零である。このため
従来の方法により製造される半導体装置に比し、そのチ
ップサイズを大幅に縮小できる。尚、第１図（ロ）の工
程でSiO2膜の所定部分を除去する代りに、これを薄く残
し、イオン注入により埋込み層を形成するようにしても
よい。
とロー・アイソレーション層（4a）はそれらの端部で互
いに合体し両者間の距離は実質的に零である。このため
従来の方法により製造される半導体装置に比し、そのチ
ップサイズを大幅に縮小できる。尚、第１図（ロ）の工
程でSiO2膜の所定部分を除去する代りに、これを薄く残
し、イオン注入により埋込み層を形成するようにしても
よい。
発明の効果 本発明によれば、半導体基板に埋込み層とロー・アイ
ソレーション層を形成するのにマスクは１つでよいの
で、コストダウンが図れる。また、埋込み層形成後に半
導体基板上に成長形成される酸化膜の肉厚分布はロー・
アイソレーション層の範囲を決める要素となるが、この
酸化膜の肉厚分布は半導体基板の濃度分布、従って埋込
み層によって決まるので、結局埋込み層とロー・アイソ
レーション層の境界を隙間なく形成することができ、半
導体装置のチップサイズを小型にできる。
ソレーション層を形成するのにマスクは１つでよいの
で、コストダウンが図れる。また、埋込み層形成後に半
導体基板上に成長形成される酸化膜の肉厚分布はロー・
アイソレーション層の範囲を決める要素となるが、この
酸化膜の肉厚分布は半導体基板の濃度分布、従って埋込
み層によって決まるので、結局埋込み層とロー・アイソ
レーション層の境界を隙間なく形成することができ、半
導体装置のチップサイズを小型にできる。
第１図は本発明を実施した半導体装置の製造方法を示す
工程図である。第２図は従来の製造方法により製造され
た半導体装置の構造図である。 （１）……半導体基板，（２）……埋込み層， （３）……エピタキシャル成長層， （4a）……ロー・アイソレーション層， （５）（６）……SiO2膜。
工程図である。第２図は従来の製造方法により製造され
た半導体装置の構造図である。 （１）……半導体基板，（２）……埋込み層， （３）……エピタキシャル成長層， （4a）……ロー・アイソレーション層， （５）（６）……SiO2膜。
Claims (1)
- 【請求項１】半導体基板に埋込み層と該埋込み層の側部
においてロー・アイソレーション層を形成する工程を有
する半導体装置の製造方法において、 前記半導体基板上に酸化膜を成長させると共に該酸化膜
をマスキングにより所定部分を取り除くか或いは薄くす
る工程と、 該酸化膜を通して前記半導体基板に埋込み層を拡散形成
する工程と、 しかる後前記酸化膜を除去すると共に再度酸化膜を成長
させる工程と、 該酸化膜を通して拡散用物質を前記半導体基板に拡散し
てロー・アイソレーション層を形成する工程と、 前記酸化膜を除去した後前記半導体基板にエピタキシャ
ル成長層を施す工程と、 前記エピタキシャル成長層の上端から前記拡散用物質を
拡散して前記ロー・アイソレーション層とドッキングす
るハイ・アイソレーション層を形成する工程と、から成
り、前記再度成長して形成された酸化膜は前記ロー・ア
イソレーション層と前記埋込み層の距離が実質的に零と
なるように配置されていることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245131A JP2553666B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245131A JP2553666B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291960A JPH0291960A (ja) | 1990-03-30 |
| JP2553666B2 true JP2553666B2 (ja) | 1996-11-13 |
Family
ID=17129090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245131A Expired - Lifetime JP2553666B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763856B1 (ko) * | 2007-08-08 | 2007-10-05 | 박옥교 | 바닥콘크리트층에 의해 가압 고정되는 집수정 구조체 설치공정 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111344A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS62145821A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-29 JP JP63245131A patent/JP2553666B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291960A (ja) | 1990-03-30 |
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