JP2526265B2

JP2526265B2 - 多重試験方式

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Publication number: JP2526265B2
Application number: JP63035301A
Authority: JP
Inventors: 雅敏瀧田; 誠須藤; 幸三鈴木; 和成上野山; 美智子當山; 晃治樋口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-02-19
Filing date: 1988-02-19
Publication date: 1996-08-21
Anticipated expiration: 2011-08-21
Also published as: JPH01212157A

Description

【発明の詳細な説明】〔概要〕複数のプロセッサで構成される電子交換機システム等
の信号処理システムにおける各プロセッサの装置試験方
式に関し、プロセッサ毎にコンソール等の付随装置を必要とせず、
各プロセッサで独立に並行して装置試験を行うことを可
能にし、試験時間の短縮を実現することを目的とし、該各プロセッサ毎に、各々独立なテストプログラムを実
行すると共に該各テストプログラム実行時の空時間に他
のプロセッサとの間で試験に必要なデータの送受信及び
中継を行うモニタ手段を有し、該各モニタ手段は、所定
のプロセッサに接続された所定のコンソールを多重使用
し、該コンソールとの間で試験に必要なデータの授受を
行いながら前記各テストプログラムを各々独立に実行す
ることにより、前記各プロセッサの装置試験を並行して
行うように構成する。

〔産業上の利用分野〕

本発明は、複数のプロセッサで構成される電子交換機
システム等の信号処理システムにおける各プロセッサの
装置試験方式に関する。

〔従来の技術〕

電子交換機システム等における呼処理能力の向上、回
線収容数の増大等を図るため、機能・処理を分散させた
システム構成が有効である。

第４図に、複数のプロセッサで構成される機能・処理
分散型の電子交換機システムの全体構成図を示す。交換
スイッチNWには、例えば各通信回線LINE0〜LINE2に対応
して回線接続制御装置LC0〜LC2が接続され、各回線を収
容する。このとき、各通信回線LINE0〜LINE2との間で授
受される発呼信号、着呼信号、又はダイヤルパルス等の
呼制御信号は、各回線接続制御装置LC0〜LC2内の各回線
プロセッサLPR0〜LPR2で処理され、更に各回線プロセッ
サLPR0〜LPR2は交換スイッチNW内のパケット回線１等を
介して呼処理プロセッサCPR0と接続され、CPR0が交換ス
イッチNW全体の呼処理制御を行う。

そして、このような呼処理プロセッサをCPR0〜CPR2に
示すように複数個設け、呼処理制御を分散して行うこと
によりシステム全体の呼処理能力の向上、回線収容能力
の向上を図っている。このとき管理プロセッサMPRが各
呼処理プロセッサCPR0〜CPR2を一括して制御することに
より、システム全体の総合的な制御を行っている。

第５図に、第４図のシステムにおける各プロセッサの
構成例と各プロセッサ間の接続構成を示す。各回線プロ
セッサLPR0〜LPR2、呼処理プロセッサCPR0〜CPR2、及び
管理プロセッサMPRは、＃０及び＃１に示すように同一
構成のものが２重化されており、どちらか一方に障害等
が発生した場合に他方がバックアップするように構成さ
れている。

第５図において、CCは中央処理装置であり各プロセッ
サの制御中枢である。MMは主記憶装置であり、各種制御
プログラム、制御データ等を記憶する。CHCはチャネル
装置であり、各種入出力装置とCC、MMとの接続制御等を
行う。FMは外部記憶装置であり、種記憶装置MMに対する
補助記憶装置として動作する。

次に、回線プロセッサLPR0と呼処理プロセッサCPR0
は、＃０、＃１別に各チャネル装置CHCに接続される信
号線制御装置SGCと共通信号線装置CSEによって接続さ
れ、SGC、CSEとも第４図の交換スイッチNW内のパケット
回線１等を介して伝送される信号の送受信制御を行う。
他の回線プロセッサLPR1、LPR2と呼処理プロセッサCPR0
も上記と同様に接続され、また、他の呼処理プロセッサ
CPR1、CPR2にも特には図示しない回線プロセッサが同様
に接続される。

更に、呼処理プロセッサCPR0と管理プロセッサMPR
は、＃０、＃１別に各チャネル装置CHCに接続される各
チャネルtoチャネルアダプタCCAによって接続され、各
中央処理装置CC又は各種記憶装置MM間で伝送される信号
の送受信制御を行う。他の呼処理プロセッサCPR1、CPR2
と管理プロセッサMPRも上記と同様に接続される。

また、管理プロセッサMPRの＃０のチャネル装置CHCに
は磁気テープ装置MTが接続され、各種制御プログラム等
を記憶している。同じくCHCにはマンマシンイタフェー
スである各種制御用のコンソールVDUが接続されてい
る。

上記のような複数のプロセッサで機能・処理の分散を
図った電子交換機システム等において、例えば現調試験
（装置を現地へ搬入してシステムとして組み上げた後、
交換用オンラインソフトウェアが正常に動くに足るハー
ドウェアの保証をするために行う試験）等を行う場合、
従来は例えば第５図のMPRの＃０の磁気テープ装置MTか
ら＃０の記憶装置MMへ装置試験用のプログラムをロード
し、＃０のCCがそのプログラムを実行することによりMP
R全体の装置試験を行い、それが終了したらMPRの制御の
下でCPR0、LPR0、LPR1、・・・というように順次装置試
験を行う方式をとっていた。

また、社内試験時にシステムを組み上げて顧客立合い
の下で行われる検収試験等において、全試験を顧客の前
面で行う時間的余裕がないような場合には、第６図に示
すように各々プロセッサを分離・独立させ、個々のプロ
セッサに対してマンマシンインタフェースである入出力
用のコンソールVDUを接続して試験を行っていた。

なお、第５図の斜線を付した各装置は、各プロセッサ
の立上げ時に最低限正常に動作する必要のある部分であ
り、この部分の動作はあらかじめ正常に動作することが
保証されており、試験対象外である。

〔発明が解決しようとする課題〕

しかし、第５図に示したように、複数のプロセッサで
機能・処理の分散を図った電子交換機システム等におい
ては、システムの構成要素の数がプロセッサの数に比例
して増加しており、前記現調試験のように全装置を試験
する場合には、対象とする装置の増加に比例して長い試
験時間を要するという問題点を有していた。

一方、第６図のようにプロセッサ毎にコンソールを接
続して試験を行うためには、プロセッサの数の分だけコ
ンソールが必要であり、コンソール用のインタフェース
も必要になる等の問題点を有していた。

本発明は上記問題点を解決するために、プロセッサ毎
にコンソール等の付随装置を必要とせず、各プロセッサ
で独立に並行して装置試験を行うことを可能にし、試験
時間の短縮を実現することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の機能ブロック図である。本発明
は、例えば電子交換機システム等の制御系を複数のプロ
セッサ２−１〜２−５、・・・で構成したものであり、
プロセッサ２−１は例えば全体のシステム制御を行う管
理プロセッサであり、プロセッサ２−２、２−３は例え
ば呼処理制御を行う複数の呼処理プロセッサであり、プ
ロセッサ２−４、２−５は例えば回線制御を行う複数の
回線プロセッサである。

そして各プロセッサ２−１〜２−５、・・・毎に、各
々独立なテストプログラム３−１〜３−５、・・・を実
行するとともに、該各テストプログラム実行時の空時間
に他のプロセッサとの間で試験に必要なデータの送受信
及び中継を行うモニタ手段４−〜４−５、・・・を有す
る。即ち、例えばプロセッサ２−２において、モニタ手
段４−２はテストプログラム３−２を実行する。そし
て、その実行時の空時間は例えばプロセッサ２−１との
間で試験に必要なコマンド等の送受信を行い、また例え
ばプロセッサ２−４と２−１、２−５と２−１の間の試
験に必要なコマンド等の送受信の中継を行う。

ここで上記各テストプログラム３−１〜３−５、・・
・の実行時の空時間は、例えばI/O使用時の空時間及び
各テストプログラムによるダミータイミング実行時の空
時間等である。

〔作用〕

上記の手段により、各プロセッサ２−１〜２−５、・
・・内の各モニタ手段４−１〜４−５、・・・は、所定
のプロセッサ、例えば２−１に接続された所定のコンソ
ール５を多重使用し、該コンソールとの間で試験に必要
なデータの授受を行いながら各テストプログラム３−１
〜３−５、・・・を実行することにより、各プロセッサ
２−１〜５−５、・・・の装置試験を行う。

例えば、プロセッサ２−４又は２−５のモニタ手段４
−４又は４−５は、プロセッサ２−２のモニタ手段４−
２及びプロセッサ２−１のモニタ手段４−１の中継機能
を利用してプロセッサ２−１に接続されたコンソール５
との間で試験に必要なコマンド等の授受を行いながら、
テストプログラム３−４又は３−５を各々独立に実行し
て装置試験を行うことができる。

上記の動作により、各プロセッサ２−１〜２−５、・
・・の各モニタ手段４−１〜４−５、・・・は、１台の
コンソール５があたかも各自のプロセッサに接続された
かのようにして、そのコンソール５を多重使用すること
ができ、かつ、各プロセッサ21〜２−５、・・・毎に独
立に並行して装置試験を行うことができる。

〔実施例〕

以下、本発明の実施例につき詳細に説明を行う。本発
明は、従来のシステム構成を変更することなく、テスト
プログラムを実行するために各プロセッサに設けられる
モニタプログラムに他のプロセッサとの間で試験に必要
なデータの送受信及び中継を行う多重処理機能を持たせ
たことを特徴とする。従って、全体的なシステム構成
は、前述した第４図及び第５図と同様である。

次に第２図は、本発明の実施例の構成図である。大き
く分けてモニタ６とテストプログラム実行部７から構成
され、両者とも第５図のMPR、CPR0〜CPR2、及びLPR0〜L
PR2内の各＃０の各中央処理装置CCによって実行される
プログラムの機能として実現され、システム立上げ時に
第５図のMPRの＃０の磁気テープ装置MTから、各主記憶
装置MMへロードされる。

第２図のモニタ６において、テストプログラム起動部
８は、テストプログラム７に対して起動14を行い、また
テストプログラム７から終了通知15を受け取る。また、
I/Oアクセス部９に対して呼出16を行い、逆にI/Oアクセ
ス部９はテストプログラム起動部８に対して復帰17を行
う。

テストプログラム７は空時間制御部12に対して呼出24
を行い、また、I/Oアクセス部９に対して呼出18を行
う。逆に、I/Oアクセス部９はテストプログラム７に対
して復帰19を行う。

割込解析部10は、外部からの割込20を受け付け、逆に
割込復帰21を行う。また、割込20に基いてI/Oアクセス
部９に割込通知22を行い、待ち行列制御部11に対して割
込20に係る割込要求の待ち行列への接続指示25を行い、
又は空時間制御部12、通信要求処理部13に対して中継26
を行う。

I/Oアクセス部９は、空時間制御部９に対して呼出23
を行う。

空時間制御部12は、待ち行列制御部11に対して取り出
し指示27を行い、通信要求処理部13に対して実行28を行
う。逆に、通信要求処理13は空時間制御部12に対して終
了通知29を行う。

上記の構成の実施例の動作につき、第３図の動作タイ
ミングチャートを用いて以下に説明を行う。今、第２図
の実施例を第５図の例えばCPR0の＃０の中央処理装置CC
で実行させる場合を考える。

まず、第５図のMPRに接続されているコンソールVDUか
らのコマンド投入により、第２図のテストプログラム起
動部８が第３図（ａ）のt₁においてテストプログラム７
に起動14を行う。これによりテストプログラム７が実行
を開始する。

そしてこの実行途中のt₂において、割込み解析部10に
他のプロセッサ、例えばLPR0（第５図）から通信要求の
割込20が入力すると、割込み解析部10は第３図（ａ）の
t₃に示すように、待ち行列制御部11に対して入力した通
信要求の待ち行列への接続指示25を行い、これにより待
ち行列制御部11はその通信要求を待ち行列へスタック
（第３図（ａ）30）する。この動作の後、テストプログ
ラム７が引き続き実行される。

続いて、第３図（ａ）のt₄においてテストプログラム
７が途中結果のプリントアウト等を行うために、I/Oア
クセス部９に対して呼出18を行い、これに基いてI/Oア
クセス部９がt₅においてプリンタ等（第５図には特には
図示していない）のI/O起動31を行う。

これにより、I/O使用時空時間T₁になり、I/Oアクセス
部９はt₅において空時間制御部12に対して呼出23を行
う。これを受けて空時間制御部12は、t₆において待ち行
列制御部11に対して取り出し指示27を行い、待ち行列に
スタック（第３図（ａ）30）されていた通信要求を取り
出させ、続いてt₇において通信要求処理部13に対してそ
の実行28の指示を行う。これにより、I/O使用時空時間T
₁に、通信要求処理部13が例えばLPR0からの通信データ
をMPR（第５図）へ中継する処理を行う。

上記処理の途中のt₈において、前記プリントアウトの
処理が終了したことにより割込20が割込み解析部10に入
力すると、割込解析部10から通信要求処理部13、及び空
時間制御部12に対して中継26が行われ、続いてt₉におい
て割込み解析部10から待ち行列制御部11へ接続指示25が
行われ、これにより待ち行列制御部11は前記通信処理の
途中結果を待ち行列へスタック（第３図（ａ）32）す
る。それと共に、割込解析部10はI/Oアクセス部９へ割
込通知22を行い、これによってI/Oアクセス部９でプリ
ントアウト等に関する後処理が行われた後、t₁₀におい
テストプログラム７に対して復帰19が行なわれる。

その後はテストプログラム７が再び実行され、t₁₁に
おいてテストプログラム実行時のダミータイミングT
₂（テストプログラム７の待ち時間）になる。これによ
りテストプログラム７は空時間制御部12に対して呼出24
を行い、再び空時間制御部12に制御が移る。空時間制御
部12は、t₁₂において待ち行列制御部11に対して取り出
し指示27を行い、待ち行列にスタック（第３図（ａ）3
2）されていた通信要求の途中結果を取り出させ、続い
てt₁₃において通信要求処理部13に対してその通信要求
の中断点からの実行28の指示を行う。これを受けて、テ
ストプログラム実行時ダミータイミングT₂に、通信要求
処理部13が前記LPR0からの通信データをMPR（第５図）
へ中継する処理を再開する。

そして第３図（ａ）のt₁₄において通信要求処理部13
による通信処理が終了すると、空時間制御部12に対して
終了通知29が行われ空時間制御部12に制御が戻る。

その後、t₁₅においてテストプログラム７から割込解
析部10に対してテストプロラム実行時ダミータイミング
T₂の終了の割込20が入力し、これを受けて割込解析部10
はt₁₆においてテストプログラム７に対して割込復帰21
を行い、テストプグラム７に制御がもどる。

そしてt₁₇においてテストプログラムによる処理が終
了すると、テストプログラム起動部８に終了通知15が行
われ、更にテストプログラム起動部８からコンソールVD
U（第５図）にその旨が通知され、CPR0の装置試験を終
了する。

なお、第２図の実施例において、テストプログラム起
動部８がI/Oアクセス部９に対して直接呼出16を行い、
テスト結果のプリントアウトやコマンドの表示を行わせ
ることもあり、この場合の空時間の利用も上記の場合と
全く同様に行える。このとき当然、I/Oアクセス部９で
の動作終了後は、テストプログラム起動部８に対して復
帰17を行うようにしておく。

以上のように、本実施例では、例えばCPR0（第５図）
のモニタ６（第２図）がテストプログラム７を実行しな
がら、I/O使用時空時間T₁又はテストプログラム実行時
ダミータイミングT₂（第３図（ａ））を利用して、他の
LPR0〜LPR2とMPRに接続されたコンソールVDUとの間の通
信データの中継処理、例えば、コンソールVDUから他のL
PR0〜LPR2にテスト用コマンドを送る処理または、コン
ソールVDUにテストの途中結果を表示させる処理を行
う。従って、他のLPR0〜LPR2等のモニタ６もコンソール
VDUを多重使用し例えばLPR0〜LPR2のテスト経過をコン
ソールVDU上の３分割画面に同時表示しながら同時に各
自のテストプログラム７を実行することができる。

その全体的な動作を第３図（ｂ）に示す。即ち、例え
ばCPR0がモニタ６（第２図）の制御によりテストプログ
ラム７（第２図）を実行しており（S1→S2）、その途中
で空時間が発生すると（S3→S4）、モニタ６は例えばLP
R1での送信処理（S6′）によってMPR（VDU）（第５図）
に向けて送信された通信データの受信処理を行う（S5→
S6）。続いて、モニタ６はこれによって受信した通信デ
ータをMPRに向けて送信する送信処理を行い（S7→S
8）、MPRでの受信処理（S8′）によりその通信データが
受信される。

その後、モニタ６は再びテストプログラム７に制御を
もどし（S9→S10→S11→S12）、CPR0の装置試験を続行
する。

続いて、再び空時間が発生すると（S13→S14）、モニ
タ６は例えばMPR（VDU）での送信処理（S16′）によっ
てLPR0に向けて送信された通信データの受信処理を行い
（S15→S16）、続いて、受信した通信データをLPR0に向
けて送信する送信処理を行って（S17→S18）、LPR0での
受信処理（S18′）によりその通信データが受信され
る。その後、モニタ６は再びテストプログラム７に制御
をもどす（S19→S20→S21）。

以上のようにして、テストプログラム７の空時間T₃又
はT₄等を利用して他のプロセッサ間の通信データの中継
等を行うことができる。

以上の実施例において、第５図で示したコンソールVD
Uは１席である必要はなく、例えばMPRに２席のコンソー
ルを接続し、各コンソールからコマンドを投入する場合
にコマンドを実行するプロセッサを指定することによ
り、各コンソールで制御するプロセッサとの対応づけを
行い、あたかも各プロセッサに直接各コンソールが接続
されているように使用することも可能である。この場合
も、各コンソールは複数のプロセッサによってタイムシ
ェアリングで多重使用される。

なお、モニタで使用する割込は長時間マスクされない
ように予め設定されているものとする。

〔発明の効果〕

本発明によれば、プロセッサ毎にコンソール等の付随
装置を必要とせず、かつ、システム全体を適用可能な状
態に組み上げたまま、各プロセッサで独立に並行して装
置試験を行うことが可能となる。

この場合、通信データの中継等はテストプログラムに
おける各種ダミータイミング、又はモニタがI/Oを使用
する時生ずる空時間等に行うため、各プロセッサにおけ
るテストプログラムの実行にほとんど影響がなく、全体
の装置試験に必要な時間は、各プロセッサ毎に順次行う
従来例に比較して、ほぼプロセッサの台数分の１の割合
で大幅に短縮される。

【図面の簡単な説明】

第１図は、本発明の機能ブロック図、第２図は、本発明の実施例の構成図、第３図（ａ），（ｂ）は、本実施例の動作タイミングチ
ャートを示した図、第４図は、複数のプロセッサで構成される電子交換機シ
ステうの全体構成図、第５図は、各プロセッサ間の接続図、第６図は、従来例の構成図である。２−１〜２−５……プロセッサ、３−１〜３−５……テストプログラム、４−１〜４−５……モニタ手段、５……コンソール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者須藤誠神奈川県横浜市港北区新横浜３丁目９番 18号富士通第一通信ソフトウェア株式会社内 (72)発明者鈴木幸三神奈川県横浜市港北区新横浜３丁目９番 18号富士通第一通信ソフトウェア株式会社内 (72)発明者上野山和成神奈川県横浜市港北区新横浜３丁目９番 18号富士通第一通信ソフトウェア株式会社内 (72)発明者當山美智子神奈川県横浜市港北区新横浜３丁目９番 18号富士通第一通信ソフトウェア株式会社内 (72)発明者樋口晃治神奈川県横浜市港北区新横浜３丁目９番 18号富士通第一通信ソフトウェア株式会社内 (56)参考文献特開昭63−305652（ＪＰ，Ａ) 昭和55年度電子通信学会総合全国大会講演論文集〔分冊７〕Ｐ．７−113論文番号1658「マルチプロセッサ方式電子交換機制御系の試験法」（昭和55年３月５日、電子通信学会発行)

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサ（２−１、２−２、・・
・）で構成される信号処理システムにおいて、該各プロセッサ毎に、各々独立なテストプログラム（３
−１、３−２、・・・）を実行すると共に該各テストプ
ログラム実行時の空時間に他のプロセッサとの間で試験
に必要なデータの送受信及び中継を行うモニタ手段（４
−１、４−２、・・・）を有し、該各モニタ手段は、所定のプロセッサ（２−１）に接続
された所定のコンソール（５）を多重使用し、該コンソ
ールとの間で試験に必要なデータの授受を行いながら前
記各テストプログラム（３−１、３−２、・・・）を各
々独立に実行することにより、前記各プロセッサ（２−
１、２−２、・・・）の装置試験を並行して行うことを
特徴とする多重試験方式。
【請求項２】前記複数のプロセッサは、電子交換機シス
テムにおいて全体のシステム制御を行う管理プロセッ
サ、該管理プロセッサに接続され呼処理制御を行う複数
の呼処理プロセッサ、及び該各呼処理プロセッサに接続
された回線制御を行う複数の回線プロセッサであり、前記コンソールは前記管理プロセッサに接続されること
を特徴とする請求項１記載の多重試験方式。
【請求項３】前記各テストプログラム実行時の空時間
は、I/O使用時の空時間及び前記各テストプログラムに
よるダミータイミング実行時の空時間であることを特徴
とする請求項１又は２のいずれか１項記載の多重試験方
式。