JP2523637B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パッケージに関し、特に、コンデンサ素子
とチップを内蔵するパッケージに関するものである。
とチップを内蔵するパッケージに関するものである。
チップを封止するパッケージにおいて、信号波形の歪
やノイズを低減する技術が、G.Luecke et al著,Semicon
ductor Memory Design and Application,Mcgrow-Hill,1
973,p.54〜55に記載されている。
やノイズを低減する技術が、G.Luecke et al著,Semicon
ductor Memory Design and Application,Mcgrow-Hill,1
973,p.54〜55に記載されている。
本発明者は、前記先願に記載されている技術を検討し
た結果、チップコンデンサを設けるため、パッケージ内
のキャビティが大きくなり、ボンディングワイヤが長く
なるので、信号波形の歪やノイズを充分に低減すること
が難しいことを見出した。
た結果、チップコンデンサを設けるため、パッケージ内
のキャビティが大きくなり、ボンディングワイヤが長く
なるので、信号波形の歪やノイズを充分に低減すること
が難しいことを見出した。
本発明の目的は、信号波形の歪やノイズを低減する技
術を提供することにある。
術を提供することにある。
本発明の他の目的は、パッケージを小型にする技術を
提供することにある。
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、本願で開示される代表的な半導体装置は、 基準電位に接続される導電性の床部（２）と、該床部
の上部においてその周囲を覆う庇部（1B）を有する側体
（１）とを有するパッケージと、 上記パッケージの上記床部（２）にその下面が接続さ
れたチップと、 上記パッケージの上記床部（２）のうち上記チップと
上記パッケージの上記側体（１）との間の部分にその下
面が接続されたコンデンサ（３）と、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記コンデンサ（３）の上面の電極にその他端が電
気的に接続された下層ボンディングワイヤ（8A）と、 上記側体の上記庇部（1B）の上面に配置された内部配
線層（6A）と、 上記内部配線層（6A）と電気的に接続されるとともに
上記パッケージの上記側体（１）から上記パッケージの
外部に突出した外部リードピン（10）と、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記庇部（1B）の上の上記内部配線層（6A）にその
他端が電気的に接続された上層ボンディングワイヤ（8
B）と、 上記基準電位に接続されるとともに上記内部配線層
（6A）の上部に上記内部配線層（6A）から所定の距離を
離間して配置されることによりマイクロストリップライ
ンを構成する上部導電層（6B）とを具備してなることを
特徴とする。
の上部においてその周囲を覆う庇部（1B）を有する側体
（１）とを有するパッケージと、 上記パッケージの上記床部（２）にその下面が接続さ
れたチップと、 上記パッケージの上記床部（２）のうち上記チップと
上記パッケージの上記側体（１）との間の部分にその下
面が接続されたコンデンサ（３）と、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記コンデンサ（３）の上面の電極にその他端が電
気的に接続された下層ボンディングワイヤ（8A）と、 上記側体の上記庇部（1B）の上面に配置された内部配
線層（6A）と、 上記内部配線層（6A）と電気的に接続されるとともに
上記パッケージの上記側体（１）から上記パッケージの
外部に突出した外部リードピン（10）と、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記庇部（1B）の上の上記内部配線層（6A）にその
他端が電気的に接続された上層ボンディングワイヤ（8
B）と、 上記基準電位に接続されるとともに上記内部配線層
（6A）の上部に上記内部配線層（6A）から所定の距離を
離間して配置されることによりマイクロストリップライ
ンを構成する上部導電層（6B）とを具備してなることを
特徴とする。
さらに、本願で開示されるより具体的な半導体装置
は、上記所定の距離は、上記庇部（1B）の上面に配置さ
れた上記内部配線層（6A）と上記パッケージの上記床部
（２）との間の距離より小さくされてなることを特徴と
する。
は、上記所定の距離は、上記庇部（1B）の上面に配置さ
れた上記内部配線層（6A）と上記パッケージの上記床部
（２）との間の距離より小さくされてなることを特徴と
する。
上述した手段によれば、上層ボンディングワイヤ（8
B）を介してチップの上面の電極を外部リードピン（1
0）へ接続するための内部配線層（6A）はパッケージの
側体（１）の庇部（1B）の上に配置されているため、上
層ボンディングワイヤ（8B）自体の配線長およびそのイ
ンピーダンス（特に、インダクタンス）が小さくなり、
信号波形の歪およびノイズを低減することができる。
B）を介してチップの上面の電極を外部リードピン（1
0）へ接続するための内部配線層（6A）はパッケージの
側体（１）の庇部（1B）の上に配置されているため、上
層ボンディングワイヤ（8B）自体の配線長およびそのイ
ンピーダンス（特に、インダクタンス）が小さくなり、
信号波形の歪およびノイズを低減することができる。
また、下層ボンディングワイヤ（8A）のワイヤループ
の高さよりも側体（１）の庇部（1B）の下面の高さを大
とすることにより、下層ボンディングワイヤ（8A）への
側体（１）の庇部（1B）の接触を回避でき、その結果、
かかる接触に起因するチップおよびコンデンサの上面の
電極への下層ボンディングワイヤ（8A）の接続部の断線
を回避することができる。しかし、これによって側体
（１）の庇部（1B）の高さが高くなり、その上に配置さ
れる内部配線層（6A）と基準電位に接続されるパッケー
ジの導電性の床部（２）との間の距離が大きくなり、内
部配線層（6A）と導電性の床部（２）との間でマイクロ
ストリップラインを構成することが実質的に困難とな
り、超高周波もしくは超高速の半導体装置を提供するこ
とが困難となる。
の高さよりも側体（１）の庇部（1B）の下面の高さを大
とすることにより、下層ボンディングワイヤ（8A）への
側体（１）の庇部（1B）の接触を回避でき、その結果、
かかる接触に起因するチップおよびコンデンサの上面の
電極への下層ボンディングワイヤ（8A）の接続部の断線
を回避することができる。しかし、これによって側体
（１）の庇部（1B）の高さが高くなり、その上に配置さ
れる内部配線層（6A）と基準電位に接続されるパッケー
ジの導電性の床部（２）との間の距離が大きくなり、内
部配線層（6A）と導電性の床部（２）との間でマイクロ
ストリップラインを構成することが実質的に困難とな
り、超高周波もしくは超高速の半導体装置を提供するこ
とが困難となる。
しかし上述した手段によれば、基準電位に接続される
とともに内部配線層（6A）の上部に内部配線層（6A）か
ら所定の距離を離間して配置されることによりマイクロ
ストリップラインを構成する導電層（6B）を具備してな
るので、超高周波もしくは超高速の半導体装置を提供す
ることが可能となる。
とともに内部配線層（6A）の上部に内部配線層（6A）か
ら所定の距離を離間して配置されることによりマイクロ
ストリップラインを構成する導電層（6B）を具備してな
るので、超高周波もしくは超高速の半導体装置を提供す
ることが可能となる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、チップ及びコンデンサ素子を内蔵した本発
明の一実施例のパッケージの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図であ
る。なお、第１図は、パッケージの内部の構成を分り易
くするため、パッケージのキャップを取って示してい
る。
明の一実施例のパッケージの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図であ
る。なお、第１図は、パッケージの内部の構成を分り易
くするため、パッケージのキャップを取って示してい
る。
第１図及び第２図において、１はパッケージの側体す
なわちパッケージから後述する床部２とキャップ９を除
いた部分の例えばアルミナ等の絶縁体からなっている部
分である。側体２は、上から見ると、つまりキャップ９
が取り付けられる側からチップ（Chip）を覗くように見
ると四角形をしたリング状になっている。なお、以後、
側体１のキャップ９が取り付けられる側を上側とし、床
部２が取り付けられる側を下側とする。側体１の外周部
には42アロイ等からなるリードピン10が複数取り付けら
れている。また、側体１の中には例えばタングステンＷ
を主体として形成された基準電位層５及び内部配線6A、
6B、接続配線７が設けられている。基準電位層５は、半
導体装置の基準電位例えば5Vが印加される接地線となる
ものである。基準電位層５は、第２図に示すように、側
体１の下部の方に設けられ、側体１を下方から見たとき
側体１の平面パターンと同様にリング状に形成してあ
る。内部配線6Aは、半導体装置の信号線となるものであ
り、チップ（Chip）側の端部にはボンディングワイヤ8B
が接続され、他端は所定のリードピン10に接続されてい
る。内部配線6Bは、内部配線6Aとでマイクロストリップ
ラインを構成するために設けたものであり、基準電位を
給電する所定のリードピン10に接続され、また、接続配
線（スルーホール配線）７を通して基準電位層５に接続
している。これら基準電位層５、内部配線6A、6B、接続
配線７と側体１は、厚膜印刷焼成によって形成したもの
であり、基準電位層５、内部配線6A、6Bの側体１から露
出している部分にはAuメッキが施されている。
なわちパッケージから後述する床部２とキャップ９を除
いた部分の例えばアルミナ等の絶縁体からなっている部
分である。側体２は、上から見ると、つまりキャップ９
が取り付けられる側からチップ（Chip）を覗くように見
ると四角形をしたリング状になっている。なお、以後、
側体１のキャップ９が取り付けられる側を上側とし、床
部２が取り付けられる側を下側とする。側体１の外周部
には42アロイ等からなるリードピン10が複数取り付けら
れている。また、側体１の中には例えばタングステンＷ
を主体として形成された基準電位層５及び内部配線6A、
6B、接続配線７が設けられている。基準電位層５は、半
導体装置の基準電位例えば5Vが印加される接地線となる
ものである。基準電位層５は、第２図に示すように、側
体１の下部の方に設けられ、側体１を下方から見たとき
側体１の平面パターンと同様にリング状に形成してあ
る。内部配線6Aは、半導体装置の信号線となるものであ
り、チップ（Chip）側の端部にはボンディングワイヤ8B
が接続され、他端は所定のリードピン10に接続されてい
る。内部配線6Bは、内部配線6Aとでマイクロストリップ
ラインを構成するために設けたものであり、基準電位を
給電する所定のリードピン10に接続され、また、接続配
線（スルーホール配線）７を通して基準電位層５に接続
している。これら基準電位層５、内部配線6A、6B、接続
配線７と側体１は、厚膜印刷焼成によって形成したもの
であり、基準電位層５、内部配線6A、6Bの側体１から露
出している部分にはAuメッキが施されている。
チップ（Chip）とコンデンサ素子３は、側体１と別
に、例えばMo等の金属すなわち導電体で形成した床部２
に設けている。チップ（Chip）とコンデンサ素子３は、
まず床部２の上面全面に例えばNi層を形成し、この上面
にAuメッキを施した後、この床部２へAu-Sn共晶層4Bに
よって取り付ける。4Aは、Niの上にAuメッキが施された
層（Au/Ni）である。コンデンサ素子３としては例えば
チップコンデンサを用いるが、その一方の電極とチップ
（Chip）のボンディングパッドPadとの間は、それらを
前記のように床部２の上に取り付けた後、例えばAu線か
らなるボンディングワイヤで接続する。コンデンサ素子
３の他方の電極は、側体１の基準電位層５に接続してい
る。この後、第２図に示すように、側体１の下部に取り
付けられ、Au/Ni層4Aと基準電位層５の間をAu-Su共晶で
接続する。床部２を取り付けるとき、突出部1Aの側壁1A
-1でガイドするようにして、位置ずれを少くしている。
内部配線6AとボンディングパッドPadとの間は、前記の
ように床部２を側体１に取り付けた後、例えばAu線から
なるボンディングワイヤ8Bによって接続する。この後、
キャップ９を接着剤等によって取り付ける。キャップ９
は、側体（アルミナ）１との熱膨張系数を同程度にする
ため、42アロイ又はコバールを用いている。
に、例えばMo等の金属すなわち導電体で形成した床部２
に設けている。チップ（Chip）とコンデンサ素子３は、
まず床部２の上面全面に例えばNi層を形成し、この上面
にAuメッキを施した後、この床部２へAu-Sn共晶層4Bに
よって取り付ける。4Aは、Niの上にAuメッキが施された
層（Au/Ni）である。コンデンサ素子３としては例えば
チップコンデンサを用いるが、その一方の電極とチップ
（Chip）のボンディングパッドPadとの間は、それらを
前記のように床部２の上に取り付けた後、例えばAu線か
らなるボンディングワイヤで接続する。コンデンサ素子
３の他方の電極は、側体１の基準電位層５に接続してい
る。この後、第２図に示すように、側体１の下部に取り
付けられ、Au/Ni層4Aと基準電位層５の間をAu-Su共晶で
接続する。床部２を取り付けるとき、突出部1Aの側壁1A
-1でガイドするようにして、位置ずれを少くしている。
内部配線6AとボンディングパッドPadとの間は、前記の
ように床部２を側体１に取り付けた後、例えばAu線から
なるボンディングワイヤ8Bによって接続する。この後、
キャップ９を接着剤等によって取り付ける。キャップ９
は、側体（アルミナ）１との熱膨張系数を同程度にする
ため、42アロイ又はコバールを用いている。
床部２を側体１に取り付けた状態では、内部配線6Aは
コンデンサ素子３の厚さ以上高い位置に配置され、また
側体１の内部配線支持部1Bが、チップ（Chip）の方へ庇
状に突出した構造となっているため、コンデンサ素子３
は内部配線支持部1Bの下に隠れる。すなわち、内部配線
6Aがコンデンサ素子３の上部に重さなるように設けられ
る。
コンデンサ素子３の厚さ以上高い位置に配置され、また
側体１の内部配線支持部1Bが、チップ（Chip）の方へ庇
状に突出した構造となっているため、コンデンサ素子３
は内部配線支持部1Bの下に隠れる。すなわち、内部配線
6Aがコンデンサ素子３の上部に重さなるように設けられ
る。
以上、説明したような構成から次の効果を得ることが
できる。
できる。
内部配線6Aとコンデンサ素子３の配置の高さをそのコ
ンデンサ素子３の厚さ以上異ならせ、内部配線6Aをコン
デンサ素子３と重なる位置まで出したことにより、ボン
ディングワイヤ8A、8Bの長さが短くなるので、信号波形
の歪及びノイズを低減できる。
ンデンサ素子３の厚さ以上異ならせ、内部配線6Aをコン
デンサ素子３と重なる位置まで出したことにより、ボン
ディングワイヤ8A、8Bの長さが短くなるので、信号波形
の歪及びノイズを低減できる。
また、前記の構成により、コンデンサ素子３と内部配
線6Aを設けるために要する面積が小さくなるので、パッ
ケージ全体の大きさを小さくできる。
線6Aを設けるために要する面積が小さくなるので、パッ
ケージ全体の大きさを小さくできる。
また、側体１の内部配線6Aが設けられる部分を庇状に
突出した内部配線支持部1Bとすることにより、側体１を
上から見たときリング状になっているその側体の中央の
空間の径が小さくなる。つまり、側体１の幅が太くなる
のでパッケージの機械的強度を強くできる。
突出した内部配線支持部1Bとすることにより、側体１を
上から見たときリング状になっているその側体の中央の
空間の径が小さくなる。つまり、側体１の幅が太くなる
のでパッケージの機械的強度を強くできる。
また、床部２を側体１と別に形成することにより、周
囲に側体１がない作業の行い易い状態の床部２の上にコ
ンデンサ素子３、チップ（Chip）を取り付けそれらの間
をボンディングワイヤ8Aで接続した後、床部２を側体１
に取り付けることができるので、作業性を向上すること
ができる。
囲に側体１がない作業の行い易い状態の床部２の上にコ
ンデンサ素子３、チップ（Chip）を取り付けそれらの間
をボンディングワイヤ8Aで接続した後、床部２を側体１
に取り付けることができるので、作業性を向上すること
ができる。
また、床部２を側体１と別材料で形成することができ
るので、床部２をチップ（Chip）と熱膨張系数が同程度
の材料、例えばチップ（Chip）が単結晶シリコンからな
る場合はCu-W合金、チップ（Chip）がGaAsからなる場合
はMoで形成することができる。
るので、床部２をチップ（Chip）と熱膨張系数が同程度
の材料、例えばチップ（Chip）が単結晶シリコンからな
る場合はCu-W合金、チップ（Chip）がGaAsからなる場合
はMoで形成することができる。
側体１の低部に突出部1Aを設けていることにより、床
部２の嵌め込み時にガイドされるので、位置ずれを小さ
くできる。
部２の嵌め込み時にガイドされるので、位置ずれを小さ
くできる。
なお、コンデンサ素子３としては、例えば薄膜コンデ
ンサやギャップコンデンサを用いるようにしてもよい。
ンサやギャップコンデンサを用いるようにしてもよい。
あるいは、Au/Ni層4Aの上に任意のパターンで絶縁膜
（誘電体膜）を形成し、この上にその絶縁膜と同一パタ
ーンで導電体膜例えばAl膜、Au膜等を形成して構成して
もよい。前記絶縁膜上の導電体膜にボンディングワイヤ
8Aを接続する。前記絶縁膜及びその上の導電体膜は、ま
ず床部２の上面全面に形成されたAu/Ni層4Aの全上面
に、絶縁膜（誘電体膜）として例えばCVDによって酸化
シリコン膜を形成し、この上全面に例えば電子ビーム蒸
着によって例えばAl膜、Au膜等を形成する。そして、レ
ジスト膜からなるマスクを用いたエッチングによって、
まず上層の前記導電体膜（Al又はAu）のチップ（Chip）
が設けられる部分及び側体１の底部1Aに接合される部分
を取り除く。次に同一マスクを用いて、それから露出し
ている絶縁膜の部分をエッチングする。この後、レジス
ト膜からなるマスクを除去すればよい。
（誘電体膜）を形成し、この上にその絶縁膜と同一パタ
ーンで導電体膜例えばAl膜、Au膜等を形成して構成して
もよい。前記絶縁膜上の導電体膜にボンディングワイヤ
8Aを接続する。前記絶縁膜及びその上の導電体膜は、ま
ず床部２の上面全面に形成されたAu/Ni層4Aの全上面
に、絶縁膜（誘電体膜）として例えばCVDによって酸化
シリコン膜を形成し、この上全面に例えば電子ビーム蒸
着によって例えばAl膜、Au膜等を形成する。そして、レ
ジスト膜からなるマスクを用いたエッチングによって、
まず上層の前記導電体膜（Al又はAu）のチップ（Chip）
が設けられる部分及び側体１の底部1Aに接合される部分
を取り除く。次に同一マスクを用いて、それから露出し
ている絶縁膜の部分をエッチングする。この後、レジス
ト膜からなるマスクを除去すればよい。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、コンデンサ素子３及びチップ（Chip）は、導
電性接着剤で床部２に接続するようにしてもよい。ま
た、床部２と側体１の取り付けも導電性接着剤で行うよ
うにしてもよい。さらに、チップコンデンサを終端抵抗
に置き換えて構成することもできる。
電性接着剤で床部２に接続するようにしてもよい。ま
た、床部２と側体１の取り付けも導電性接着剤で行うよ
うにしてもよい。さらに、チップコンデンサを終端抵抗
に置き換えて構成することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
内部配線とコンデンサ素子の配置の高さをそのコンデ
ンサ素子の厚さ以上異ならせ、前記内部配線をコンデン
サ素子と重なる位置まで出したことにより、ボンディン
グワイヤの長さが短くなるので、信号波形の歪及びノイ
ズを低減できる。
ンサ素子の厚さ以上異ならせ、前記内部配線をコンデン
サ素子と重なる位置まで出したことにより、ボンディン
グワイヤの長さが短くなるので、信号波形の歪及びノイ
ズを低減できる。
また、前記の構成により、パッケージ全体の大きさを
小さくできる。
小さくできる。
なお、この実施例で用いるセラミック・パッケージに
ついては、エス・エム・シー著，「ブイ・エル・エス・
アイ・テクノロジー」1983年版，マグローヒル（S.M.Sz
e,VLSI Technology,McGraw-Hill）のp.570〜598に、ワ
イヤボンディングに関しては、同書のp.555〜559に、Ga
As ICについては、特願昭60-131887号，同60-134019
号，「日経マイクロ・デバイセズ」1986年７月号,p.58
〜84,「月刊Semiconductor World 1986.6」,p.46〜52,
「同誌」1981年１月号,p.47〜54等に記載されているの
で、これをもって実施例の記載にかえる。
ついては、エス・エム・シー著，「ブイ・エル・エス・
アイ・テクノロジー」1983年版，マグローヒル（S.M.Sz
e,VLSI Technology,McGraw-Hill）のp.570〜598に、ワ
イヤボンディングに関しては、同書のp.555〜559に、Ga
As ICについては、特願昭60-131887号，同60-134019
号，「日経マイクロ・デバイセズ」1986年７月号,p.58
〜84,「月刊Semiconductor World 1986.6」,p.46〜52,
「同誌」1981年１月号,p.47〜54等に記載されているの
で、これをもって実施例の記載にかえる。
第１図は、チップ及びコンデンサ素子を内蔵した本発明
の一実施例のパッケージの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図であ
る。 図中、１……側体（アルミナ）、1A……底部の突出部、
1B……内部配線支持部、２……床部（Mo）、３……コン
デンサ素子、4A、4B……メタル層、５……基準電位層、
6A、6B……内部配線、７……接続配線、8A、8B……ボン
ディングワイヤ、９……キャップ、10……リードピン、
Chip……チップ、Pad……ボンディングパッド。
の一実施例のパッケージの平面図、 第２図は、第１図のＩ−Ｉ切断線における断面図であ
る。 図中、１……側体（アルミナ）、1A……底部の突出部、
1B……内部配線支持部、２……床部（Mo）、３……コン
デンサ素子、4A、4B……メタル層、５……基準電位層、
6A、6B……内部配線、７……接続配線、8A、8B……ボン
ディングワイヤ、９……キャップ、10……リードピン、
Chip……チップ、Pad……ボンディングパッド。
Claims (2)
- 【請求項１】基準電位に接続される導電性の床部と、該
床部の上部においてその周囲を覆う庇部を有する側体と
を有するパッケージと、 上記パッケージの上記床部にその下面が接続されたチッ
プと、 上記パッケージの上記床部のうち上記チップと上記パッ
ケージの上記側体との間の部分にその下面が接続された
コンデンサと、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記コンデンサの上面の電極にその他端が電気的に
接続された下層ボンディングワイヤと、 上記側体の上記庇部の上面に配置された内部配線層と、 上記内部配線層と電気的に接続されるとともに上記パッ
ケージの上記側体から上記パッケージの外部に突出した
外部リードピンと、 上記チップの上面の電極にその一端が電気的に接続さ
れ、上記庇部の上の上記内部配線層にその他端が電気的
に接続された上層ボンディングワイヤと、 上記基準電位に接続されるとともに上記内部配線層の上
部に上記内部配線層から所定の距離を離間して配置され
ることによりマイクロストリップラインを構成する上部
導電層とを具備してなることを特徴とする半導体装置。 - 【請求項２】上記所定の距離は、上記庇部の上面に配置
された上記内部配線層と上記パッケージの上記床部との
間の距離より小さくされてなることを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128235A JP2523637B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128235A JP2523637B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293962A JPS63293962A (ja) | 1988-11-30 |
| JP2523637B2 true JP2523637B2 (ja) | 1996-08-14 |
Family
ID=14979834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128235A Expired - Lifetime JP2523637B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523637B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158147A (ja) * | 1988-12-09 | 1990-06-18 | Fujitsu Ltd | 半導体装置 |
| US5828126A (en) * | 1992-06-17 | 1998-10-27 | Vlsi Technology, Inc. | Chip on board package with top and bottom terminals |
| US5666004A (en) * | 1994-09-28 | 1997-09-09 | Intel Corporation | Use of tantalum oxide capacitor on ceramic co-fired technology |
| JP2842355B2 (ja) * | 1996-02-01 | 1999-01-06 | 日本電気株式会社 | パッケージ |
-
1987
- 1987-05-27 JP JP62128235A patent/JP2523637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63293962A (ja) | 1988-11-30 |
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