JP2522820B2 - テレビジョン映像信号の画質改善回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高画質テレビジョン受像機などに利用され
るテレビジョン映像信号の画質改善回路に関するもので
ある。

（従来の技術） 現在開発中の高画質（IDTV、EDTV）テレビジョン受像
機は、NTSCなど既存の標準方式の受信テレビジョン映像
信号を一旦ディジタル映像信号に変換し、Y/C分離に加
えて、雑音低減、走査変換、輪郭補償など各種の画質改
善処理を施したのちアナログ映像信号に戻して表示部に
供給するように構成されている。

上記画質改善処理の一つとして隣接フレーム間差信号
を利用する雑音低減処理がある。この処理を行う雑音低
減回路は、第８図に示すように、減算器61,62、１フレ
ーム遅延メモリ63及び動き適応係数制御部64から構成さ
れる。入力端子INには、受信テレビジョン映像信号から
分離された輝度信号や色差信号あるいは三原色信号R,G,
Bなどのコンポーネント・テレビジョン映像信号成分が
供給される。入力端子INに出現中の現フレームのテレビ
ジョン映像信号と、１フレーム遅延メモリ63から出力さ
れる１フレーム前のテレビジョン映像信号は減算回路61
で減算され、隣接フレーム間の差信号となる。この隣接
フレーム間の差信号には、映像信号に無作為的に重畳さ
れる雑音成分と、表示画面上の動きに伴う成分とが含ま
れる。この隣接フレーム間差信号は小さくなるほど雑音
成分である確率が高くなり、大きくなるほど動き成分で
ある確率が高くなる。そこで、動き適応型係数制御部64
では、フレーム間差信号が小さくなるほどこれに大きな
係数が乗算されることにより雑音成分が抽出され、これ
が減算回路62において原映像信号から減算される。ま
た、走査変換による画質改善処理を行う走査変換回路
は、第９図に示すように、縦列接続された１フィールド
遅延メモリ71,72、加算回路73,77、垂直方向ハイパスフ
ィルタ74、垂直方向ローパスフィルタ75、減算回路76、
時間軸圧縮多重化回路78及び動き適応制御回路79から構
成されている。

入力端子IN上の現フレームの映像信号と、１ィールド
遅延メモリ72から出力される前フレームの映像信号とが
加算回路73で加算され、前後のフィールドによる平均値
信号となり、垂直方向のハイパスフィルタ74を経て加算
回路77の一方の入力端子に供給される。また、１フィー
ルド遅延メモリ71の出力は、そのまま時間軸圧縮・多重
化回路78に供給されると共に、垂直方向ローパスフィル
タ75において、近接ライン間の平均値信号となり加算回
路77の他方の入力端子に供給される。動き適応係数制御
回路79は、減算回路76から出力されるフレーム間差信号
からフレーム間の動きの大きさを検出し、垂直方向ハイ
パスフィルタ74と垂直方向ローパスフィルタ75の係数を
動的に制御する。

（発明が解決しようとする課題） 上記従来の画質改善回路では、雑音低減処理と走査変
換処理とを第８図と第９図に示す個別の回路で行ってい
る。このため、処理対象の映像信号に１フレーム分の遅
延を生じさせる高価な１フレーム遅延メモリがそれぞれ
の回路に必要になり、コストがかさむという問題があ
る。

（課題を解決するための手段） 本発明の画質改善回路は、テレビジョン映像信号に順
次263ライン分、１ライン分及び261ライン分の遅延を生
じさせる縦列接続された261ライン遅延メモリ、１ライ
ン遅延メモリ及び261ライン遅延メモリから成り入力端
子から雑音低減部を通して供給される雑音低減処理済み
のコンポーネントから成る２対１インターレース・テレ
ビジョン映像信号に１フレーム分の遅延を生じさせる１
フレーム遅延メモリが動き適応型の雑音低減部と走査変
換部とで共用される。

雑音低減部では、共用の１フレーム遅延メモリの出力
と入力端子に供給されるテレビジョン映像信号との減算
により作成された隣接フレーム間差信号にこの隣接フレ
ーム間差信号から検出したフレーム間の動きの大きさに
応じた係数が乗算され、これが入力テレビジョン映像信
号から減算されることにより入力テレビジョン映像信号
に含まれる雑音の低減処理が行われる。

走査変換部では、共用の１フレーム遅延メモリの入出
力端子の映像信号の加算値を縦列接続の１ライン遅延メ
モリを有するライン配列方向のハイパスフィルタを通し
たものを隣接フレーム間の相関に基づく前後のフィール
ドによるフィールド間補間映像信号として生成する第１
の加算回路と、共用の１フレーム遅延メモリ内の１ライ
ン遅延メモリの入出力端子の映像信号を係数回路を介し
て合成することにより隣接ライン間の相関に基づくライ
ン間補間映像信号として生成する第２の加算回路と、こ
れら第１、第２の加算回路の出力を上記隣接フレーム間
差信号の大きさから検出したフレーム間の動きの大きさ
に応じた合成比率で合成する動き適応型の合成回路と、
この合成回路の出力及び共用の１フレーム遅延メモリ内
の１ライン遅延メモリの入力端子の映像信号を1/2に時
間軸圧縮しつつ多重化して順次走査方式の走査線に変換
する時間軸圧縮・多重化回路とによって走査変換処理が
行われる。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるテレビジョン映
像信号の画質改善回路の構成を示すブロック図であり、
1,2は減算回路、3,4は動き適応係数制御回路、5,6,7は
それぞれ263ライン、１ライン、261ライン遅延メモリ、
8,11,13,14は加算回路、9a,9bは１ライン遅延メモリ、1
0a,10b,10c,12a,12bは係数回路、15は時間軸圧縮・多重
化回路である。

入力端子INには、NTSC標準方式のR,G,,B三原色信号や
輝度信号，色差信号などのコンポーネントから成る２対
１インターレース・テレビジョン映像信号が画質改善処
理対象のテレビジョン映像信号として供給される。この
テレビジョン映像信号は減算回路２の加算入力端子に供
給される。この減算回路２の減算入力端子には、動き適
応係数制御回路３においてフレーム間差信号に基づき生
成された雑音成分が供給されている。従って、減算回路
２の出力は、雑音低減処理済みの２対１インターレース
・テレビジョン映像信号となって263ライン遅延メモリ
５の入力端子に供給される。この263ライン遅延メモリ
５は、入力される２対１インターレース映像信号を263
ライン分遅延させて出力する。同様に、後段の１ライン
遅延メモリ６と261ライン遅延メモリ７は、入力する２
対１インターレース映像信号をそれぞれ１ライン分と26
1ライン分ずつ遅延させて出力する。従って、261ライン
遅延メモリ７から出力される映像信号は、263ライン遅
延メモリ５の入力端子、すなわち入力端子IN上に出現中
の映像信号よりも１フレーム前の映像信号となる。

入力端子INに出現中の映像信号と、261ライン遅延メ
モリ７から出力中の前フレームの映像信号は、減算回路
１で減算されて隣接フレーム間差信号となり、雑音低減
用の動き適応係数制御回路３と、走査変換用の動き適応
係数制御回路４に供給される。

上記隣接フレーム間差信号Ｆを受ける雑音低減用の動
き適応係数制御回路３は、第２図に示すように、係数回
路21,22、スイッチ回路23、符号判別回路24、絶対値回
路25、制限値生成回路26、閾値保持回路27,28,29、比較
回路31,32,33及びデコーダ34から構成されている。

第１図の減算器１から入力端子Ｉに供給される隣接フ
レーム間差信号Ｆは、係数回路21,22において固定の係
数k1,k2が乗算されたのちスイッチ23の接点ＩとIIとに
供給される。上記隣接フレーム間差信号Ｆは、絶対値回
路25で無極性信号に変換されたのち比較回路31,32,33の
一方の入力端子に供給され、それぞれの他方の入力端子
に閾値保持回路27,28,29から供給される閾値A1,B1,C1
（A1＜B1＜C1）と比較される。

隣接フレーム間差信号Ｆの絶対値が閾値A1未満であれ
ば、比較回路31,32,33の出力a,b,cは、第３図の表中の
最上段に示すように全て０となりデコーダ34からスイッ
チ23に切替え信号〔00〕が供給される。隣接フレーム間
差信号Ｆの絶対値が閾値A1以上B1未満であれば、比較回
路31の出力ａのみが１となり、デコーダ34からスイッチ
23に切替え信号〔01〕が供給される。また、隣接フレー
ム間差信号Ｆの絶対値が閾値B1以上C1未満であれば、比
較回路31,32の出力a,bのみが１となり、スイッチ23に切
替え信号〔10〕が供給される。更に、隣接フレーム間差
信号Ｆの絶対値が閾値C1以上であれば、比較回路31,32,
33の出力a,b,cが全て１となり、スイッチ23に切替え信
号〔11〕が供給される。

スイッチ23は、第３図の表に示すように、デコーダ34
から供給される切替え信号が〔00〕から〔01〕，〔1
0〕，〔11〕へと順次変化すると、接点ＩからII,III,IV
へと順次切り替えられる。スイッチ23の接点Ｉには前述
のように係数回路21で係数k1が乗算された隣接フレーム
間差信号k1・Ｆが供給されている。また、接点IIには、
係数回路22で係数k2（＜k1）が乗算された隣接フレーム
間差信号k2・Ｆが供給されている。また、スイッチ23の
接点IIIには、制限値生成回路26において閾値B1と符号
判別回路24の判別結果に基づき生成された振幅制限値が
供給されると共に、接点IVには０値が供給されている。

従って、出力端子Ｏを経て第１図の減算回路２の減算
入力端子に出力される動き適応係数制御回路３の出力
は、第４図の実線で示すように、隣接フレーム間差信号
Ｆの絶対値が閾値A1未満の範囲では係数K1に比例して増
加し、閾値A1以上B1未満の範囲ではより小さな係数k2に
比例して増加し、閾値B1以上C1未満の範囲では一定の振
幅制限値となり、閾値C1以上の範囲では０となる。上記
閾値A1,B1,C1を、それぞれの閾値保持回路前段のスイッ
チの切替えによりそれぞれ大きな閾値A2,B2,C2に変更す
ることにより、第４図の実線に示す振幅制限特性を点線
で示す振幅制限特性に変更することができる。この結
果、雑音低減の効果が画質に応じて調整される。

第１図中で基準となる画素を263ライン遅延メモリ５
から出力中の画素αとすれば、後段の１ライン遅延メモ
リ６から出力中の画素βは、第５図に示すように画素α
よりも１ライン前に表示される画素となる。また、261
ライン遅延メモリ７から出力中の画素γは、第５図に示
すように、画素αよりも１フィールド前にその表示位置
の半ライン下方に表示された画素である。更に、263ラ
イン遅延メモリ５に入力中の画素δは、第５図に示すよ
うに、画素αよりも１フィールド遅れてその表示位置の
半ライン下方に表示される画素となる。

従って、１ライン遅延メモリ６の入出力端子上の画素
信号αとβは係数回路12a,12bで係数b1が乗じられたの
ち加算回路13で加算されると、これは隣接ライン間の相
関に基づき作成されたライン間の補間画素となる。すな
わち、加算回路13から出力される画素信号によるライン
は第５図の隣接走査線ｎとｎ−１との中間に挿入される
隣接ライン間の相関に基づき整正された補間ラインｎ′
となる。

一方、261ライン遅延メモリ７から出力中の１フィー
ルド前の画素信号γと、263ライン遅延メモリ５に入力
中の１フィールド後の画素信号δとが加算回路８におい
て加算されたのち１ライン遅延メモリ9a,9bを経て係数
回路10a,10b,10cで係数a0,a1が乗じられると、これは隣
接フレーム間の相関に基づき作成された前後のフィール
ドによるフィールド間の補間画素となる。すなわち、第
５図の隣接走査線ｎとｎ−１との中間に挿入される隣接
フレーム間の相関に基づき生成された補間ラインｎ′と
なる。

実際には、ラインフリッカによる画質劣化を防止する
ために、隣接フレーム間の相関に基づき生成される補間
画素信号に対しては、ライン配列方向（表示画面中の垂
直方向）のハイパスフィルタ処理が施される。このハイ
パス処理を行うフィルタは、縦列接続された１ライン遅
延メモリ9a,9bと、係数回路10a,10b,10cと、加算回路11
とから構成されている。このハイパスフィルタの係数回
路10a,10cに設定される係数a1と、係数回路10bに設定さ
れる係数a0は、動き適応係数制御回路４で隣接フレーム
間差信号Ｆから検出された動きに応じて動的に制御され
る。

この係数a0,a1は、係数回路12a,12bに設定される係数
b1との関連において、隣接フレーム間の相関と隣接ライ
ン間の相関に基づき生成した２種の補間信号の動きに応
じた合成比率を与える係数をも兼ねている。このため、
３種類の係数は、a0＋2a1＋b1＝1/2の関係を満たすよう
に動きの大きさに応じて動的に制御される。表示画面が
動きの全くない完全な静止画であれば、隣接フレーム間
の相関に基づく成分のみでフィールド間の補間信号が作
成される（b1＝０）。これとは逆に、表示画面の動きが
所定値以上であれば、隣接ライン間の相関に基づく成分
のみでライン間の補間信号が作成される（a0＝a1＝
０）。上記表示画面中の動きの大きさの検出と、これに
応じた係数（a0,a1,b1）の動的制御を行う走査変換用の
動き適応係数制御回路４は、第６図に示すように、絶対
値回路41、閾値保持回路42,43,44、比較回路45,46,47、
デコーダ48及び係数生成回路49から構成されている。

第１図の減算回路１から入力端子Ｉに供給される隣接
フレーム間差信号Ｆは、絶対値回路41を経て正極性信号
となり比較回路45,46,47の一方の入力端子に供給され、
他方の入力端子に閾値保持回路42,43,44から供給される
閾値A,B,C（Ａ＜Ｂ＜Ｃ）のそれぞれと比較される。隣
接フレーム間差信号Ｆの絶対値が閾値Ａ未満であれば、
比較回路45,46,47の出力a,b,cは、第７図の表中の最上
段に示すように全て０となり、デコーダ48からデコード
信号〔00〕が出力される。隣接フレーム間差信号Ｆの絶
対値が閾値Ａ以上Ｂ未満であれば、比較回路45の出力ａ
のみが１となり、デコーダ48からデコード信号〔01〕が
出力される。また、隣接フレーム間差信号Ｆの絶対値が
閾値Ｂ以上Ｃ未満であれば、比較回路45,46の出力a,bの
みが１となり、デコード信号〔10〕が出力される。更
に、隣接フレーム間差信号Ｆの絶対値が閾値Ｃ以上であ
れば、比較回路45,46,47の出力a,b,cの全てが１とな
り、デコード信号〔11〕が出力される。

係数生成回路49から出力される係数（a0,a1,b1）は、
第７図の表に示すように、デコーダ48のデコード出力が
〔00〕から順次〔01〕，〔10〕，〔11〕へと変化するに
つれて、（1/2,0,0）から順次（1/2,−1/8,1/4），（1/
4,−1/8,1/2），（0,0,1/2）へと変化する。従って、隣
接フレーム間差信号Ｆが閾値Ａ未満であるような小さな
動きの範囲では、加算回路14から出力される補間信号は
隣接フレーム間の相関に基づき作成された前後のフィー
ルドによるフィールド間の補間成分だけで構成される。
逆に、隣接フレーム間差信号Ｆが閾値Ｃを越えるような
大きな動きの範囲では、加算回路14から出力される補間
信号は隣接ライン間の相関に基づき作成されたライン間
補間成分だけで構成される。隣接フレーム間差信号Ｆが
閾値ＡとＣとの間に存在する中間的な状態では、フレー
ム間の相関に基づき生成されたフィールド間の補間成分
と、隣接ライン間の相関に基づき作成されたライン間の
補間成分とに動きの大きさに応じた比率の係数が乗算さ
れたのち、加算回路14で合成される。時間軸圧縮・多重
化回路15では、263ライン遅延メモリ５から出力される
１ライン分の画素信号と、加算回路14から供給される１
ライン分の補間画素信号がラインメモリに書込まれ、こ
の書込み速度の２倍の速度で多重化されつつ順次読出さ
れる。この結果、NTSC標準方式の２対１インターレース
走査テレビジョン映像信号が２倍のライン密度に高めら
れた順次走査映像信号に変換され、出力端子OUTから出
力される。

（発明の効果） 以上詳細に説明したように、本発明に係わるテレビジ
ョン映像信号の画質改善回路は、２対１インターレース
走査テレビジョン映像信号に対する縦列接続された263
ラインメモリ、１ラインメモリ及び261ラインメモリか
ら成る１フレーム遅延メモリを、動き適応型の雑音低減
部と走査変換部とで共用する構成であるから、高価な１
フレーム遅延メモリを１個節減でき、画質改善回路全体
の低廉化が実現できる。

また、上記動き適応型の走査変換部は、隣接フレーム
間の相関に基づき生成した補間信号にライン配列方向の
ハイパスフィルタ処理を施す構成であるから、動きの中
間レベルにおいてラインフリッカなどに伴う画質劣化を
防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるテレビジョン映像信
号の画質改善回路の構成を示すブロック図、第２図は第
１図の雑音低減用の動き適応係数制御回路３の構成を例
示するブロック図、第３図と第４図は第２図の動き適応
係数制御回路の機能を説明するための概念図、第５図は
第１図の走査変換部の機能を説明するための概念図、第
６図は第１図の走査変換用の動き適応係数制御回路４の
構成を例示するブロック図、第７図は第６図の動き適応
係数制御回路の機能を説明するための概念図、第８図は
従来の動き適応型の雑音低減回路の構成を示すブロック
図、第９図は従来の典型的な動き適応型の走査変換回路
の構成を示すブロック図である。 １、２……減算器、３……雑音低減用の動き適応係数制
御回路、４……走査変換用の動き適応係数制御回路、５
……263ライン遅延メモリ、６……１ライン遅延メモ
リ、７……261ライン遅延メモリ、8,11,13,14……加算
回路、9a,9b……１ライン遅延メモリ、10a,10b,10c,12
a,12b……係数回路、15……時間軸圧縮・多重化回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】縦列接続された263ライン遅延メモリ、１
   ライン遅延メモリ及び261ライン遅延メモリから成り入
   力端子から雑音低減部を通して供給される雑音低減処理
   済みのR,G,B原色信号等のコンポーネントから成る２対
   １インターレース・テレビジョン映像信号に１フレーム
   分の遅延を生じさせる１フレーム遅延メモリと、 この１フレーム遅延メモリの出力と前記入力端子に供給
   されるテレビジョン映像信号との減算により作成された
   隣接フレーム間差信号にこの隣接フレーム間差信号から
   検出したフレーム間の動きの大きさに応じた係数を乗算
   し、これを前記入力テレビジョン映像信号から減算する
   ことにより入力テレビジョン映像信号に含まれる雑音を
   低減する動き適応型の雑音低減部と、 前記１フレーム遅延メモリの入出力端子の映像信号の加
   算値を縦列接続の１ライン遅延メモリを有するライン配
   列方向のハイパスフィルタを通したものを隣接フレーム
   間の相関に基づく前後フィールドのフィールド間補間映
   像信号として生成する第１の加算回路と、前記１フレー
   ム遅延メモリ内の１ライン遅延メモリの入出力端子の映
   像信号を係数回路を介して合成することにより隣接ライ
   ン間の相関に基づくライン間補間映像信号として生成す
   る第２の加算回路と、前記第１、第２の加算回路の出力
   を前記隣接フレーム間差信号の大きさから検出したフレ
   ーム間の動きの大きさに応じた合成比率で合成する動き
   適応型の合成回路と、この合成回路の出力及び前記１フ
   レーム遅延メモリ内の１ライン遅延メモリの入力端子の
   映像信号を1/2に時間軸圧縮しつつ多重化して順次走査
   方式の走査線に変換する時間軸圧縮・多重化回路とを備
   えた走査変換部とから構成されることを特徴とするテレ
   ビジョン映像信号の画質改善装置。