JP2525456B2 - テレビジョン映像信号の雑音低減回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高画質テレビジョン受像機などに利用され
るテレビジョン映像信号の雑音低減回路に関するもので
ある。

（従来の技術） 現在開発が進められている高画質（IDTV、EDTV）テレ
ビジョン受像機は、NTSCなどの標準方式のテレビジョン
映像信号を一旦ディジタル映像信号に変換し、Y/C分離
に加えて、雑音低減、輪郭補償、走査線補間など各種の
画質改善処理を施したのちアナログ映像信号に戻して表
示部に供給するように構成されている。

上記画質改善処理の一つであるフレーム間差信号を利
用する雑音低減処理は、次のような原理に基づいて行わ
れる。すなわち、フレーム間の差信号には映像信号に不
規則に重畳される雑音成分と表示画面上の動きによる成
分とが含まれる。このフレーム間差信号は小さくなるほ
ど雑音成分である確率が高くなり、大きくなるほど動き
成分である確率が高くなる。そこで、フレーム間差信号
が小さな範囲ではこれに大きな重み付けを行い、大きく
なるほど小さな重み付けをした重み付け差信号を雑音成
分と見做し、これを原映像信号から減算することによっ
て映像信号に不規則に重畳される雑音成分を低減してい
る。上述のようなフレーーム間差信号を利用する雑音低
減回路は、第９図に示すように減算器91,92、１フレー
ム遅延メモリ93、クロマインバータ94及び雑音識別部５
から構成されるか、又は第10図に示すように減算器91,9
2、２フレーム遅延メモリ96及び雑音識別部95から構成
される。

NTSC方式の映像信号に含まれる色信号の位相は隣接フ
レーム間で反転している。このため、第９図の構成では
１フレーム遅延メモリ93から出力される１フレーム前の
映像信号中の色信号の位相が入力端子INから減算器91の
加算側入力端子に供給される原映像信号中の色信号の位
相と逆相となる。そこで、第９図の構成では、１フレー
ム遅延メモリ93から出力される映像信号中の色信号の位
相を反転させて減算器91の減算側入力端子に供給するた
めのクロマインバータ94が設置される。一方、第10図の
構成では、２フレーム遅延メモリ93から出力される２フ
レーム前の映像信号中の色信号の位相は、減算器91の加
算入力端子に供給される原映像信号中の色信号の位相と
一致するので、クロマインバータは不要である。

第９図と第10図中の雑音識別部95は、減算器91から供
給される１フレーム間差信号又は２フレーム間差信号の
それぞれに前述したような重み付けを行うことにより雑
音成分を識別し、減算器92の減算側入力端子に供給す
る。

（発明が解決しようとする課題） クロマインバータの処理に伴う画質の劣化を避けたい
場合などには、第10図に示すような２フレーム間差信号
を利用する雑音低減回路が使用される。この雑音低減回
路では２フレーム間の差信号から雑音と動きを識別して
いるので、識別精度が不十分になるという問題がある。

（課題を解決するための手段） 本発明に係わるテレビジョン映像信号の雑音低減回路
は、テレビジョン映像信号を２フレーム分遅延させつつ
遅延途中における４種類の隣接フレーム間差信号を出力
する遅延・隣接フレーム間差信号作成部と、これら４種
類の隣接フレーム間差信号及び２フレーム間差信号のう
ちの最大のものから係数を作成して２フレーム間差信号
に乗じ、これを映像信号から減算する手段とを備え、雑
音と動きの識別を、簡易な回路で精度良く行うように構
成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるテレビジョン映
像信号の雑音低減回路の構成を示すブロック図であり、
1,2は減算器、３は２フレーム遅延・１フレーム差信号
生成部、４は係数生成部、５は係数乗算・振幅制限部で
ある。

第１図の入力端子INに供給されるテレビジョン映像信
号は、減算器２において２フレーム間差信号から生成さ
れた雑音成分による減算を受けることにより雑音低減処
理済みの信号となって出力端子OUTと２フレーム遅延・
１フレーム差信号生成部３に供給される。この２フレー
ム遅延・１フレーム差信号生成部３（以下、単に「遅延
・生成部３」とも称する）に供給される。この遅延・生
成部３を通過した２フレーム前の映像信号は、減算器１
の減算側入力端子に供給される。減算器１の加算側入力
端子には入力端子IN上の映像信号が供給されている。従
って、減算器１の出力端子からは２フレーム間差信号が
出力され、係数乗算・振幅制限部５と係数生成部４に供
給される。係数生成部４は、遅延・生成部３から受けた
４種類のフレーム間差信号と減算器１から受けた２フレ
ーム間差信号とに基づき２フレーム間差信号に乗算すべ
き係数を生成し、これを係数乗算・振幅制限部５に供給
する。係数乗算・振幅制限部５は減算器１から受けた２
フレーム間差信号に、係数生成部４から受けた係数を乗
算し、かつ振幅制限を施すことにより入力端子INに出現
中の映像信号から減算すべき雑音成分を生成し、減算器
２の減算側入力端子に供給する。

第１図中の遅延・生成部３は、第２図に示すように、
入力端子10と出力端子23との間に縦列接続された262ラ
イン（Ｈ）遅延メモリ11、１ライン遅延メモリ12、261
ライン遅延メモリ13、１ライン遅延メモリ14、15、261
ライン遅延メモリ16、１ライン遅延メモリ17及び262ラ
イン遅延メモリ18と、減算器19,20,21,22とから構成さ
れている。

周知のようにNTSC標準方式のテレビジョン映像信号の
１フレームは、インタレース走査に伴い各262.5本の水
平走査線を含む奇数フィールドと偶数フィールドから成
り、全部で525本の水平走査線を含んでいる。従って、
第２図に示すように、１ラインメモリ14と15の中間に示
すように、１ラインメモリ14と15の中間に出現中の画素
Ａ（０）に着目しこれを基準とすれば、入力端子IN上に
出現中の画素Ａ（＋１）は画素Ａ（０）から１フレーム
後に画面中の同一箇所に表示される画素となり、出力端
子OUT上に出現中の画素Ａ（−１）は画素Ａ（０）より
も１フレーム前に画面中の同一箇所に表示される画素と
なる。すなわち、画素Ａ（−１）、Ａ（０）、Ａ（＋
１）は、第５図中の×印で示すように、表示画面中の同
一箇所に１フレーム分の時間をおいて表示される。

これに対して、261ラインメモリ16と１ラインメモリ1
7の間に出現中の画素Ｂは、第５図の黒丸印で示すよう
に、基準の画素Ａ（０）より262ライン前にその半ライ
ン下方に表示される画素となる。また、262ラインメモ
リ11と１ラインメモリ12の間に出現中の画素Ｂ′は、第
５図の白丸印で示すように、基準の画素Ａ（０）よりも
263ライン後にその半ライン下方に表示される画素とな
る。更に、１ラインメモリ17と262ラインメモリ18の間
に出現中の画素Ｃは、第５図の黒三角印で示すように、
基準の画素Ａ（０）より263ライン前にその半ライン上
方に表示される画素となる。また、１ラインメモリ12と
261ラインメモリ13の間に出現中の画素Ｃ′は、第５図
の白三角印で示すように、基準の画素Ａ（０）より262
ライン後にその半ライン上方に表示される画素となる。

従って、減算器19から出力される１フレーム間差信号
F1は第５図の×印の点について作成された基準フレーム
とその１フレーム後のフレーム間差信号となり、減算器
22から出力される１フレーム間差信号F4は第５図の×印
の点について作成された基準フレームとその１フレーム
前のフレーム間差信号となる。また、減算器20から出力
されるフレーム間差信号F2は第５図の黒と白の三角印の
点について作成されたフレーム間差信号となり、減算器
21から出力される１フレーム間差信号F3は第５図の黒と
白の丸印の点について作成されたフレーム間差信号とな
る。

上記フレーム間差信号F1〜F4と、減算器１からの２フ
レーム間差信号を受けて係数を生成する第１図の係数生
成部４は、第３図に示すように、重み付け用の係数器31
a〜41d、最大値選択回路32、ローパスフィルタ33、絶対
値回路34、35、最大値選択回路36、比較回路37a〜37c、
デコーダ38及び係数ROM39から構成されている。

１フレーム間差信号F1,F2,F3及びF4は、係数器31a,31
b,31c及び31dのそれぞれによって重み付けが行われる。
この際、１フレーム間差信号F2とF3が第５図の着目画素
Ａ（０）から半ライン上下にずれた点であることを考慮
し、これら１フレーム間差信号への重ね付け値は１フレ
ーム間差信号F1とF4よりも小さな値が選択される。ま
た、１フレーム間差信号F1とF4に関しては、この雑音低
減回路が設置されるテレビジョン受像機内で行われるY/
C分離が画素Ａ（０）とＡ（＋１）側との減算で行われ
る構成であれば１フレーム間差信号F1の側に大きな重み
付けが行われ、上記Y/C分離が画素Ａ（０）とＡ（−
１）側との減算で行われる構成であれば１フレーム間差
信号F4の側に大きな重み付けが行われる。

重み付けの行われた１フレーム間差信号F1〜F4は最大
値選択回路32に供給され、最大のものが選択される。選
択された最大値は、色信号を除去するためのローパスフ
ィルタ33を通過したのち、絶対値回路で正極性の値に変
換され、最大値選択回路36に供給される。一方、第１図
の減算器１から供給される２フレーム間差信号F5は、絶
対値回路35で正極性の値に変換されたのち最大値選択回
路36に供給される。最大値選択回路36で選択された、１
フレーム間又は２フレーム間差信号中の最大値は、比較
回路37a,37b及び37cにおいて、順次増大する３個の基準
値α，β及びγのそれぞれと比較される。

最大値選択回路36から出力されるフレーム間差信号の
絶対値の最大値がα未満であれば、比較回路37a〜37cの
出力は、第６図の最下段に示すように全て０となり、デ
コーダ38は２値信号〔00〕を出力する。フレーム間差信
号の絶対値の最大値がα以上β未満でれば、比較回路37
aの出力のみが１となり、デコーダ38は２値信号〔01〕
を出力する。フレーム間差信号の絶対値の最大値がβ以
上γ未満であれば、比較回路37aと37bの出力が１とな
り、デコーダ38は２値信号〔10〕を出力する。フレーム
間差信号の絶対値の最大値がγ以上であれば、比較回路
37a〜37cの出力が全て１となり、デコーダ38は２値信号
〔11〕を出力する。

係数ROM39は、上記デコーダ38からの２値信号をアド
レス入力端子に受け、対応のアドレスに保持中の係数Kn
を出力する。この係数Knは、第６図に例示するように、
フレーム間差信号の絶対値がα未満の小さな値からα、
β、γを越えて増大してゆくにつれて、すなわち、静止
画の状態から動画の状態に移行するにつれて0.750、0.6
25、0.375、０という具合に漸次低下してゆく。

上記係数生成部５から出力される係数Knと、減算器１
から供給される２フレーム間差信号F5を受ける第１図の
振幅制限回路５は、第４図に示すように、乗算器41、ス
イッチ42、符号判別回路43、絶対値回路44、制限値生成
回路45、閾値保持回路46a,46b、47a,47b、比較回路48a,
48bから構成されている。

第１図の減算器１から供給される２フレーム間差信号
F5は、乗算器41において第１図の係数生成部５から供給
される係数Knが乗算され、スイッチ42の接点Ｉに供給さ
れる。上記２フレーム間差信号は、絶対値回路44を経て
正極性信号となり比較回路48aと48bに供給され、閾値保
持回路46a、47aから供給される閾値A1,B1（A1＜B1）と
比較される。

２フレーム間差信号の絶対値が閾値A1未満であれば、
比較回路48a,48bの出力は、第７図の最下段に示すよう
に全て０となりスイッチ42に切替え信号〔00〕が供給さ
れる。２フレーム間差信号の絶対値が閾値A1以上B1未満
であれば、比較回路48aの出力のみが１となり、スイッ
チ42に切替え信号〔01〕が供給される。２フレーム間差
信号の絶対値が閾値B1以上であれば、比較回路48aと48b
の出力がいずれも１となり、スイッチ42に切替え信号
〔11〕が供給される。

スイッチ42は、第７図に示すように、切替え信号が
〔00〕から〔01〕、〔11〕と変化するにつれて、接点
Ｉ、II、IIIの順に切り替えられる。スイッチ42の接点
Ｉには前述のように乗算器41の出力KnF5が供給されてい
る。また、接点IIには、制限値生成回路45が閾値A1と符
号判別回路43の判別結果に基づき生成した振幅制限値が
供給され、接点IIIには０値が供給されている。

従って、係数乗算・振幅制限部５の出力の絶対値は、
第８図の実線で示すように、２フレーム間差信号F5の絶
対値が閾値A1に満たない範囲では、F5の増加につれて漸
次減少する係数Knに比例して増加し、閾値A1以上B1未満
の範囲では振幅制限のための一定値となり、閾値B1以上
の範囲では０となる。上記閾値A1とB1を、スイッチ49と
59の切替えによりそれぞれ大きな閾値A2とB2とに変更す
ることにより、第８図の実線に示す振幅制限特性を点線
で示す振幅制限特性に変更することができる。この結
果、雑音低減の効果が画質に応じて調整される。

（発明の効果） 以上詳細に説明したように、本発明に係わるテレビジ
ョン映像信号の雑音低減回路は、テレビジョン映像信号
を２フレーム遅延させる途中で４種類の隣接フレーム間
差信号を生成し、これら４種類の隣接フレーム間差信号
と２フレーム間差信号のうちの最大のものから係数を作
成する構成であるから、雑音と動き検出の識別を簡易な
回路で精度良く行うことができるという効果が奏され
る。

【図面の簡単な説明】 第１図は本発明の一実施例に係わるテレビジョン映像信
号の雑音低減回路の構成を示すブロック図、第２図は第
１図の２フレーム遅延・１フレーム差信号生成部３の構
成を示すブロック図、第３図は第１図の係数生成部４の
構成を示すブロック図、第４図は第１図の係数乗算・振
幅制限部５の構成を示すブロック図、第５図は第２図の
２フレーム遅延・１フレーム間差信号生成部３の動作を
説明するための概念図、第６図は第３図の係数生成部４
の動作を説明するための概念図、第７図と第８図は第４
図の係数乗算・振幅制限部５の動作を説明するための概
念図、第９図と第10図は従来の雑音低減回路の構成を示
すブロック図である。 １、２……減算器、３……２フレーム遅延・１フレーム
差信号生成部、４……係数生成部、５……係数乗算・振
幅制限部。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】テレビジョン映像信号を２フレーム分遅延
   させつつこの遅延途中における４種類の隣接フレーム間
   差信号を生成して出力する２フレーム遅延・１フレーム
   間差信号生成部と、 これら４種類の１フレーム間差信号及び２フレーム間差
   信号のうちの最大のものから係数を生成して２フレーム
   間差信号に乗じ、これを映像信号から減算する手段とを
   備えたことを特徴とするテレビジョン映像信号の雑音低
   減回路。