JP2522821B2 - テレビジョン映像信号の画質改善回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高画質テレビジョン受像機などに利用され
るテレビジョン映像信号の画質改善回路に関するもので
ある。

（従来の技術） 現在開発中の高画質（IDTV、EDTV）テレビジョン受像
機は、NTSCなど既存の標準方式の受信テレビジョン映像
信号を一旦ディジタル映像信号に変換し、Y/C分離に加
えて、雑音低減、走査変換、輪郭補償など各種の画質改
善処理を施したのちアナログ映像信号に戻して表示部に
供給するように構成されている。

上記画質改善処理の一つとして隣接フレーム間差信号
を利用する雑音低減処理がある。この処理を行う雑音低
減回路は、第８図に示すように、減算器61,62、１フレ
ーム遅延メモリ63及び動き適応係数制御部64から構成さ
れる。入力端子INには、受信テレビジョン映像信号から
分離された輝度信号や色差信号あるいは三原色信号R,G,
Bなどのコンポーネントから成るテレビジョン映像信号
成分が供給される。入力端子INに出現中の現フレームの
テレビジョン映像信号と、１フレーム遅延メモリ63から
出力される１フレーム前のテレビジョン映像信号は減算
回路61で減算され、隣接フレーム間の差信号となる。こ
の隣接フレーム間の差信号には、映像信号に無作為的に
重畳される雑音成分と、表示画面上の動きに伴う成分と
が含まれる。この隣接フレーム間差信号は小さくなるほ
ど雑音成分である確率が高くなり、大きくなるほど動き
成分である確率が高くなる。そこで、動き適応型係数制
御部64では、フレーム間差信号が小さくなるほどこれに
大きな係数が乗算されることにより雑音成分が抽出さ
れ、これが減算回路62において原映像信号から減算され
る。

また、走査変換による画質改善処理を行う走査変換回
路は、第９図に示すように、縦列接続された１フィール
ド遅延メモリ71,72、加算回路73,77、垂直方向ハイパス
フィルタ74、垂直方向ローパスフィルタ75、減算回路7
6、時間軸圧縮・多重化回路78及び動適応制御回路79か
ら構成されている。

入力端子IN上の現フレームの映像信号と、１フィール
ド遅延メモリ72から出力される前フレームの映像信号と
が加算回路73で加算され、前後のフィールドによる平均
値信号となり、垂直方向のハイパスフィルタ74を経て加
算回路77の一方の入力端子に供給される。また、１フィ
ールド遅延メモリ71の出力は、そのまま時間軸圧縮・多
重化回路78に供給されると共に、垂直方向ローパスフィ
ルタ75を経て加算回路77の他方の入力端子に供給され
る。動き適応係数制御回路79は、減算回路76から出力さ
れるフレーム間差信号からフレーム間の動きの大きさを
検出し、垂直方向ハイパスフィルタ74と垂直方向ローパ
スフィルタ75の係数を動的に制御する。

（発明が解決しようとする課題） 上記従来の画質改善回路では、雑音低減処理と走査変
換処理とを第８図と第９図に示す個別の回路で行ってい
る。このため、処理対象の映像信号に１フレーム分の遅
延を生じさせる高価な１フレーム遅延メモリがそれぞれ
の回路に必要になり、コストがかさむという問題があ
る。

（課題を解決するための手段） 本発明の画質改善回路によれば、縦列接続された262
ライン遅延メモリ、第1,第2,第３の１ライン遅延メモリ
及び260ライン遅延メモリから成り入力端子から雑音低
減部を通して供給される雑音低減処理済みのコンポーネ
ントから成る２対１インターレース・テレビジョン映像
信号に合計１フレーム分の遅延を生じさせる１フレーム
遅延メモリが動き適応型の雑音適応部と走査変換部との
間で共有される。

動き適応型の雑音低減部は、共有の１フレーム遅延メ
モリの出力と入力端子に供給されるテレビジョン映像信
号との減算により作成された隣接フレーム間差信号にこ
の隣接フレーム間差信号から検出したフレーム間の動き
の大きさに応じた係数を乗算し、これを入力テレビジョ
ン映像信号から減算することにより入力テレビジョン映
像信号に含まれる雑音の低減処理を行う。

動き適応型の走査変換部では、共有の１フレーム遅延
メモリの入出力端子の映像信号の加算値を縦列接続され
た１ライン遅延メモリ及び係数回路を有するライン配列
方向のハイパスフィルタを通すことにより隣接フレーム
間の相関に基づく前後フィールドによるフィールド間補
間映像信号を生成する第１の補間信号生成回路と、共有
の１フレーム遅延メモリ内の第1,第２及び第３の１ライ
ン遅延メモリの入出力端子の映像信号を係数回路を通し
て合成することにより４本の隣接ライン間の相関に基づ
くライン間補間映像信号を生成する第２の補間信号生成
回路と、第１、第２の補間信号生成回路内の係数回路を
隣接フレーム間差信号の大きさから検出したフレーム間
の動きの大きさに応じて制御する動き適応型の係数制御
回路と、第1,第２の補間信号生成回路の出力を加算する
加算回路と、この加算回路の出力及び共有の１フレーム
遅延メモリ内の第１の１ライン遅延メモリの出力を1/2
に時間軸圧縮しつつ多重化して順次走査方式の走査線に
変換する時間軸圧縮・多重化回路とによって走査変換処
理が行われる。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるテレビジョン映
像信号の画質改善回路の構成を示すブロック図であり、
1,2は減算回路、3,4は動き適応係数制御回路、５は262
ライン遅延メモリ、6a,6b,6cは１ライン遅延メモリ、７
は260ライン遅延メモリ、8,11,13,14は加算回路、9a,9b
は１ライン遅延メモリ、10a,10b,10c,12a,12b,12c,12d
は係数回路、15は時間軸圧縮・多重化回路である。

入力端子INには、NTSC標準方式の２対１インターレー
ス・テレビジョン映像信号が画質改善処理対象のテレビ
ジョン映像信号として供給される。このテレビジョン映
像信号は減算回路２の加算入力端子に供給される。この
減算回路２の減算入力端子には、動き適応係数制御回路
３においてフレーム間差信号に基づき生成された雑音成
分が供給されている。従って、減算回路２の出力は、雑
音低減処理済みの２対１インターレース・テレビジョン
映像信号となって262ライン遅延メモリ５の入力端子に
供給される。この262ライン遅延メモリ５は、入力され
る２対１インターレース映像信号を262ライン分遅延さ
せて出力する。同様に、後段の１ライン遅延メモリ6a,6
b,6cと260ライン遅延メモリ７は、入力する２対１イン
ターレース映像信号をそれぞれ１ライン分ずつと260ラ
イン分遅延させて出力する。従って、260ライン遅延メ
モリ７から出力される映像信号は、262ライン遅延メモ
リ５の入力端子、すなわち入力端子IN上に出現中の映像
信号よりも１フレーム（525ライン）前の映像信号とな
る。

入力端子INに出現中の映像信号と、260ライン遅延メ
モリ７から出力中の前フレームの映像信号は、減算回路
１で減算されて隣接フレーム間差信号となり、雑音低減
用の動き適応係数制御回路３と、走査変換用の動き適応
係数制御回路４に供給される。

上記隣接フレーム間差信号Ｆを受ける雑音低減用の動
き適応係数制御回路３は、第２図に示すように、係数回
路21,22、スイッチ回路23、符号判別回路24、絶対値回
路25、制限値生成回路26、閾値保持回路27,28,29、比較
回路31,32,33及びデコーダ34から構成されている。

第１図の減算器１から入力端子Ｉに供給される隣接フ
レーム間差信号Ｆは、係数回路21,22において固定の係
数k1,k2が乗算されたのちスイッチ23の接点ＩとIIとに
供給される。上記隣接フレーム間差信号Ｆは、絶対値回
路25で無極性信号に変換されたのち比較回路31,32,33の
一方の入力端子に供給され、それぞれの他方の入力端子
に閾値保持回路27,28,29から供給される閾値A1,B1,C1
（A1＜B1＜C1）と比較される。

隣接フレーム間差信号Ｆの絶対値が閾値A1未満であれ
ば、比較回路31,32,33の出力a,b,cは、第３図の表中の
最上段に示すように全て０となりデコーダ34からスイッ
チ23に切替え信号〔00〕が供給される。隣接フレーム間
差信号Ｆの絶対値が閾値A1以上B1未満であれば、比較回
路31の出力ａのみが１となり、デコーダ34からスイッチ
23に切替え信号〔01〕が供給される。また、隣接フレー
ム間差信号Ｆの絶対値が閾値B1以上C1未満であれば、比
較回路31,32の出力a,bのみが１となり、スイッチ23に切
替え信号〔10〕が供給される。更に、隣接フレーム間差
信号Ｆの絶対値が閾値C1以上であれば、比較回路31,32,
33の出力a,b,cが全て１となり、スイッチ23に切替え信
号〔11〕が供給される。

スイッチ23は、第３図の表に示すように、デコーダ34
から供給される切替え信号が〔00〕から〔01〕，〔1
0〕，〔11〕へと順次変化すると、接点ＩからII,III,IV
へと順次切り替えられる。スイッチ23の接点Ｉには前述
のように係数回路21で係数k1が乗算された隣接フレーム
間差信号k1・Ｆが供給されている。また、接点IIには、
係数回路22で係数k2（＜k1）が乗算された隣接フレーム
間差信号k2・Ｆが供給されている。また、スイッチ23の
接点IIIには、制限値生成回路26において閾値B1と符号
判別回路24の判別結果に基づき生成された振幅制限値が
供給されると共に、接点IVには０値が供給されている。

従って、出力端子Ｏを経て第１図の減算回路２の減算
入力端子に出力される動き適応係数制御回路３の出力
は、第４図の実線で示すように、隣接フレーム間差信号
Ｆの絶対値が閾値A1未満の範囲では係数k1に比例して増
加し、閾値A1以上B1未満の範囲ではより小さな係数k2に
比例して増加し、閾値B1以上C1未満の範囲では一定の振
幅制限値となり、閾値C1以上の範囲では０となる。上記
閾値A1,B1,C1を、それぞれの閾値保持回路前段のスイッ
チの切替えによりそれぞれ大きな閾値A2,B2,C2に変更す
ることにより、第４図の実線に示す振幅制限特性を点線
で示す振幅制限特性に変更することができる。この結
果、雑音低減の効果が画質に応じて調整される。

第１図中で基準となる画素を１ライン遅延メモリ6aか
ら出力中の画素αとすれば、後段の１ライン遅延メモリ
6bから出力中の画素β１は、第５図に示すように画素α
よりも１ライン前に表示された画素となる。また、１ラ
イン遅延メモリ6aに入力中の画素β２は、第５図に示す
ように画素αよりも１ライン後に表示される画素とな
る。更に、１ライン遅延メモリ6cから出力中の画素β３
は画素αよりも２ライン前に表示された画素とある。

また、260ライン遅延メモリ７から出力中の画素γ
は、第５図に示すように、画素αよりも１フィールド前
にその表示位置の半ライン下方に表示された面素であ
る。更に、262ライン遅延メモリ５に入力中の画素δ
は、第５図に示すように、画素αよりも１フィールド遅
れてその表示位置の半ライン下方に表示される画素とな
る。

従って、３段に縦列接続された１ライン遅延メモリ6
a,6b,6cの入出力端子上の画素信号β2,α，β1,β３は
係数回路12a,12b,12c,12dで係数b1,b2が乗じられたのち
加算回路13で加算されると、４本の隣接ライン間の相関
に基づき作成されたライン間の補間画素となる。すなわ
ち、第５図の隣接走査線ｎとｎ−１との中間に挿入され
る平均値（b2・β２＋b1・α＋b1・β１＋b2・β２）の
画素信号を連ねるラインは、隣接ライン間の相関に基づ
き生成された補間ラインｎ′となる。

一方、260ライン遅延メモリ７から出力中の１フィー
ルド前の画素信号γと、262ライン遅延メモリ５に入力
中の１フィールド後の画素信号δとが加算回路８におい
て加算されたのち１ライン遅延メモリ9a,9bと係数回路1
0a,10b,10cを経て加算回路11で合成されると、これは隣
接フレーム間の相関に基づき作成された前後フィールド
によるフィールド間補間画素となる。すなわち、第５図
の隣接走査線ｎとｎ−１との中間に挿入される平均値
（γ′＋δ′）/2の画素信号を連ねるラインは、隣接フ
レーム間の相関に基づき生成された補間ラインｎ′とな
る。

実際には、ラインフリッカによる画質劣化を防止する
ために、隣接フレーム間の相関に基づき生成される補間
画素信号に対しては、ライン配列方向（表示画面中の垂
直方向）のハイパスフィルタ処理が施される。このハイ
パス処理を行うフィルタは、縦列接続された１ライン遅
延メモリ9a,9bと、係数回路10a,10b,10cと、加算回路11
とから構成されている。このハイパスフィルタの係数回
路10a,10cに設定される係数a1と、係数回路10bに設定さ
れる係数a0は、動き適応係数制御回路４で隣接フレーム
間差信号Ｆから検出された動きに応じて動的に制御され
る。

この係数a0,a1は、係数回路12a〜12dに設定される係
数b1,b2との関連において、隣接フレーム間の相関と隣
接ライン間の相関に基づき生成した２種の補間信号の動
きに応じた合成比率を与える係数をも兼ねている。この
ため、４種類の係数は、a0＋2a1＋b1＋b2＝1/2の関係を
満たすように動きの大きさに応じて動的に制御される。

表示画面が動きの全くない完全な静止画であれば、隣
接フレーム間の相関に基づき生成された前後フィールド
によるフィールド間補間成分のみで補間信号が作成され
る（b1＝b2＝０）。これとは逆に、表示画面の動きが所
定値以上であれば、隣接ライン間の相関に基づき生成さ
れたライン間補間成分のみで補間信号が作成される（a0
＝a1＝０）。

上記表示画面中の動きの大きさの検出と、これに応じ
た係数（a0,a1,b1,b2）の動的制御を行う走査変換用の
動き適応係数制御回路４は、第６図に示すように、絶対
値回路41、閾値保持回路42,43,44、比較回路45,46,47、
デコーダ48及び係数生成回路49から構成されている。

第１図の減算回路１から入力端子１に供給される隣接
フレーム間差信号Ｆは、絶対値回路41を経て正極性信号
となり比較回路45,46,47の一方の入力端子に供給され、
他方の入力端子に閾値保持回路42,43,44から供給される
閾値A,B,C（Ａ＜Ｂ＜Ｃ）のそれぞれと比較される。隣
接フレーム間差信号Ｆの絶対値が閾値Ａ未満であれば、
比較回路45,56,47の出力a,b,cは、第７図の表中の最上
段に示すように全て０となり、デコーダ48からデコード
信号〔00〕が出力される。隣接フレーム間差信号Ｆの絶
対値が閾値Ａ以上Ｂ未満であれば、比較回路45の出力ａ
のみが１となり、デコーダ48からデコード信号〔01〕が
出力される。また、隣接フレーム間差信号Ｆの絶対値が
閾値Ｂ以上Ｃ未満であれば、比較回路45,46の出力a,bの
みが１となり、デコード信号〔10〕が出力される。更
に、隣接フレーム間差信号Ｆの絶対値が閾値Ｃ以上であ
れば、比較回路45,46,47の出力a,b,cの全てが１とな
り、デコード信号〔11〕が出力される。

係数生成回路49から出力される係数（a0,a1,b1,b2）
は、第７図の表に示すように、デコーダ48のデコード出
力が〔00〕から順次〔01〕，〔10〕，〔11〕へと変化す
るにつれて、（1/2,0,0,0）から順次（3/8,−1/8,1/4,1
/8），（1/4,−1/8,3/8,1/8），（0,0,1/2,0）へと変化
する。従って、隣接フレーム間差信号Ｆが閾値Ａ未満で
あるような小さな動きの範囲では、加算回路14から出力
される前後フィールドによるフィールド間補間信号は隣
接フレーム間の相関に基づき生成された成分だけで構成
される。逆に、隣接フレーム間差信号Ｆが閾値Ｃを越え
るような大きな動きの範囲では、加算回路14から出力さ
れるラインの補間信号は隣接ライン間の相関に基づき生
成された成分だけで構成される。隣接フレーム間差信号
Ｆが閾値ＡとＣとの間に存在する中間的な状態では、フ
レーム間の相関に基づき生成された前後フィールドによ
るフィールド間の補間成分と、隣接ライン間の相関に基
づき作成されたライン間の補間成分とに動きの大きさに
応じた比率の係数が乗算されたのち、加算回路14で合成
される。

時間軸圧縮・多重化回路15では、１ライン遅延メモリ
6aから出力される１ライン分の画素信号と、加算回路14
から供給される１ライン分の補間画素信号がラインメモ
リに書込まれ、この書込み速度の２倍の速度で多重化さ
れつつ順次読出される。この結果、NTSC標準方式の２対
１インターレース・テレビジョン映像信号が２倍のライ
ン密度に高められた順次走査映像信号に変換され、出力
端子OUTから出力される。

（発明の効果） 以上詳細に説明したように、本発明に係わるテレビジ
ョン映像信号の画質改善回路は、２対１インターレース
・テレビジョン映像信号に対する縦列接続された262ラ
インメモリ、３段の１ラインメモリ及び260ラインメモ
リから成る１フレーム遅延メモリを、動き適応型の雑音
低減部と走査変換部とで共用する構成であるから、高価
な１フレーム遅延メモリを１個節減でき、画質改善回路
全体の低廉化が実現される。

また、上記動き適応型の走査変換部は、隣接ライン間
の補間信号を４本の隣接ライン上の画素信号から生成す
ると共に、隣接フレーム間の相関に基づき生成した前後
フィールドによるフィールド間補間信号にライン配列方
向のハイパスフィルタ処理を施す構成であるから、ライ
ンフリッカなどに伴う画質劣化を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるテレビジョン映像信
号の画質改善回路の構成を示すブロック図、第２図は第
１図の雑音低減用の動き適応係数制御回路３の構成を例
示するブロック図、第３図と第４図は第２図の動き適応
係数制御回路の機能を説明するための概念図、第５図は
第１図の走査変換部の機能を説明するための概念図、第
６図は第１図の走査変換用の動き適応係数制御回路４の
構成を例示するブロック図、第７図は第６図の動き適応
係数制御回路の機能を説明するための概念図、第８図は
従来の動き適応型の雑音低減回路の構成を示すブロック
図、第９図は従来の動き適応型の走査変換回路の構成を
示すブロック図である １、２……減算器、３……雑音低減用の動き適応係数制
御回路、４……走査変換用の動き適応係数制御回路、５
……262ライン遅延メモリ、6a,6b,6c……１ライン遅延
メモリ、７……260ライン遅延メモリ、8,11,13,14……
加算回路、9a,9b……１ライン遅延メモリ、10a,10b,10
c,12a,12b,12c,12d……係数回路、15……時間軸圧縮・
多重化回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】縦列接続された262ライン遅延メモリ、第
   1,第2,第３の１ライン遅延メモリ及び260ライン遅延メ
   モリから成り入力端子から雑音低減部を通して供給され
   る雑音低減処理済みのR,G,B原色信号等のコンポーネン
   トから成る２対１インターレース・テレビジョン映像信
   号に合計１フレーム分の遅延を生じさせる１フレーム遅
   延メモリと、 この１フレーム遅延メモリの出力と前記入力端子に供給
   されるテレビジョン映像信号との減算により作成された
   隣接フレーム間差信号にこの隣接フレーム間差信号から
   検出したフレーム間の動きの大きさに応じた係数を乗算
   し、これを前記入力テレビジョン映像信号から減算する
   ことにより入力テレビジョン映像信号に含まれる雑音を
   低減する動き適応型の雑音低減部と、 前記１フレーム遅延メモリの入出力端子の映像信号の加
   算値を縦列接続された１ライン遅延メモリ及び係数回路
   を有するライン配列方向のハイパスフィルタを通すこと
   により隣接フレーム間の相関に基づく前後フィールドに
   よるフィールド間補間映像信号を生成する第１の補間信
   号生成回路と、前記１フレーム遅延メモリ内の第1,第２
   及び第３の１ライン遅延メモリの入出力端子の映像信号
   を係数回路を通して合成することにより４本の隣接ライ
   ン間の相関に基づくライン間補間映像信号を生成する第
   ２の補間信号生成回路と、前記第1,第２の補間信号生成
   回路内の係数回路を前記隣接フレーム間差信号の大きさ
   から検出したフレーム間の動きの大きさに応じて制御す
   る動き適応型の係数制御回路と、前記第1,第２の補間信
   号生成回路の出力を加算する加算回路と、この加算回路
   の出力及び前記１フレーム遅延メモリ内の第１の１ライ
   ン遅延メモリの出力を1/2に時間軸圧縮しつつ多重化し
   て順次走査方式の走査線に変換する時間軸圧縮・多重化
   回路とを備えた走査変換部とから構成されることを特徴
   とするテレビジョン映像信号の画質改善装置。