JPH0225173A - テレビジョン映像信号の画質改善回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は、高画質テレビジョン受像機などに利用される
テレビジョン映像信号の画質改善回路に関するものであ
る。 （従来の技術） 現在開発中の高画質（ＩＤＴＶ　、　ＨＤＴＶ）テレビ
ジョン受像機は、ＮＴＳＣなど既存の標準方式の受信テ
レビジョン映像信号を一旦ディジタル映像信号に変換し
、Ｙ／Ｃ分離に加えて、雑音低減、走査変換、輪郭補償
など各種の画質改善処理を施したのちアナログ映像信号
に戻して表示部に供給するように構成されている。 上記画質改善処理の一つとして隣接フレーム間差信号を
利用する雑音低減処理がある。この処理を行う雑音低減
回路は、第８図に示すように、減算器６１．６２、ｌフ
レーム遅延メモリ６３及び動き適応係数制御部６４から
構成される。入力端子ＩＮには、受信テレビジョン映像
信号から分離された輝度信号や色差信号あるいは三原色
信号Ｒ２Ｇ、　　Ｂなどのコンポーネント・テレビジョ
ン映像信号の成分が供給される。入力端子ＩＮに出現中
の現フレームのテレビジョン硬像信号と、ｌフレーム遅
延メモリ６３から出力される１フレーム前のテレビジョ
ン映像信号は減算回路６１で減算され、隣接フレーム間
の差信号となる。この隣接フレーム間の差信号には、映
像信号に無作為的に重畳される雑音成分と、表示画面上
の動きに伴う成分とが含まれる。この隣接フレーム間差
信号は小さくなるほど雑音成分である確率が高くなり、
大きくなるほど動き成分である確率が高くなる。そこで
、動き適応型係数制御部６４では、フレーム間差信号が
小さくなるほどこれに大きな係数が乗算されることによ
り雑音成分が抽出され、この雑音成分が減算回路６２に
おいて原映像信号から減算される。 また、走査変換による画質改善処理を行う走査変換回路
は、第９図に示すように、縦列接続された１フィールド
遅延メモリ？１．７２、加算回路７３．７？、垂直方向
バイパスフィルタ７４、垂直方向ローパスフィルタ７５
、減算回路７６、時間軸圧縮・多重化回路７８及び動き
適応型制御回路７９から構成されている。 入力端子ＩＮ上の映像信号と、１フイールド遅延メモリ
７２から出力される前フレームの映像信号とが加算回路
７３で加算され、前後のフィールドによる平均値信号と
なり、垂直方向のバイパスフィルタ７４を経て加算回路
７７の一方の入力一端子に供給される。また、１フイー
ルド遅延メモリ７１の出力は、そのまま時間軸圧縮・多
重化回路７８に供給されると共に、垂直方向ローパスフ
ィルタ７５において、近接ライン間の平均値信号となり
加算回路７７の他方の入力端子に供給される。 動き適応係数制御回路７９は、減算回路７６から出力さ
れるフレーム間差信号からフレーム間の動きの大きさを
検出し、垂直方向バイパスフィルタ７４と垂直方向ロー
パスフィルタ７５の係数を動的に制御する。 （発明が解決しようとする課題） 上記従来の画質改善回路では、雑音低減処理と走査変換
処理とを第８図と第９図に示す個別の回路で行っている
。このため、処理対象の映像信号に１フレーム分の遅延
を生じさせるための高価な■フレーム遅延メモリがそれ
ぞれの回路に必要になり、コストがかさむという問題が
ある。 （課題を解決するための手段） 本発明の画質改善回路は、縦列接続された２６２ライン
遅延メモリ、１ライン遅延メモリ及び２６２ライン遅延
メモリから成り入力端子から雑音低減部を通して供給さ
れる雑音低減処理済みのコンポーネントから成る２対ｌ
インターレース・テレビジョン映像信号に１フレーム分
の遅延を生じさせる１フレーム遅延メモリが動き適応型
の雑音低減部と走査変換部とで共用される。 雑音低減部では、共用の１フレーム遅延メモリの出力と
入力端子に供給されるテレビジョン映像信号との減算に
より作成された隣接フレーム間差信号にこの隣接フレー
ム間差信号から検出したフレーム間の動きの大きさに応
じた係数が乗算され、これが入力テレビジョン映像信号
から減算されることにより入力テレビジョン映像信号に
含まれる雑音の低減処理が行われる。 走査変換部では、共用の１フレーム遅延メモリの入出力
端子の映像信号の平均値を隣接フレーム間の相関に基づ
く前後のフィールドによるフィールド間補間映像信号と
して生成する第１の加算回路と、共用の１フレーム遅延
メモリ内の１ライン遅延メモリの入出力端子の映像信号
の平均値を隣接ライン間の相関に基づくライン間補間映
像信号として生成する第２の加算回路と、これら第１１
第２の加算回路の出力を上記隣接フレーム間差信号の大
きさから検出したフレーム間の動きの大きさに応じた合
成比率で合成する動き適応型の合成回路と、この合成回
路の出力及び共用の１フレーム遅延メモリ内の１ライン
遅延メモリの入力端子の映像信号を１７２に時間軸圧縮
しつつ多重化して順次走査方式の走査線に変換する時間
軸圧縮・多重化回路とによって走査変換処理が行われる
。 以下、本発明の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本発明の一実施例に係わるテレビジョン映像
信号の画質改善回路の構成を示すブロック図であり、１
．２は減算回路、３．４は動き適応係数制御回路、５．
６．７はそれぞれ２６２ライン、ｌライン、２６２ライ
ン遅延メモリ、８゜１２．１３は加算回路、９．１０．
１１は係数回路、１４は時間軸圧縮・多重化回路である
。 入力端子ＩＮには、ＮＴＳＣ標準方式の２対１インター
レース・テレビジョン映像信号が画質改善処理対象のテ
レビジョン映像信号として供給される。このテレビジョ
ン映像信号は減算回路２の加算入力端子に供給される。 この減算回路２の減算入力端子には、動き適応係数制御
回路３においてフレーム間差信号に基づき生成された雑
音成分が供給されている。従って、減算回路２の出力は
、雑音低減処理済みの２対ｌインターレース・テレビジ
ョン映像信号となって２６２ライン遅延メモリ５の入力
端子に供給される。この２６２ライン遅延メモリ５は、
入力される２対ｌインタ一レース映像信号を２６２ライ
ン分遅延させて出力する。 同様に、後段の１ライン遅延メモリ６と２６２ライン遅
延メモリ７は、入力する２対１インタ一レース映像信号
をそれぞれｌライン分と２６２ライン分ずつ遅延させて
出力する。従って、２６２ライン遅延メモリ７から出力
される映像信号は、２６２ライン遅延メモリ５の入力端
子、すなわち入力端子ＩＮ上に出現中の映像信号よりも
ｌフレーム前の映像信号となる。 入力端子ＩＮに出現中の映像信号と、２６２ライン遅延
メモリ７から出力中の前フレームの映像信号は、減算回
路１で減算されて隣接フレーム間差信号となり、雑音低
減用の動き適応係数制御回路３と、走査変換用の動き適
応係数制御回路４に供給される。 上記隣接フレーム間差信号Ｆを受ける雑音低減用の動き
適応係数制御回路３は、第２図に示すように、係数回路
２１．２２、スイッチ回路２３、符号判別回路２４、絶
対値回路２５、制限値生成回路２６、闇値保持回路２７
．２８．２９、比較回路３１，３２．３３及びデコーダ
３４から構成されている。 第１図の減算器ｌから入力端子■に供給される隣接フレ
ーム間差信号Ｆは、係数回路２１．２２において固定の
係数ｋｌ、に２が乗算されたのちスイッチ２３の接点Ｉ
と■とに供給される。上記隣接フレーム間差信号Ｆは、
絶対値回路２５で無極性信号に変換されたのち比較回路
３１，３２゜３３の一方の入力端子に供給され、それぞ
れの他方の入力端子に閾値保持回路２７．２８．２９か
ら供給される闇値Ａｔ、Ｂｌ、ＣＩ　（Ａｔ＜Ｂｌ＜Ｃ
１）と比較される。 隣接フレーム間差信号Ｆの絶対値が闇値Ａ１未満であれ
ば、比較回路３１，３２．３３の出力ａ。 ｂ、ｃは、第３図の表中の最上段に示すように全てＯと
なりデコーダ３４からスイッチ２３に切替え信号〔００
〕が供給される。隣接フレーム間差信号Ｆの絶対値が闇
値Ａ１以上Ｂ１未満であれば、比較回路３１の出力ａの
みが１となり、デコーダ３４からスイッチ２３に切替え
信号（Ｏｆ）が供給される。また、隣接フレーム間差信
号Ｆの絶対値が闇値８１以上０１未満であれば、比較回
路３１．３２の出力ａ、ｂのみが１となり、スイッチ２
３に切替え信号〔１０〕が供給される。更に、隣接フレ
ーム間差信号Ｆの絶対値が閾値Ｃ１以上であれば、比較
回路３１，３２．３３の出力ａ。 ｂ、ｃが全て１となり、スイッチ２３に切替え信号［１
１）が供給される。 スイッチ２３は、第３図の表に示すように、デコーダ３
４から供給される切替え信号が

〔００〕から（０１）　
、　　（１０）　、　　（１１）へと順次変化すると、
接点Ｉからｎ、ｍ、ｒｖへと順次切り替えられる。スイ
ッチ２３の接点Ｉには前述のように係数回路２１で係数
ｋｌが乗算された隣接フレーム間差信号に１・Ｆが供給
されている。また、接点■には、係数回路２２で係数に
２（＜ｋｌ）が乗算された隣接フレーム間差信号に２・
Ｆが供給されている。また、スイッチ２３の接点■には
、制限値生成回路２６において閾値Ｂ１と符号判別回路
２４の判別結果に基づき生成された振幅制限値が供給さ
れると共に、接点■にはＯ値が供給されている。 従って、出力端子Ｏを経て第１図の減算回路２の減算入
力端子に出力される動き適応係数制御回路３の出力は、
第４図の実線で示すように、隣接フレーム間差信号Ｆの
絶対値が闇値Ａ１未満の範囲では係数Ｋｌに比例して増
加し、闇値Ａ１以上Ｂ１未満の範囲ではより小さな係数
に２に比例して増加し、闇値８１以上０１未満の範囲で
は一定の振幅制限値となり、闇値０１以上の範囲ではＯ
となる。上記閾値Ａｌ、Ｂｌ、Ｃ１を、それぞれの闇値
保持回路前段のスイッチの切替えによりそれぞれ大きな
閾値Ａ２．Ｂ２．Ｃ２に変更することにより、第４図の
実線に示す振幅制限特性を点線で示す振幅制限特性に変
更することができる。 この結果、雑音低減の効果が画質に応じて調整される。 第１図中で基準となる画素を２６２ライン遅延メモリ５
から出力中の画素αとすれば、後段の１ライン遅延メモ
リ６から出力中の画素βは、第５図に示すように画素α
よりも１ライン前に表示される画素となる。また、２６
２ライン遅延メモリ７から出力中の画素Ｔは、第５図に
示すように、画素αよりもｌフィールド前にその表示位
置の半ライン上方に表示された画素である。更に、２６
２ライン遅延メモリ５に入力中の画素δは、第５図に示
すように、画素αよりも１フイールド遅れてその表示位
置の半ライン上方に表示される画素となる。 従って、２６２ライン遅延メモリ７から出力中の１フイ
ールド前の画素信号Ｔと、２６２ライン遅延メモリ５に
入力中の１フイールド後の画素信号δとが加算回路８に
おいて平均化加算されたのち係数回路９で係数が乗じら
れ、隣接フレーム間の相関に基づき作成された前後のフ
ィールドによるフィールド間の補間画素となる。すなわ
ち、第５図の隣接走査線ｎとｎ−１との中間に挿入され
る平均値（Ｔ＋δ）／２の画素信号を連ねるラインは、
隣接フレーム間の相関に基づき生成された補間ラインｎ
°　となる。一方、１ライン遅延メモリ６の入出力端子
上の画素信号αとβは係数回路１０．１１で係数が乗じ
られたのち加算回路１２で加算されると、この平均値は
隣接ライン間の相関に基づき作成されたライン間の補間
画素となる。 すなわち、第５図の隣接走査線ｎとｎ−１との中間に挿
入される平均値（α＋β）／２の画素信号を連ねるライ
ンは、隣接ライン間の相関に基づき生成された補間ライ
ンｎ°となる。 表示画面が動きの全くない完全な静止画であれば、隣接
フレーム間の相関に基づく成分のみでフィールド間の補
間信号が作成される。これとは逆に、表示画面の動きが
所定値以上であれば、隣接ライン間の相関に基づく成分
のみでライン間の補間信号が作成される。この表示画面
中の動きの大きさの検出と、これに応じた係数（ａｏ、
ｂｌ、）の動的制御は、走査変換用の動き適応係数制御
回路４によって行われる。 この走査変換用の動き適応係数制御回路４は、第６図に
示すように、絶対値回路４１、闇値保持回路４２，４３
，４４、比較回路４５，４６．４７、デコーダ４８及び
係数生成回路４９から構成されている。 第１図の減算回路ｌから入力端子Ｉに供給される隣接フ
レーム間差信号Ｆは、絶対値回路４１を経て正極性信号
となり比較回路４５，４６．４７の一方の入力端子に供
給され、他方の入力端子に闇値保持回路４２，４３．４
４から供給される闇値Ａ、Ｂ、Ｃ（Ａ＜Ｂ＜Ｃ）のそれ
ぞれと比較される。隣接フレーム間差信号Ｆの絶対値が
闇値Ａ未満であれば、比較回路４５．５６．４７の出力
ａ、ｂ、ｃは、第７図の表中の最上段に示すように全て
０となり、デコーダ４８からデコード信号

〔００〕が出
力される。隣接フレーム間差信号Ｆの絶対値が闇値Ａ以
上Ｂ未満であれば、比較回路４５の出力ａのみが１とな
り、デコーダ４８からデコード信号〔０１〕が出力され
る。また、隣接フレーム間差信号Ｆの絶対値が閾値Ｂ以
上Ｃ未満であれば、比較回路４５．４６の出力ａ、ｂの
みが１となり、デコード信号〔１０〕が出力される。 更に、隣接フレーム間差信号Ｆの絶対値が闇値Ｃ以上で
あれば、比較回路４５．４６．４７の出力ａ、ｂ、ｃの
全てが１となり、デコード信号〔１１〕が出力される。 係数生成回路４９から出力される係数（ａ　Ｏ。 ｂｌ）は、第７図の表に示すように、デコーダ４８のデ
コード出力が（００）から順次（０１）　。 （１０）　、　　（１１）へと変化するにつれて、（１
／２．　０）から順次（３／８．１／８）、　　（１／
８．３／８）、　　（０，１／２）へと変化する。従っ
て、隣接フレーム間差信号Ｆが闇値Ａ未満であるような
小さな動きの範囲では、加算回路１３から出力される補
間信号は隣接フレーム間の相関に基づき作成されたフィ
ールド間補間成分だけで構成される。逆に、隣接フレー
ム間差信号Ｆが閾値Ｃを越えるような大きな動きの範囲
では、加算回路１３から出力される補間信号は隣接ライ
ン間の相関に基づき作成されたライン補間成分だけで構
成される。隣接フレーム間差信号Ｆが閾値ＡとＣとの間
に存在する中間的な状態では、フレーム間の相関に基づ
き生成されたフィールド間の補間成分と、隣接ライン間
の相関に基づき作成されたライン間の補間成分とに動き
の大きさに応じた比率の係数が乗算されたのち、加算回
路１３で合成される。 時間軸圧縮・多重化回路１４では、２６２ライン遅延メ
モリ５から出力される１ライン分の画素信号と、加算回
路１３から供給される１ライン分の補間画素信号がライ
ンメモリに書込まれ、この書込み速度の２倍の速度で多
重化されつつ順次読出される。この結果、ＮＴＳＣ標準
方式の２対ｌインタ一レース走査テレビジヨン映像信号
が２倍のライン密度に高められた順次走査映像信号に変
換され、出力端子ＯＵＴから出力される。 （発明の効果） 以上詳細に説明したように、本発明に係わるテレビジョ
ン映像信号の画質改善回路は、２対１インタ一レース走
査テレビジヨン映像信号に対する縦列接続された２６２
ラインメモリ、１ラインメモリ及び２６２ラインメモリ
から成る１フレーム遅延メモリを、動き適応型の雑音低
減部と走査変換部とで共用する構成であるから、高価な
ｌフレーム遅延メモリを１個節減でき、画質改善回路全
体の低廉化が実現される。

【図面の簡単な説明】 第１図は本発明の一実施例に係わるテレビジョン映像信
号の画質改善回路の構成を示すブロック図、第２図は第
１図の雑音低減用の動き適応係数制御回路３の構成を例
示するブロック図、第３図と第４図は第２図の動き適応
係数制御回路の機能を説明するための概念図、第５図は
第１図の走査変換部の機能を説明するための概念図、第
６図は第１図の走査変換用の動き適応係数制？ｉ１１回
路４の構成を例示するブロック図、第７図は第６図の動
き適応係数制御回路の機能を説明するための概念図、第
８図は従来の動き適応型の雑音低減回路の構成を示すブ
ロック図、第９図は従来の典型的な動き適応型の走査変
換回路の構成を示すブロック図である。 ■、２・・・減算器、３・・・雑音低減用の動き適応係
数制御回路、４・・・走査変換用の動き適応係数制御回
路、５・・・２６２ライン遅延メモリ、６・・・１ライ
ン遅延メモリ、７・・・２６２ライン遅延メモリ、８，
１２．１３・・・加算回路、 ９゜ ０゜ ・係数回路、 ・時間軸圧縮・多重化回路。

Claims (1)

1. 【特許請求の範囲】 縦列接続された２６２ライン遅延メモリ、１ライン遅延
   メモリ及び２６２ライン遅延メモリから成り入力端子か
   ら雑音低減部を通して供給される雑音低減処理済みのＲ
   、Ｇ、Ｂ原色信号等のコンポーネントから成る２対１イ
   ンターレース・テレビジョン映像信号に１フレーム分の
   遅延を生じさせる１フレーム遅延メモリと、 この１フレーム遅延メモリの出力と前記入力端子に供給
   されるテレビジョン映像信号との減算により作成された
   隣接フレーム間差信号にこの隣接フレーム間差信号から
   検出したフレーム間の動きの大きさに応じた係数を乗算
   し、これを前記入力テレビジョン映像信号から減算する
   ことにより入力テレビジョン映像信号に含まれる雑音を
   低減する動き適応型の雑音低減部と、 前記１フレーム遅延メモリの入出力端子の映像信号の平
   均値を隣接フレーム間の相関に基づく前後のフィールド
   によるフィールド間補間映像信号として生成する第１の
   加算回路と、前記１フレーム遅延メモリ内の１ライン遅
   延メモリの入出力端子の映像信号の平均値を隣接ライン
   間の相関に基づくライン間補間映像信号として生成する
   第２の加算回路と、前記第１、第２の加算回路の出力を
   前記隣接フレーム間差信号の大きさから検出したフレー
   ム間の動きの大きさに応じた合成比率で合成する動き適
   応型の合成回路と、この合成回路の出力及び前記１フレ
   ーム遅延メモリ内の１ライン遅延メモリの入力端子の映
   像信号を１／２に時間軸圧縮しつつ多重化して順次走査
   方式の走査線に変換する時間軸圧縮・多重化回路とを備
   えた走査変換部とから構成されることを特徴とするテレ
   ビジョン映像信号の画質改善装置。