JPH0229177A - テレビジョン映像信号の画質改善回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は、高画質テレビジョン受像機などに利用される
テレビジョン映像信号の画質改善回路に関するものであ
る。 （従来の技術） 現在開発中の高画ｆ　（ＩＤＴＶ　、　ＨＤＴＶ）テレ
ビジョン受像機は、ＮＴＳＣなど既存の標準方式の受信
テレビジョン映像信号を一旦ディジタル映像信号に変換
し、Ｙ／Ｃ分離に加えて、雑音低減、走査変換、輪郭補
償など各種の画質改善処理を施したのちアナログ映像信
号に戻して表示部に供給するように構成されている。 上記画質改善処理の一つとして隣接フレーム間差信号を
利用する雑音低減処理がある。この処理を行う雑音低減
回路は、第８図に示すように、減算器６１，６２．１フ
レーム遅延メモリ６３及び動き適応係数制御部６４から
構成される。入力端子ＩＮには、受信テレビジョン映像
信号から分離された輝度信号や色差信号あるいは三原色
信号Ｒ９Ｇ、Ｂ原色信号あるいは色差信号や輝度信号な
どのコンポーネントから成るテレビジョン映像信号成分
が供給される。入力端子ＩＮに出現中の現フレームのテ
レビジョン映像信号と、１フレーム遅延メモリ６３から
出力される１フレーム前のテレビジョン映像信号は減算
回路６１で減算され、隣接フレーム間の差信号となる。 この隣接フレーム間の差信号には、映像信号に無作為的
に重畳される雑音成分と、表示画面上の動きに伴う成分
とが含まれる。この隣接フレーム間差信号は小さくなる
ほど雑音成分である確率が高くなり、大きくなるほど動
き成分である確率が高くなる。そこで、動き適応型係数
制御部６４では、フレーム間差信号が小さくなるほどこ
れに大きな係数が乗算されることにより雑音成分が抽出
され、これが減算回路６２において原映像信号から減算
される。 また、走査変換による画質改善処理を行う走査変換回路
の一例は、第９図に示すように、縦列接続された１フィ
ールド遅延メモリ７１，７２、垂直方向ハイパスフィル
タ７４、垂直方向ローパスフィルタ７５、減算回路７６
、加算回路７７、時間軸圧縮・多重化回路７８及び動き
適応係数制御回路７９から構成されている。 １フイールド遅延メモリ７１から出力される１フイール
ド前の映像信号が垂直方向のハイパスフィルタ７４を経
て加算回路７７の一方の入力端子に供給される。また、
入力端子ＩＮ上の現フレームの映像信号は、そのまま時
間軸圧縮・多重化回路７８に供給されると共に、垂直方
向ローパスフィルタ７５において近接ライン間の補間信
号となり、加算回路７７の他方の入力端子に供給される
。 動き適応係数制御回路７９は、減算回路７６から出力さ
れるフレーム間差信号からフレーム間の動きの大きさを
検出し、垂直方向ハイパスフィルタ７４と垂直方向ロー
パスフィルタ７５の係数を動的に制御する。 また、走査変換による画質改善処理を行う走査変換回路
の他の一例は、第１０図に示すように、縦列接続された
１フィールド遅延メモリ８１，８２、加算回路８３．８
７、垂直方向ハイパスフィルタ８４、垂直方向ローパス
フィルタ８５、減算回路８６、時間軸圧縮・多重化回路
８８及び動き適応係数制御回路８９から構成されている
。 入力端子ＩＮ上の現フレームの映像信号と、１フイール
ド遅延メモリ８２から出力される前フレームの映像信号
とが加算回路８３で加算され、隣接フレーム間の平均値
信号となり、垂直方向のハイパスフィルタ８４を経て加
算回路８７の一方の入力端子に供給される。また、１フ
イールド遅延メモリ８１の出力は、そのまま時間軸圧縮
・多重化回路８８に供給されると共に、垂直方向ローパ
スフィルタ８５において、近接ライン間の補間信号とな
り加算回路８７の他方の入力端子に供給され′る。動き
適応係数制御回路８７は、減算回路８６から出力される
フレーム間差信号からフレーム間の動きの大きさを検出
し、垂直方向ハイパスフィルタ８４と垂直方向ローパス
フィルタ８５の係数を動的に制御する。 （発明が解決しようとする課題） 上記従来の画質改善回路では、雑音低減処理と走査変換
処理とを第８図と第９図に示す個別の回路で行っている
。このため、処理対象の映像信号に１フレーム分の遅延
を生じさせる高価な１フレーム遅延メモリがそれぞれの
回路に必要になり、コストがかさむという問題がある。 また、第１０図に示した従来の走査変換回路では、隣接
フレーム間の相関に基づくライン補間信号を生成するう
えで映像信号に１フイ一ルド分の遅延が生じる。この遅
延が画質改善処理の各段階で累積されてゆくと音声信号
との時間ずれが問題になり、この時間ずれを除去するた
めに音声系に遅延回路が必要になる。 （課題を解決するための手段） 本発明の画質改善回路によれば、縦列接続された１ライ
ン遅延メモリ、２６１ライン遅延メモリ及び２６３ライ
ン遅延メモリから成り入力端子から雑音低減部を通して
供給される雑音低減処理済みのＲ，Ｇ、Ｂ等のコンポー
ネントから成る２対１インターレース・テレビジョン映
像信号に合計１フレーム分の遅延を生じさせる１フレー
ム遅延メモリが動き適応型の雑音低減部と走査変換部と
の間で共用される。 動き適応型の雑音低減部は、共用の１フレーム遅延メモ
リの出力と入力端子に供給されるテレビジョン映像信号
との減算により作成された隣接フレーム間差信号にこの
隣接フレーム間差信号から検出したフレーム間の動きの
大きさに応じた係数を乗算し、これを入力テレビジョン
映像信号から減算することにより入力テレビジョン映像
信号に含まれる雑音の低減処理を行う。 また、動き適応型の走査変換部は、共用の１フレーム遅
延メモリ内の２６１ライン遅延メモリの出力を縦列接続
されたｌライン遅延メモリ及び係数回路を有するライン
配列方向のハイパスフィルタを通すことにより隣接フィ
ールド間の相関に基づく１フイールド前のフィールド補
間映像信号を生成する第１の補間信号生成回路と、共用
の１フレーム遅延メモリ内の１ライン遅延メモリの入出
力端子の映像信号を係数回路を通して合成することによ
り隣接ライン間の相関に基づくライン間補間映像信号を
生成する第２の補間信号生成回路と、第１、第２の補間
信号生成回路内の係数回路を上記隣接フレーム間差信号
の大きさから検出したフレーム間の動きの大きさに応じ
て制御する動き適応型の係数制御回路と、第１．第２の
補間信号生成回路の出力を加算する加算回路と、この加
算回路の出力及び共用の１フレーム遅延メモリに入力さ
れる映像信号を１／２に時間軸圧縮しつつ多重化して順
次走査方式の走査線に変換する時間軸圧縮・多重化回路
とによって走査変換処理が行われる。 以下、本発明の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本発明の一実施例に係わるテレビジョン映像
信号の画質改善回路の構成を示すブロック図であり、１
．２は減算回路、３，４は動き適応係数制御回路、５は
１ライン遅延メモリ、６は２６１ライン遅延メモリ、７
ば２６３ライン遅延メモリ、８ａ、８ｂ、ｌｌａ、ｌｌ
ｂ、ｌｌｃは係数回路、９，１２．１３は加算回路、ｌ
Ｑａ。 １０ｂは１ライン遅延メモリ、１４は時間軸圧縮・多重
化回路である。 入力端子ＩＮには、ＮＴＳＣ標準方弐の方式　Ｇ。 Ｂ原色信号あるいは色差信号や輝度信号などのコンポー
ネントから成る２対ｌラインインターレース・テレビジ
ョン映像信号が画質改善処理対象のテレビジョン映像信
号として供給される。このテレビジョン映像信号は減算
回路２の加算入力端子に供給される。この減算回路２の
減算入力端子には、動き適応係数制御回路３においてフ
レーム間差信号に基づき生成された雑音成分が供給され
ている。従って、減算回路２の出力は、雑音低減処理済
みの２対１インターレース・テレビジョン映像信号とな
って１ライン遅延メモリ５の入力端子に供給される。こ
の１ライン遅延メモリ５は、入力される２対１インタ一
レース映像信号を１ライン分遅延させて出力する。同様
に、後段の２６１ライン遅延メモリ６と２６３ライン遅
延メモリ７は、入力する２対１ラインインタ一レース映
像信号をそれぞれ２６１ラインと２６３ライン分ずつ遅
延させて出力する。従って、２６３ライン遅延メモリ７
から出力される映像信号は、１ライン遅延メモリ５の入
力端子、すなわち入力端子ＩＮ上に出現中の映像信号よ
りも１フレーム（５２５ライン）前の映像信号となる。 入力端子ＩＮに出現中の映像信号と、２６３ライン遅延
メモリ７から出力中の前フレームの映像信号は、減算回
路１で減算されて隣接フレーム間差信号となり、雑音低
減用の動き適応係数制御回路３と、走査変換用の動き適
応係数制御回路４に供給される。 上記隣接フレーム間差信号Ｆを受ける雑音低減用の動き
適応係数制御回路３は、第２図に示すように、係数回路
２１，２２、スイッチ回路２３、符号判別回路２４、絶
対値回路２５、制限値生成回路２６、闇値保持回路２７
．２８．２９、比較回路３１．３２．３３及びデコーダ
３４から構成されている。 第１図の減算器１から入力端子Ｉに供給される隣接フレ
ーム間差信号Ｆは、係数回路２１．２２において固定の
係数ｋｌ、に２が乗算されたのちスイッチ２３の接点Ｉ
と■とに供給される。上記隣接フレーム間差信号Ｆは、
絶対値回路２５で無極性信号に変換されたのち比較回路
３１，３２゜３３の一方の入力端子に供給され、それぞ
れの他方の入力端子に闇値保持回路２７，２８．２９か
ら供給される闇値Ａｌ、Ｂｌ、ＣＩ　　（Ａｔ＜Ｂｌ〈
Ｃ１）と比較される。 隣接フレーム間差信号Ｆの絶対値が闇値Ａ１未満であれ
ば、比較回路３１，３２．３３の出力ａ。 ｂ、ｃは、第３図の表中の最上段に示すように全てＯと
なりデコーダ３４からスイッチ２３に切替え信号〔００
〕が供給される。隣接フレーム間差信号Ｆの絶対値が闇
値Ａ１以上Ｂ１未満であれば、比較回路３１の出力ａの
みが１となり、デコーダ３４からスイッチ２３に切替え
信号〔０１〕が供給される。また、隣接フレーム間差信
号Ｆの絶対値が闇値８１以上０１未満であれば、比較回
路３１．３２の出力ａ、ｂのみが１となり、スイッチ２
３に切替え信号〔１０〕が供給される。更に、隣接フレ
ーム間差信号Ｆの絶対値が闇値０１以上であれば、比較
回路３１，３２．３３の出力ａ。 ｂ、ｃが全て１となり、スイッチ２３に切替え信号〔１
１〕が供給される。 スイッチ２３は、第３図の表に示すように、デコーダ３
４から供給される切替え信号が

〔００〕から（０１）、
　　（１０）、　　（１１）へと順次変化すると、接点
Ｉからｎ、　　ｎｒ、　ｒｖへと順次切り替えられる。 スイッチ２３の接点Ｉには前述のように係数回路２１で
係数ｋｌが乗算された隣接フレーム間差信号に１・Ｆが
供給されている。また、接点Ｈには、係数回路２２で係
数に２（＜ｋｌ）が乗算された隣接フレーム間差信号に
２・Ｆが供給されている。また、スイッチ２３の接点■
には、制限値生成回路２６において閾値Ｂ１と符号判別
回路２４の判別結果に基づき生成された振幅制限値が供
給されると共に、接点■には０（Ｉ！が供給されている
。 従って、出力端子０を経て第１図の減算回路２の減算入
力端子に出力される動き適応係数制御回路３の出力は、
第４図の実線で示すように、隣接フレーム間差信号Ｆの
絶対値が闇値Ａ１未満の範囲では係数Ｋｌに比例して増
加し、閾値Ａｔ以上Ｂ１未満の範囲ではより小さな係数
に２に比例して増加し、閾値Ｂ１以上Ｃ１未満の範囲で
は一定の振幅制限値となり、闇値０１以上の範囲ではＯ
となる。上記閾値Ａｔ、Ｂ１．Ｃ１を、それぞれの闇値
保持回路前段のスイッチの切替えによりそれぞれ大きな
閾値Ａ２．Ｂ２．Ｃ２に変更することにより、第４図の
実線に示す振幅制限特性を点線で示す振幅制限特性に変
更することができる。 この結果、雑音低減の効果が画質に応じて調整される。 第１図において、基準となる画素を１ライン遅延メモリ
５の入力端子から時間軸圧縮・多重化回路１４に供給中
の画素αとすれば、この１ライン遅延メモリ５から出力
中の画素βは、第５図に示すように画素αよりも１ライ
ン前に表示された画素となる。また、２６１ライン遅延
メモリ６がら出力中の画素γは、第５図に示すように、
画素αよりも１フイールド前にその表示位置の半ライン
下方に表示された画素となる。 従って、１ライン遅延メモリ５の入出力端子上の画素信
号α、βは係数回路８ａ、８ｂで係数ｂ１が乗じられた
のち加算回路９で加算されると、これは隣接ライン間の
相関に基づき作成されたライン間の補間画素となる。す
なわち、第５図の隣接走査線ｎ−１とｎとの中間に挿入
される画素信号ｂｌ（α十β）を連ねるラインは、隣接
ライン間の相関に基づき生成された補間ラインｎ°　と
なる。 一方、２６１ライン遅延メモリ６から出力中の１フイー
ルド前の画素信号γは、直前のフィールドの画素信号か
ら作成された隣接フィールド間の相関に基づく補間画素
となる。すなわち、第５図の隣接走査線ｎとｎ＋１との
中間に挿入される直前のフィールドの画素信号を連ねる
ラインは、隣接フィールド間の相関に基づき生成された
補間ラインｎ゛＋１となる。 実際には、隣接フィールド間の相関に基づき生成される
補間画素信号に対しては、ライン配列方向（表示画面中
の垂直方向）のハイパスフィルタ処理が施される。この
バイパス処理を行うフィルタは、縦列接続された１ライ
ン遅延メモリ１０ａ。 １０ｂと、係数回路１１ａ、ｌｌｂ、ｌｌｃと、加算回
路１２とから構成されている。このハイパスフィルタの
係数回路１１ａ、１１ｃに設定される係数ａ１と、係数
回路１１ｂに設定される係数ａＯは、動き適応係数制御
回路４で隣接フレーム間差信号Ｆから検出された動きに
応じて動的に制御ａされる。係数ａＯとａｌの関係によ
り、加算回路１２からはライン配列方向の高域成分が出
力される。この係数ａＱ、ａｌは、前述の係数回路８ａ
、３ｂに設定される係数ｂｌ、ｂ２との関連において、
隣接フィールド間の相関と隣接ライン間の相関に基づき
生成した２種の補間信号の動きに応じた合成比率を与え
る係数をも兼ねている。このため、上記４種類の係数は
、ａｏ＋２ａｌ＋２ｂ１＝１の関係を満たすように動き
の大きさに応じて動的に制御される。 表示画面が動きの全くない完全な静止画であれば、隣接
フィールド間の相関に基づき生成された補間成分のみで
補間信号が作成される（ｂｌ＝０）。これとは逆に、表
示画面の動きが所定値以上であれば、隣接ライン間の相
関に基づき生成された補間成分のみで補間信号が作成さ
れる（ａＯ−ａｌ＝０）。 上記表示画面中の動きの大きさの検出と、これに応じた
係数（ａｏ、ａｌ、ｂｌ）の動的制御を行う走査変換用
の動き適応係数制御回路４は、第６図に示すように、絶
対値回路４１、闇値保持回路４２，４３，４４、比較回
路４５，１６．４７、デコーダ４８及び係数生成回路４
９から構成されている。 第１図の減算回路ｌから入力端子Ｉに供給される隣接フ
レーム間差信号Ｆは、絶対値回路４１を経て正極性信号
となり比較回路４５．４６．４７の一方の入力端子に供
給され、他方の入力端子に闇値保持回路４２，４３．４
４から供給される闇値Ａ、Ｂ、Ｃ（Ａ＜Ｂ＜Ｃ）のそれ
ぞれと比較される。隣接フレーム間差信号Ｆの絶対値が
闇値Ａ未満であれば、比較回路４５，５６．４７の出力
ａ、ｂ、ｃは、第７図の表中の最上段に示すように全て
Ｏとなり、デコーダ４８からデコード信号

〔００〕が出
力される。隣接フレーム間差信号Ｆの絶対値が闇値Ａ以
上Ｂ未満であれば、比較回路４５の出力ａのみが１とな
り、デコーダ４８からデコード信号〔０１〕が出力され
る。また、隣接フレーム間差信号Ｆの絶対値が闇値Ｂ以
上Ｃ未満であれば、比較回路４５．４６の出力ａ、ｂの
みが１となり、デコード信号〔１０〕が出力される。 更に、隣接フレーム間差信号Ｆの絶対値が闇値Ｃ以上で
あれば、比較回路４５，４６．４７の出力ａ、ｂ、ｃの
全てが１となり、デコード信号〔１１〕が出力される。 係数生成回路４９から出力される係数（ａＯ。 ａｌ、ｂｌ）は、第７図の表に示すように、デコーダ４
８のデコード出力が

〔００〕から順次〔０１）、　　（
１０）、　　（１１）へと変化するにつれて、（１，０
，Ｏ）から順次（１，−１／４．１／４）　、（１／２
．　−１／４．１／２　　）、　　（０，０，１／２）
へと変化する。従って、隣接フレーム間差信号Ｆが闇値
Ａ未満であるような小さな動きの範囲では、加算回路１
３から出力されるライン間の補間信号は隣接フィールド
間の相関に基づき生成された成分だけで構成される。逆
に、隣接フレーム間差信号Ｆが閾（ＪＣを越えるような
大きな動きの範囲では、加算回路１３から出力される補
間信号は隣接ライン間の相関に基づき生成された成分だ
けで構成される。 隣接フレーム間差信号Ｆが閾値ＡとＣとの間に存在する
中間的な状態では、隣接フィールド間の相関に基づき生
成された補間成分と、隣接ライン間の相関に基づき作成
された補間成分とに動きの大きさに応じた比率の係数が
乗算されたのち、加算回路１３で合成される。 時間軸圧縮・多重化回路１４では、■ライン遅延メモリ
５の入力端子から供給される１ライン分の画素信号と、
加算回路１３から供給される１ライン分の補間画素信号
がラインメモリに書込まれ、この書込み速度の２倍の速
度で多重化されつつ順次読出される。この結果、ＮＴＳ
Ｃ標準方式の２対１インタ一レース走査テレビジヨン映
像信号が２倍のライン密度に高められた線順次走査映像
信号に変換され、出力端子ＯＵＴから出力される。 （発明の効果） 以上詳細に説明したように、本発明に係わるテレビジョ
ン映像信号の画質改善回路は、２対１インタ一レース走
査テレビジヨン映像信号に対する縦列接続された１ライ
ン遅延メモリ、２６１ライン遅延メモリ及び２６３ライ
ン遅延メモリから成る１フレーム遅延メモリを、動き適
応型の雑音低減部と走査変換部とで共用する構成である
から、高価な１フレーム遅延メモリを１個節減でき、画
質改善回路全体の低廉化が実現される。 また、上記動き適応型の走査変換部は、隣接フィールド
間の相関に基づき生成した補間信号にライン配列方向の
ハイパスフィルタ処理を施す構成であるから、ラインフ
リッカによる画質劣化を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるテレビジョン映像信
号の画質改善回路の構成を示すプロ・ンク図、第２図は
第１図の雑音低減用の動き適応係数制御回路３の構成を
例示するブロック図、第３図と第４図は第２図の動き適
応係数制御回路の機能を説明するための概念図、第５図
は第１図の走査変換部の機能を説明するための概念図、
第６図は第１図の走査変換用の動き適応係数制御回路４
の構成を例示するブロック図、第７図は第６図の動き適
応係数制御回路の機能を説明するための概念図、第８図
は従来の動き適応型の雑音低減回路の構成を示すブロッ
ク図、第９図は従来の動き適応型の走査変換回路の一例
を示すブロック図、第１０図は従来の動き適応型の走査
変換回路の他の一例を示すブロック図ある １、２・・・減算器、３・・・雑音低減用の動き適応係
数制御回路、４・・・走査変換用の動き適応係数制御回
路、５・・・１ライン遅延メモリ、６・・　・２６１ラ
イン遅延メモリ、７・・・２６３ライン遅延メモリ、８
ａ、８ｂ、ｌｌａ、１１ｂ、ｌｌｃ・・・係数回路、９
，１２．１３・・・加算回路、１０ａ、１０ｂ・・・１
ライン遅延メモリ、１４・・・時間軸圧縮・多重化回路
。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 １ライン遅延メモリ、２６１ライン遅延メモリ及び２６
   ３ライン遅延メモリから成り入力端子から雑音低減部を
   通して供給される雑音低減処理済みのＲ、Ｇ、Ｂ原色信
   号その他のコンポーネントから成る２対１インターレー
   ス・テレビジョン映像信号に合計１フレーム分の遅延を
   生じさせる１フレーム遅延メモリと、 この１フレーム遅延メモリの出力と前記入力端子に供給
   されるテレビジョン映像信号との減算により作成された
   隣接フレーム間差信号にこの隣接フレーム間差信号から
   検出したフレーム間の動きの大きさに応じた係数を乗算
   し、これを前記入力テレビジョン映像信号から減算する
   ことにより入力テレビジョン映像信号に含まれる雑音を
   低減する動き適応型の雑音低減部と、 前記１フレーム遅延メモリ内の２６１ライン遅延メモリ
   の出力を縦列接続された１ライン遅延メモリ及び係数回
   路を有するライン配列方向のハイパスフィルタを通すこ
   とにより隣接フィールド間の相関に基づく１フィールド
   前のフィールド間補間映像信号を生成する第１の補間信
   号生成回路と、前記１フレーム遅延メモリ内の１ライン
   遅延メモリの入出力端子の映像信号を係数回路を通して
   合成することにより隣接ライン間の相関に基づくライン
   間補間映像信号を生成する第２の補間信号生成回路と、
   前記第１、第２の補間信号生成回路内の係数回路を前記
   隣接フレーム間差信号の大きさから検出したフレーム間
   の動きの大きさに応じて制御する動き適応型の係数制御
   回路と、前記第１、第２の補間信号生成回路の出力を加
   算する加算回路と、この加算回路の出力及び前記１フレ
   ーム遅延メモリに入力される映像信号を１／２に時間軸
   圧縮しつつ多重化して順次走査方式の走査線に変換する
   時間軸圧縮・多重化回路とを備えた走査変換部とから構
   成されることを特徴とするテレビジョン映像信号の画質
   改善装置。