JP2501594Y2 - システム・リセット回路 - Google Patents
システム・リセット回路Info
- Publication number
- JP2501594Y2 JP2501594Y2 JP4255490U JP4255490U JP2501594Y2 JP 2501594 Y2 JP2501594 Y2 JP 2501594Y2 JP 4255490 U JP4255490 U JP 4255490U JP 4255490 U JP4255490 U JP 4255490U JP 2501594 Y2 JP2501594 Y2 JP 2501594Y2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- bus right
- request signal
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255490U JP2501594Y2 (ja) | 1990-04-19 | 1990-04-19 | システム・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255490U JP2501594Y2 (ja) | 1990-04-19 | 1990-04-19 | システム・リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044322U JPH044322U (enExample) | 1992-01-16 |
| JP2501594Y2 true JP2501594Y2 (ja) | 1996-06-19 |
Family
ID=31554201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255490U Expired - Fee Related JP2501594Y2 (ja) | 1990-04-19 | 1990-04-19 | システム・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501594Y2 (enExample) |
-
1990
- 1990-04-19 JP JP4255490U patent/JP2501594Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044322U (enExample) | 1992-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2986176B2 (ja) | バス権制御方式およびバスシステム | |
| JPH0670774B2 (ja) | 多重タイマ基準機能を有するタイマ | |
| KR100259596B1 (ko) | 데이터 처리 시스템 | |
| JP2501594Y2 (ja) | システム・リセット回路 | |
| US8145816B2 (en) | System and method for deadlock free bus protection of resources during search execution | |
| JPH03263158A (ja) | 共通バス調停制御方式 | |
| KR930013949A (ko) | 정보처리장치 | |
| JP2993694B2 (ja) | 情報処理装置 | |
| JPH04323755A (ja) | Dma装置 | |
| JP2848681B2 (ja) | マルチプロセッサシステムの排他制御回路 | |
| JPH0433065B2 (enExample) | ||
| JP2837893B2 (ja) | マイクロコンピュータ装置 | |
| JPH08297630A (ja) | バス接続方式 | |
| JPS6343560Y2 (enExample) | ||
| JP2819705B2 (ja) | データ転送制御装置 | |
| US6073200A (en) | System having processor monitoring capability of an integrated circuits buried, internal bus for use with a plurality of internal masters and a method therefor | |
| JPH0434629A (ja) | メモリアクセス制御装置のビジーチェック方式 | |
| JPS6120172A (ja) | マルチマイクロプロセツサシステム | |
| JPS62194568A (ja) | システム・バス権制御回路 | |
| JPH0216667A (ja) | プロセッサ・システム | |
| JPH0289154A (ja) | 情報処理システム | |
| JPS6155769A (ja) | バス制御方式 | |
| JPS61121155A (ja) | マルチプロセツサシステムのタイマ | |
| JPH023812A (ja) | システムリセット方式 | |
| JPS6175936A (ja) | Ramモニタ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |