JPH0670774B2 - 多重タイマ基準機能を有するタイマ - Google Patents

Description

【発明の詳細な説明】 （関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。

米国特許出願第233,786号（モトローラ社参照番号SC−0
0488A）、名称「チャンネル間の通信機能を有する専用
サービス・プロセッサ」； 米国特許出願第234,111号（モトローラ社参照番号SC−0
0492A）、名称「マッチング認識機能を有するタイマ・
チャンネル」； 米国特許出願第234,104号（モトローラ社参照番号SC−0
0496A）、名称「マルチ・チャンネルと専用サービス・
プロセッサとを有する集積回路タイマ；および 米国特許出願第234,110号（モトローラ社参照番号SC−0
0498A）、名称「マルチ・チャンネル・タイマに使用す
るタイマ・チャンネル」。

（産業上の利用分野） 本発明は、一般的に、２つ以上の基準信号に対するアク
セスを有するタイマに関する。更に詳しくは、本発明
は、入手可能なタイマ基準信号の全てに対して入力およ
び出力タイマ機能、およびこれらの組み合わせを実行す
る能力を有するタイマに関する。

（従来の技術および発明が解決しようとする課題） データ・プロセッサと共に使用するタイマ・サブシステ
ムは、一般的にタイマ基準信号の２つ以上のソースに対
するアクセスを有している。１つの例は、カリフォルニ
ア州サンタ・クララのインテル会社で販売しているマイ
クロプロセッサ8096である。この8096は、独立してクロ
ックされる２つのタイマ・カウント・レジスタ、すなわ
ち一方は内部システム・クロックによってクロックさ
れ、他方は２つの入力ピンの１つに存在する信号によっ
てクロックされる２つのタイマ・カウント・レジスタを
有している。他の例は、カリフォルニア州サニーベール
のアドバンスド・マイクロ・デバイス社から販売されて
いるAm9513システム・タイミング・コントローラ、すな
わちスタンド−アロン（stand−alone）タイマ・サブシ
ステムである。この9513は、５つの独立してクロックさ
れるカウント・レジスタを有する非常に柔軟性のあるタ
イマ・サブシステムである。

しかし、従来技術によるマルチ基準タイマ・サブシステ
ムは、このようなサブシステムのユーザにとって望まし
い一定の柔軟性に常に欠けていた。例えば、8096の場
合、ある種の外部イベントがタイマの基準信号に対して
発生する時間が記録または捕捉されている入力タイマ機
能は、２つの入手可能な基準信号の１つに対してのみし
か関連づけられない可能性がある。一般的にマッチング
機能または出力の比較と称する出力タイマの機能は、80
96ではいずれかのカウント・レジスタに対して関連づけ
られることができる。同様に、9513では、５つのカウン
タの各々は５つのチャンネルの幾つかと関連づけられて
これを変更することが不可能であり、これが関連してい
ないチャンネルに対するタイマ基準として使用すること
ができない。更に、8096と9513のチャンネル・ハードウ
ェアには、マッチング・イベントの発生または非発生に
対して条件づけられた入力の捕捉のような関連する入力
および出力タイマの機能が設けられていない。

（課題を解決するための手段） 従って、本発明の目的は、マルチ・タイマ基準ソースと
共に使用するタイマ・チャンネルを提供することであ
る。

本発明のこの目的およびその他の目的および特徴は、少
なくとも２つのタイマ基準信号に応答するタイマによっ
て提供され、このタイマは、捕捉レジスタ、マッチング
・レジスタ、前記少なくとも２つのタイマ基準信号の１
つを選択する第１タイマ基準選択手段、前記少なくとも
２つのタイマ基準信号の１つを選択する第２タイマ基準
選択手段、タイマに対する入力と前記第１タイマ基準選
択手段に応答して前記捕捉レジスタに前記第１タイマ基
準選択手段の選択したタイマ基準信号の値を加える補捉
論理手段、および前記マッチング・レジスタの内容と前
記第２タイマ基準選択手段の選択したタイマ基準信号の
値に応答し、もし前記第２タイマ基準選択手段の選択し
たタイマ基準信号の値とマッチング・レジスタの内容と
の間に所定の関係が存在すれば、マッチング出力を発生
するマッチング論理手段によって構成される。

本発明のこれらおよびその他の目的と特徴は、図面と共
に下記の詳細な説明から当業者に明らかとなる。

（実施例） 「アサート（assert）」「ニゲート（negate）」という
用語およびこれらの用語の種々の文法的な形態が、「ア
クティブＨ」と「アクティブＬ」という論理信号を混合
して取扱う場合の混乱を回避するため、ここで使用され
る。「アサート」は論理信号またはレジスタ・ビットを
そのアクテブな状態に、または論理的に真の状態に置く
ために使用される。「ニゲート」は論理信号またはレジ
スタビットをその非アクテブの状態即ち論理的に偽の状
態に置くために使用される。

第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ10は、
単一の集積回路として製作されることを意図し、中央処
理装置（CPU）11、内部モジュール・バス（IMB）12、シ
リアル・インタフェース13、メモリ・モジュール14、タ
イマ15およびシステム・インテグレーション・モジュー
ル（SIM）16によって構成される。CPU11、シリアル・イ
ンターフェース13、メモリ14、タイマ15およびSIM16の
各々は、アドレス、データおよび制御情報を交換する目
的のため、IMB12と双方向に接続される。さらに、タイ
マ15はエミュレーション・バス17によってメモリ14に双
方向に接続されるが、その目的は以下の議論によってさ
らに明確となるであろう。

シリアル・インターフェース13とタイマ15は、各々マイ
クロコンピュータ10の外部デバイスと通信を行うため多
数のピンまたはコネクタに接続される。さらに、SIM16
は、外部バスを構成する多数のピンに接続される。

タイマ15は、本発明の好適な実施例を構成するが、比較
的自立的なモジュールである。タイマ15の目的は、でき
るだけCPU11の介在を少なくして、マイクロコンピュー
タ10の要求するタイミング・タスクの全てを実行するこ
とである。マイクロコンピュータ10によって要求される
可能性のあるタイミング・タスクの例には、自動車エン
ジンの点火および燃料噴射タイミング、電子カメラのシ
ャッタのタイミング等がある。本発明の好適な実施例
は、タイマ15をマイクロコンピュータと関連させている
が、説明される原理はスタンド・アローン（stand−alo
ne）型のタイマ・モジュールに対する関係をも含めて、
その他の関係に対しても容易に適用することが可能であ
る。

タイマ15は、２つのクロック・ソースからのクロックを
基準として使用することができる。両方のクロック・ソ
ースは、タイマ・カウント・レジスタ♯１（TCR1）とタ
イマ・カウント・レジスタ♯２（TCR2）とそれぞれ呼ぶ
フリー・ランニング（free−running）カウンタ・レジ
スタの形態をとる。TCR1は，マイクロコンピュータ10の
システム・クロックと関連する内部クロック・ソースに
よってクロックされる。TCR2は、ピンからマイクロコン
ピュータ10に供給される外部ソースまたは外部ソース・
ピンに現われる信号によってゲートされる内部ソースの
いずれかによってクロックされる。

この好適な実施例では、タイマ15は16個のタイマ「チャ
ンネル」を有し、これらの各々はそれ自身のピンを有し
ている。タイマ・イベントの２つの基本的なタイプは、
好適な実施例のシステムから理解されるようにマッチ・
イベントと捕捉イベントである。マッチン・イベントは
基本的に出力機能であり、捕捉イベントは基本的に入力
機能である。マッチ・イベントは、２つのタイマ・カウ
ント・レジスタの一方のカウント値が選択されたタイマ
・チャンネルの一方のレジスタに記憶されている値と所
定の関係を有する場合に発生する。捕捉イベントは、予
め定義された遷移がタイマ・チャンネルと関連するピン
において検出され、タイマ・カウント・レジスタの１つ
の瞬時的なカウントの「捕捉」をそのタイマ・チャンネ
ルのレジスタにトリガする場合に発生する。種々のタイ
マ・チャンネルの機能の詳細はさらに下記で説明する。

CPU11は、「ホスト」CPUと呼ぶ場合がある。これとの関
連でタイマ15は、CPU11に制御されて動作し、このタイ
マ15の一定のイニシャライゼーションおよびその他の機
能はCPU11によって行われる。ホストCPUは、この好適な
実施例では、タイマ15と同様に同じ集積回路上に設けら
れているが、本発明の原理を実行するためにこれが要求
されている訳ではない。

タイマ15の一定の機能は、IMB12の信号と機能の詳細を
参照することによってのみ明確に理解することができ
る。したがって、下記の第１表はIMB12のこれらの機能
を要約している。IMB12は、周知のマイクロプロセッサ
および本発明の譲受人から入手可能であるマイクロコン
ピュータのバスと多くの点で類似し、これとの関係で最
もよく理解することのできる。表における信号の方向は
タイマ15内のそれらの機能に関連して定義される。

「方向」の欄でアスタリスク（＊）を付けたIMBの信号
は、タイマ15によって使用されない。以下で説明するよ
うに、タイマ15はIMBに対してスレーブ・オンリ・イン
ターフェースを有し、したがって一定の信号を使用する
ことを要求しない。

マイクロコンピュータ10のその他の一定の機能は、同時
系属中の米国特許出願第115,479号の主題である。そこ
で特許の請求をしている発明は、好適な実施例の共通な
関係を除いて、本発明とは関係がない。

CPU11から見れば、タイマ15はCPU11のメモリマップ内の
多数のロケーションとして存在している。すなわち、CP
U11は、これらのメモリ・ロケーションに位置している
タイマ・レジスタに読出し、書込みを行うことによっ
て、排他的ではないが、主としてタイマ15と相互作用を
行う。第2A図および第2B図は、タイマ・レジスタのロケ
ーションと名称を示す。アドレスは16進の形で示され、
ファンクション・コード・ビットは２進の形で示されて
いる。これらのレジスタのいくつかは下記でさらに詳し
く説明するが、以下の説明はその各々の機能を要約して
いる。なお、下記の簡単な説明は、ホストCPUの立場か
ら見たものである。タイマ15による種々のタイマ・レジ
スタに対するアクセスは、下記の説明に含まれていな
い。本発明に関連のある部分の詳細は後に説明する。

CPU11のスーパバイザ・アドレス・スペース内に専ら存
在するモジュール・コンフィギュレーション・レジスタ
（ファンクション・コード・ビット101によって示され
る）は、タイマ15に一定の属性を規定する６ビット領域
を有している。これらの属性は、割込みアービトレイシ
ョンID、一定の他のレジスタのスーパーバイザ／ユーザ
・アドレス空間ロケーション、停止条件フラグ、停止制
御ビット、TCR2ソース制御ビット、エミューレーション
・モード制御ビット、TCR1プリスケーラ（pre−scale
r）制御ビット、およびTCR2プリスケーラ制御ビットで
ある。

モジュール・テスト・レジスタは、本発明と関係しない
タイマ15のテスト・モードの局面を制御するビット領域
を有している。

開発支援制御レジスタは、タイマ15とCPU11の開発支援
機能との相互作用を決定する多数のビット領域を有して
いる。同様に、開発支援ステータス・レジスタは、これ
らの開発支援機能に対してタイマ15のステータスとのみ
関連している。これらの機能は、本発明とは関係してい
ない。CPU11の開発支援機能の詳細は、上述の米国特許
出願第115,479号に開示されている。

割込みレジスタは、２つのビット領域を有し、CPU11に
対してタイマ15によって発生される２つの割込み機能を
決める。一方の領域は、タイマ15によって発生される全
ての割込みに対する割込みベクトルの最上位４ビットを
規定する。他方のビット領域は、タイマ15によって発生
される全ての割込みに対する優先順位を規定する。この
ビット領域をタイマ15からの全ての割込みを不能にする
ようにセットし、タイマ15からの割込みがCPU11に対し
て最高の優先順位となるようにこのビット領域をセット
し、すなわちノンマスカブル割込、かつこのビット領域
をこれらの両極端の間の種々のレベルに設定することが
可能である。周知のように、割込み優先権は、CPU11に
よって使用され、他の割込みソースに対してタイマ割込
みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、16個の１ビットの
領域を有し、１つの領域はタイマ15の16個の「チャンネ
ル」の各々に対応する。各ビット領域は、その状態によ
って、このビット領域と関連するチャンネルに対するサ
ービスを行いながら、タイマ15のサービス・プロセッサ
による割込みの発生を可能または不能にする（以下の第
３図の議論を参照のこと）。

４つのチャンネル・プリミティブ選択レジスタは、16個
の４ビット領域を有し、タイマ15内のサービス・プロセ
ッサが特定のチャンネルに対してサービスを行っている
場合、16個の可能なプリミティブまたはタイマ・プログ
ラムのいずれがこのサービス・プロセッサによって実行
されるべきであるかを決定する。16個のビット領域の各
々は、16個のタイマ・チャンネルの１つと連動する。１
つの領域内の４ビットは、プロセッサがその領域と関連
するチャンネルに対してサービスを開始する場合、サー
ビス・プロセッサ内の制御用記憶装置に供給されるアド
レスの一部として使用される。そのアドレスに応答し
て、制御用記憶装置に戻されるデータは、このチャンネ
ルをサービスしている間に実行されるべきプリミティブ
に対するエントリ・ポイントまたは開始アドレスとして
使用される。サービス・プロセッサの制御用記憶装置
は、16個のチャンネルの各々の対して最高16個の異なっ
たプリミティブと最高16個のエントリ・ポイント（合計
256個のエントリ・ポイント）を有することができる。
この制御用記憶装置の全体のサイズは固定されている
が、プリミティブ・コードとエントリ・ポイントの間の
割当ては変化してもよい。即ち、合計256個未満のエン
トリ・ポイントのロケーションを使用し、より多くのプ
リミティブ・コードを含むように、「余分の」記憶能力
を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギュレーション・レジスタのビット領域の１つ
に応じて、CPU11のスーパーバイザまたは非制限アドレ
ス空間のいずれに存在してもよい。これは、ファンクシ
ョン・コード・ビットX01によって示され、ここで、Ｘ
はモジュール・コンフィギュレーション・レジスタのSU
PVビットによって決まる。ホスト・シーケンス・レジス
タは16個の２ビット領域から構成され、それらの各１個
は、16個のタイマ・チャンネルの各々に対応する。ホス
ト・シーケンスのビット領域は、ブランチ条件としてサ
ービス・プロセッサに対して実行されるプリミティブに
よって使用されるものであるが、必ずしもこれによって
使用されなくてもよい。すなわち、２つのホスト・シー
ケンス・ビットの状態によって、プリミティブ内の命令
の流れを変更することが可能である。

２つのホスト・サービス・リクエスト・レジスタは、16
個の２ビット領域から構成され、それらの各１個は、各
タイマ・チャンネルに対応する。特定のビット領域に書
き込みを行うことによって、ホストCPUは、タイマ15の
サービス・プロセッサによるサービスを受けるタイマ・
チャンネルの全てに対するスケジュールを立てることが
できる。各チャンネルは、ホスト・サービス・リクエス
ト・レジスタの１つに２ビットを有しているので、チャ
ンネル当たり４つの可能な値が存在する。各チャンネル
に対して要求することのできる３つの異なった「タイ
プ」のサービスがあり、これらは４つの可能な値のうち
の３つに対応する。４番目の値は、ホストの要求するサ
ービスがスケジュールされないことを示す。ホストの行
うサービスに対する要求を示す３つの値は、上述したプ
リミティブ選択ビットと同じ形で使用される・ホスト・
サービス・リクエスト・ビットは、エントリ・ポイント
・アドレスを得るために直接使用されないが、他のチャ
ンネルの条件ビットと一緒に符号化される。

２つのチャンネル優先レジスタは、16個の２ビット領域
から構成され、各１個は各チャンネルに対応する。各ビ
ット領域は、その関連するチャンネルに対し４つの可能
な優先順位の１つを特定する。この優先順位は、いくつ
かの競合するチャンネルのいずれが最初にサービスを受
けるかを決めるため、タイマ15のサービス・プロセッサ
内のスケジューラによって使用される。４つの可能な優
先順位には、不能、低位、中位および高位がある。サー
ビス・スケジューラは、優先順位の低いチャンネルでも
一定の時間がたてばサービスを受けられることを保証す
るような方法でサービス・プロセッサの資源を割り当て
る。チャンネルの各々は、使用可能な優先順位のいずれ
に対しても割当可能であり、16チャンネルに対してどの
ような組み合わせの優先順位を行うことも可能である。

位相割込み状況レジスタは、16チャンネルの各々に対し
て１ビットを有し、上で論じた位相割込みイネーブル・
レジスタと関連する。サービス・プロセッサが特定のチ
ャンネルにサービスを行っている間に、割込みを発生さ
せるべきであると決定すると、そのチャンネルに対応す
る位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネーブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなければ、ステータス・ビットはアサートされたまま
であるが、ホストCPUに対して割込みは発生しない。

リンク・レジスタは、16個のタイマ・チャンネルの各々
に対して、１ビットを有する。各ビットは、特定のタイ
プのサービスに対する要求、リンク・サービスに対する
要求が、対応するチャンネルに対するサービス要求を行
うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、16個の１ビット領域
を有する。各タイマ・チャンネルは、これらの領域の１
つと関連する。アサートされると、このサービス許可ラ
ッチ・レジスタの１つのビットは、関連するチャンネル
がサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのビットは、サービス・プロセッサの資源を割り
当てる過程で、サービス・プロセッサ内のスケジューラ
によって使用される。

復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビット領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する「チ
ャンネル変更」機能を実行しても、一定のままである。

ホストCPUから見た場合、タイマ15の残りのメモリ・マ
ップは多数のチャンネル・パラメータ・レジスタによっ
て構成される。

16個のタイマ・チャンネルの各々は、これに対して専用
化された６個のパラメータ・レジスタを有する。以下で
詳細に説明するようにこれらのパラメータ・レジスタ
は、これを介してホストCPUとタイマ15とが相互に情報
を提供する共有のワーク・スペースとして使用される。

第３図は、マイクロコンピュータ10の残りの部分から分
離された状態のタイマ15を示す。タイマ15の主要な機能
部分は、サービス・プロセッサ20、CH0−CH15とも名付
けられている16個のタイマ・チャンネル21a−21p、およ
びバス・インターフェース装置（BIU）22によって構成
されると考えてもよい。各タイマ・チャンネルはマイク
ロコンピュータ10の１つのピンに接続される。チャンネ
ル０は、ピンTP0に接続され、チャンネル１はピンTP1に
接続される等々である。マイクロコンピュータでは一般
的であるように、これらのピンの各々は、タイマ15とマ
イクロコンピュータ10のその他の機能との間で「共有さ
れる」ことが可能であるが、ここで説明する好適な実施
例では、そのような構成になっていない。

サービス・プロセッサ20とチャンネル21a−21pとの間の
相互接続は、サービス・バス23、イベント・レジスタ
（ER）バス24タイマ・カウント・レジスタ♯１（TCR1）
バス25、タイマ・カウンタ・レジスタ♯２（TCR2）バス
26および多数の種々の制御および状態線27によって構成
される。サービス・バス23は、サービス・プロセッサ20
のサービスを要求するためチャンネル21a−21pによって
使用される。ERバス24は、各チャンネル内のイベント・
レジスタの内容をサービス・プロセッサ20に供給し、こ
れらのレジスタをサービス・プロセッサ20からロードす
るために使用される。２つのTCRバスは、サービス・プ
ロセッサ20内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル21a−21pに伝達する
ために使用される。

BIU22は、IMB12とサービス・プロセッサ20との間のイン
ターフェースとして機能する。このようなバス・インタ
ーフェースの詳細は、本発明と関係するものではなく、
技術上周知のものである。好適な実施例では、BIU22は
「スレーブ・オンリー」のインターフェースである。す
なわち、タイマ15はIMB12を介して、転送される情報を
受信してもよいが、IMB12上に転送を開始することはで
きない。

以下で詳細に説明するように、サービス・プロセッサ20
は制御用記憶装置を有する。この制御用記憶装置は、サ
ービス・プロセッサ20によって実行される命令を有する
リード・オンリー・メモリ装置から構成される。好適な
実施例では、これはマスク・プログラマブルROMとして
提供される。当業者にとって明らかなように、このよう
な制御用記憶装置は、問題となる制御用記憶装置に対し
てプログラムされるべきソフトウェアの開発を行う。こ
の問題に対処するため、エミュレーション・インターフ
ェース17は、サービス・プロセッサ20をメモリ14に結合
する。すなわち、サービス・プロセッサ20は制御用記憶
装置に記憶されている命令の替わりに、メモリ14に記憶
されている命令を実行することができる。好適な実施例
では、メモリ14はランダム・アクセス・メモリ（RAM）
のような書き変え可能なメモリである。エミュレーショ
ン・インターフェース17は、ユーザーがサービス・プロ
セッサ20に対してプリミティブを書込み、実行し、変更
することを可能にする目的のため機能する。一度完全に
デバッグされると、これらのプリミティブは制御用記憶
装置の別のバージョンに組み込まれることができる。

TCR2でカウントされる基準となる外部タイミング・ソー
スは、サービス・プロセッサ20に結合される。上述した
モジュール・コンフィギュレーション・レジスタのビッ
トは、TCR2がこの外部タイミング・ソースによってクロ
ックされるかまたは内部タイミング基準によってクロッ
クされるかを制御する。

一般的にサービス・プロセッサ20は、主としてERバス24
と制御線27を使用して、チャンネル21a−21pを形成し、
所定のタイミング・タスクを実行する。チャンネル21a
−21pは、命令通りにこれらのタスクを実行し、時々、
サービス・プロセッサ20にサービスを要求することによ
って、イベントなどの発生をサービス・プロセッサ20に
知らせる。サービス・プロセッサ20は、もしそれが存在
すれば、特定のチャンネルからのサービス要求に応答し
て、そのサービスを開始するためにどのようなアクショ
ンを取るべきかを決定する。サービス・プロセッサ20
は、次に、そのホストCPU（この場合、CPU11）にしたが
って、以下で更に詳しく説明するように、実行するべき
タイミング機能を識別すると共に一定のその他のサービ
スを行う。サービス・プロセッサ20は、またホストCPU
に対する割込み要求を独占的に発生する。好適な実施例
では、この機能はサービス・プロセッサ20の制御用記憶
装置にあるプログラムによって制御される。

TCR1バスおよびTCR2バスは、16個のチャンネルの各々に
対して連続的に使用可能であり、各々のタイマ・カウン
タ・レジスタの新しい内容と共に所定のスケジュールで
更新される。同様に、16個のチャンネルの各々は、いつ
でもサービス・バス23を介してサービス要求をアサート
することができる。しかし、ERバス24と制御および状態
線27に関して、サービス・プロセッサ20は、ある１つの
時点において16個のチャンネルの１つのみと通信を行
う。ERバス24を介して行われるイベント・レジスタの読
み出しおよびこれに対する書き込みと制御および状態線
27上の種々の制御および状態信号はサービス・プロセッ
サ20によってその時サービスが行われているその１つの
チャンネルに対してのみ有効である。必要な範囲に対し
て、各チャンネルは制御線27によってこれに与えられた
制御情報をラッチし、サービス・プロセッサが他のチャ
ンネルに対してサービスを行っている間これを保持す
る。

サービス・バス23を介してチャンネルによって行われる
サービスに対する要求に加えて、サービス・プロセッサ
20は、ホストCPUによって行われるサービス要求に対応
する。上述したホスト・サービス要求レジスタに適当な
値を書き込むことによって、ホストCPUは全ての特定の
チャンネルに対するサービスのスケジュール化を開始す
ることができる。更に、サービス・プロセッサ20は、そ
れ自身、以下詳細に説明するリンク・サービス要求機構
を介してこのようなスケジュール化を行なうこともでき
る。

第4Aないし第4D図は、第4E図に示すような相互関係を有
するが、タイマ15の詳細な構成を示す。一般的に、第4A
図はサービス・プロセッサ20（第３図）のマイクロエン
ジンを示し、第4B図は、サービス・プロセッサ20の実行
ユニットを示し、第4C図はタイマ・チャンネルのハード
ウェアと装置の残りの部分に対する相互接続を示し、第
4D図はバス・インターフェース、レジスタおよびサービ
スのスケジュールを示す。

先ず第4A図を参照して、マイクロエンジンの主要な機能
要素は、優先エンコーダ30、インクリメンタ31、リター
ン・アドレス・レジスタ32、マルチプレクサ33、マルチ
プレクサ・コントロール34、マイクロプログラム・カウ
ンタ35、ROM制御記憶36、マルチプレクサ37、マイクロ
命令レジスタ38、マイクロ命令デコーダ39、マルチプレ
クサ40、ブランチPLA41および複数のフラグ・レジスタ4
2によって構成される。一般的に、複数の可能なソース
の中からマルチプレクサ33によって選択されたマイクロ
命令アドレスは、マイクロプログラム・カウンタ35にロ
ードされ、次にROM制御記憶36に供給される。このアド
レスによって選択されたマイクロ命令は、ROM制御記憶3
6によってマルチプレクサ37を介してマイクロ命令レジ
スタ38に供給される。デコーダ39は、次にマイクロ命令
レジスタ38の内容を復号し、必要に応じてサービス・プ
ロセッサ全体に制御信号を与える。

マイクロ命令デコーダ39は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ38から出力されるビット数は、デコード・ロ
ジック39から出力される制御信号の数よりも少ないの
で、マイクロ命令レジスタ38からの出力をタイマ全体に
分配することが有利であるとともに、さまざまな位置に
配置された複数のデコーダを設けることが有利となる。
信号のルートを節約することとデコード論理を複製する
こととの二者択一関係は、複雑な設計上の決断であり、
これはケースバイケースで行わなければならない。

上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番号17）はこれらの図で
は、エミュレーション線50、メモリ・サイクル・スター
ト線51、マイクロ命令アドレス線52およびマイクロ命令
線53によって構成される。エミュレーション線50の信号
の状態によって命令され、エミュレーション・モードが
動作すると、RAMは線52上のアドレスに応答して線53上
にマイクロ命令を導出する。マルチプレクサ37は、これ
らのマイクロ命令をROM制御記憶36によって供給された
マイクロ命令の代わりに選択して、RAMから導出された
マイクロ命令をマイクロ命令レジスタ38に供給する。エ
ミュレーション線50の状態は、モジュール・コンフィギ
ュレーション・レジスタ内のエミュレーション・モード
制御ビットによって制御され、したがって、ホストCPU
の制御下にある。メモリ・サイクル・スタート信号は、
単にシステム・クロックから導き出されるタイミング信
号である。

本発明を実現するのに必要な程度に第4A図に示すマイク
ロエンジンの詳細な特徴と動作を理解できるよう、第4A
図は、以下で更に十分な説明が行なわれる。

第4B図には、サービス・プロセッサの実行ユニットが描
かれている。この実行ユニットは、２個の16ビット双方
向バス、すなわちＡバス60とＢバス61を有する。イベン
ト・レジスタ転送レジスタ63はＡバス60に対し双方向に
接続される。同様に、タイマ・カウント・レジスタ♯１
64とタイマ・カウンタ・レジスタ♯２ 65は、Ａバス
60に対し双方向に接続される。デクリメンタ66は、Ａバ
ス60に対し双方向に接続される。更に、デクリメンタ66
は、デクリメンタ・コントローラ67から制御入力を受け
とり、線68を介して第4A図のマルチプレクサ・コントロ
ーラ34とマイクロプログラム・カウンタ35に出力を供給
する。シフト・レジスタ69はＡバス60に対し双方向に接
続され、かつＢバス61に出力を与えるように接続され
る。シフト・レジスタ69は、シフタ70から入力を受取る
ように接続される。シフタ70は、Ａバス60に対し双方向
に接続される。

シフタ70は、また演算ユニット（AU）71からの入力を受
取るように接続される。AU71は、２つの入力ラッチAin7
2とBin73から入力を受取る。ラッチ72と73は、Ａバス60
とＢバス61からそれぞれ入力を受取るように接続され
る。AU71は、ブランチPLA41に多数のコンディション・
コード出力を与える。

汎用アキュムレータ（Ａ）74は、Ａバス60に対し双方向
に接続されると共にＢバス61に出力を与えるように接続
される。パラメータ・プリロード（pre−load）レジス
タ75は、Ａバス60に対し双方向に接続されると共にＢバ
ス61に出力を与えるように接続される。更に、このパラ
メータ・プリロード・レジスタ75は、線76によって第4C
図のチャネル制御ハードウェアに出力を与えるように接
続される。レジスタ75は、またマルチプレクサ77に対し
双方向に接続される。

データ入出力バッファ（DIOB）レジスタ78は、Ａバス60
に対し双方向に接続されると共にＢバス61に出力を与え
るように接続される。DIOB78は、またマルチプレクサ77
に対し双方向に接続される。更に、DIOB78は、マルチプ
レクサ79に出力を与えるように接続される。マルチプレ
クサ79は、パラメータRAMアドレス・レジスタ80に出力
を与えるように接続される。

マルチプレクサ85は、Ａバス60からの入力と線86からの
入力を受け取るが、この入力は第4D図のサービス・スケ
ジューラに源を発する。マルチプレクサ85の出力は、チ
ャンネル・レジスタ87に入力として与えられる。チャン
ネル・レジスタ87は線201によってＡバス60に出力を与
えると共に線89によって第4C図のチャンネル制御ハード
ウェアに出力を与えるように接続される。チャンネル・
レジスタ87の内容によって、種々の制御信号とERバス・
サイクルが、第4C図に示すチャンネル制御ハードウェア
において、現在サービスを受けている特定のチャンネル
の方向に適切に方向づけられる。図示の装置にはサービ
スプログラムあるいはプリミティブの実行中にそのチャ
ンネルの見出しを変更する能力があるため、チャンネル
・レジスタ87の内容は、第2A図および第2B図と関連して
上で説明した復号されたチャンネル・ナンバ・レジスタ
の内容と必ずしも対応しない。後者のレジスタは現在実
行しているプリミティブが開始されたチャンネルの見出
しを含み、一方チャンネル・レジスタ87は現在制御信号
が与えられているチャンネルの見出しを含む。この区別
が本発明の理解にとって重要である範囲において、下記
でさらに完全に説明される。

リンク・レジスタ88はＡバス60から入力を受け取り、デ
コーダ89に出力を与えるように接続される。リンク・レ
ジスタ88の４ビットはデコーダ89によって復号され、16
ビットを発生するが、これらの各々はタイマ・チャンネ
ルの１つと関連している。これらの16ビットは線90によ
って第4A図のブランチPLA41と第4D図のサービス・スケ
ジューラに接続される。リンク・レジスタ88は、サービ
ス・プロセッサがリンク・レジスタ88に所望のチャンネ
ルの見出しを書込むだけで、マイクロ命令によって制御
されている全てのチャンネルに対するサービスのスケジ
ュールを作成することのできる手段を提供する。リンク
・レジスタ88は、第2A図と第2B図に関して上述したリン
ク・レジスタとは別のものである。リンク・レジスタ88
は、レジスタの見出しを有し、これに対し、もしあると
すればサービス・プロセッサによってリンク・サービス
要求がそのとき行われる。第2A図および第2B図に関連し
て上述したリンク・レジスタは、リンク・サービス要求
が行われたということを示し、まだこれに対する応答が
行われていないことを示す各チャンネルに対するフラグ
・ビットを有しているにすぎない。

本発明を実現するのに必要な程度に第4B図に示す実行ユ
ニットの詳細な特徴と動作を理解できるよう、第4B図
は、以下で更に十分な説明が行なわれる。

第4C図は、チャンネル・ハードウェアが示されている。
１つのチャンネルの詳細な構成要素が図示され、第５図
を参照して以下で説明される。タイマの残りの部分から
見れば、チャンネル・ハードウェアは、ここではER0−E
R15の符号が付けられている16個のイベント・レジス
タ、16個のデコーダ100内の１つおよび制御ロジック101
のブロックによって構成されているように見える。TCR
バスの各々は、16個のイベント・レジスタの各々に接続
される。ERTレジスタ63（第4B図）と双方向の通信を行
うERバスはデコーダ100に接続される。この手段によっ
て、イベント・レジスタのいずれか１つと第4B図に示す
実行ユニットとの間で値を転送することができる。明ら
かなように、タイマ・カウント値は、実行ユニットから
イベント・レジスタに転送されてマッチ・イベントを設
定し、捕捉イベントに応答してイベント・レジスタから
実行ユニットに転送される。

チャンネル・レジスタ87（第4B図）からの線89は、ロジ
ック101を制御するために接続され、これに対して現在
サービスを受けているチャンネルを示す。制御ロジック
101は、またマイクロ命令デコーダ39（第4A図）から直
接またはマルチプレクサ102を介して複数の入力を受け
る。更に、制御ロジック101はブランチPLA41（第4A図）
に出力を与える。最後に、サービス・バス105は、制御
ロジック101に対して種々のチャンネルから第4D図のス
ケジューラにサービス要求を伝達する手段を設ける。再
び、チャンネル・ハードウェアの機能は以下で詳細に説
明される。

第4D図は、タイマのホスト・インターフェース部を示
す。上で示されたように、BIU22はIMBに対して必要な従
属専用のインターフェースを提供し、ホストCPUがタイ
マのレイジスタをアクセスすることを可能にする。BIU2
2は、RAMバス110に対し双方向に接続されパラメータRAM
アドレス・バス111に出力を与えるように接続される。
第4D図に示された装置の残り部分は、スケジューラ11
2、システム・レジスタ113、パラメータRAM114、プリミ
ティブ選択レジスタ115およびホスト・サービス要求レ
ジスタ116によって構成され、これらは全てRAMバス110
と双方向に接続される。

スケジューラ112は、16個のタイマ・チャンネルをサー
ビス・プロセッサの資源に割当てる手段によって構成さ
れる。図示のように、２個のチャンネル優先レジスタ、
リンク・レジスタ、復号化チャンネル数レジスタおよび
サービス許可ラッチ・レジスタ（すべて第2A図と第2B図
を参照して上述された）は、スケジューラ112内に存在
すると考えてよく、全てRAMバス110と双方向に接続され
る。

スケジューラ112は、マイクロ命令デコーダ39から１ビ
ットの入力を受取り、これは特定のチャンネルに対する
サービスが終了したことを示す。これはスケジューラ11
2が保留中のいずれのサービス要求を次に実行するかを
決定するプロセスが起動される。スケジューラ112は、
またマイクロ命令デコーダ39に１ビットの出力を与え、
いずれのチャンネルに対しても現在サービスのスケジュ
ールが立てられていないことを示し、これはまた「アイ
ドル」状態と呼ばれる。

スケジューラ112は、48ビットによって構成されるサー
ビス・バス120から入力を受けとるが、これは線105から
の16ビット、線90を経由するデコーダ89からの16ビット
およびホスト・サービス要求レジスタ116からの16ビッ
トを結合することによって形成される。これらの48ビッ
トは、チャンネル・ハードウエア自身が現在サービスを
要求しているチャンネル、リンク・レジスタ88によって
現在サービスが要求されているチャンネルおよびホスト
サービス要求レジスタ116によってサービスが要求され
ているチャンネルをそれぞれ示す。スケジューラ112は
これらの入力を受入れ、チャンネル優先レジスタの値に
よって示されるように、サービスが要求されているチャ
ンネルの相対的優先順位を検討し、いずれのチャンネル
が次にサービスされるべきかを決める。選択されたチャ
ンネルの４ビットの指定信号が、線86を介してマルチプ
レクサ85、プリミティブ選択レジスタ115、およびホス
ト・サービス要求レジスタ116に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ11
2の計画は、低い優先順位のチャンネルでも最終的には
サービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ112はサービスを順繰りに割
当てる。

スケジューラ112がサービスを行う新しいチャンネルを
選択する各状況（すなわち少なくとも１つのサービス要
求が保留中であって現在いずれのチャンネルもサービス
されていない）はタイム・スロット境界と呼ばれる。ス
ケジューラ112によって使用される計画は、各７つの使
用可能なタイム・スロットの内４つを高位の優先順位に
設定されたチャンネルに割当てられ、７つの内２つが中
位の優先順位に設定されたチャンネルに割当てられ、７
つの内１つが低位の優先順位のチャンネルに割当てられ
る。使用されている特定のシーケンスは、高位、中位、
高位、低位、高位、中位、高位である。もしタイム・ス
ロット境界において該当する優先順位のチャンネルに保
留中のサービス要求がなければ、スケジューラ112は下
記の計画に従って次の優先順位に進む。高位−中位−低
位、中位−高位−低位および低位−高位−中位。

スケジューラ112中には、各チャンネルに対するサービ
ス要求ラッチがあり、これはいずれのタイプのサービス
要求がそのチャンネルに対して保留された場合でも必ら
ずセットされる。このラッチは、タイム・スロットがそ
のチャンネルに対し割当てられた場合、スケジューラ11
2によってクリアされ、サービスが終了するまで再びア
サートされることはない。これは、スロット間にアイド
ル状態が無く他のチャンネルがペンディングのサービス
要求を有しているならば、いずれのチャンネルも２つの
連続したタイム・スロットに割当てられないことを意味
する。

同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ112は、
サービスを要求する全てのチャンネルにサービスが受け
られることを保証する。同じ優先順位のチャンネルのグ
ループでは、番号の一番低いチャンネルが最初にサービ
スを受ける。

勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、これが優先順位の最
も低い要求に対してさえサービスを保証するからであ
る。

パラメータRAM114は、16個のタイマ・チャンネルの各々
に対して各16ビット幅の６個のパラメータ・レジスタに
よって構成され、合計192バイトのRAMを有する。パラメ
ータRAM114は、ホストCPUとサービス・プロセッサの両
方がその中で読出しおよび書込みを行うことができると
いう意味で「デュアル・アクセス」であるが、これらの
内の１つしか一時にアクセスすることができない。アド
レス・マルチプレクサ122とデータ・マルチプレクサ123
は、サービス・プロセッサとホストCPUのいずれがアク
セスを行うかを選択する。ここで図示していない属性ロ
ジックが実際にはいずれのバス・マスタがアクセス可能
かを決定する。アドレス・マルチプレクサ122は、アド
レス・レジスタ80からおよびパラメータRAMアドレス・
バス111を介してBIU22からアドレスを受取るために接続
される。データ・マルチプレクサ123は、RAMバス110と
マルチプレクサ77に対し双方向に接続される。パラメー
タRAM114にアクセスするために、サービス・プロセッサ
がアドレスを発生する方法は、以下で本発明に関係する
程度に詳しく説明する。しかし、アドレスはチャンネル
・レジスタ87（第4B図参照）の現在の内容を直接基礎と
してあるいはオフセット値を加えることによって変更さ
れた内容にもとずいて発生できることに留意する必要が
ある。これらのアドレスシング・モードは、その中でパ
ラメータRAMのアドレスが現在のチャンネルに関連して
特定されるが、サービス・プロセッサによる実行を意図
するプリミティブを作成する際に極めて大きなフレキシ
ビリティを提供する。

パラメータRAM114の設計に際して他の重要な面として、
干渉性の問題がある。もしホストCPUが、例えば、チャ
ンネル０によって使用するためパラメータRAM114に幾つ
かのパラメータを書込んでいるプロセスにあれば、全て
ではないが若干のパラメータが書き込まれた後、サービ
ス・プロセッサによって実行されたサービス・ルーチン
はこれらのパラメータを使用できないことということが
大切である。マルチ・バイトでは、逆の方向、すなわ
ち、サービス・プロセッサからホストCPUに転送されて
いるパラメータに同様の問題が存在する。干渉性の問題
を処理する方法には、技術上周知の多くの異なった方法
がある。完全を期するため、好適な実施例で使用される
干渉性に対応する計画を以下で要約して説明する。

パラメータRAM114を構成する16ビット・ワードの１つ、
この場合、チャンネル０のパラメータ・レジスタ５と指
定されたワード（第2B図参照）は、干渉データ制御レジ
スタ（CDC;coherent data control）として使用される
ように指定される。このレジスタのビット15はセマフォ
・ビット（semaphore bit）として使用される。サービ
ス・プロセッサまたはホストCPUのいずれかがパラメー
タRAM114にアクセスすることを希望する場合、このセマ
フォ・ビットが先ずチェックされ、もしこれがデットさ
れているならば、セマフォ・ビットがクリアされるま
で、干渉データ（coherent data）の転送に使用される
これらのロケーションに対するアクセスは保留される。
可能なバス・マスタの１つが干渉転送（coherent trans
fer）を行うことを希望すれば、これは先ずセマフォ・
ビットをセットし、次にこの転送を実行し、次にこのセ
マフォ・ビットをクリアする。この計画が実行されるこ
とを知るため、ホストCPUとサービス・プロセッサとの
両方によって実行されるプログラムを書くことはプログ
ラムに委ねられている。

ビット14は、３つまたは４つのパラメータ（各16ビッ
ト）が干渉的に転送されるべきであることを指示するモ
ード・ビットである。もし３つのパラメータが転送され
るべきであれば、チャンネル１のパラメータ・レジスタ
０−２として指定されたワードが保護されたロケーショ
ンとして使用される。もし４つのパラメータが転送され
るべきであれば、チャンネル１のパラメータ・レジスタ
３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
ものであるからである。

プリミティブ選択レジスタ115は、上述した４個のチャ
ンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、RAMバス110に対し双方向に接
続され、また線86からサービスを受けているチャンネル
を示す入力を受ける。チャンネル・プリミティブ選択レ
ジスタの出力は、マイクロエンジンのプリミティブ選択
・ロジックに与えられる。

ホスト・サービス要求レジスタ116は、上述した２つの
ホスト・サービス要求レジスタによって構成される。ホ
スト・サービス要求レジスタ116は、RAMバス110と双方
向に接続され、サービス・バス120に16ビットの出力を
与える。上述したように、ホスト・サービス要求レジス
タ116は、現在サービスを受けているチャンネルを指示
するスケジューラ112から入力を受け取る。更に、ホス
ト・サービス要求レジスタ116は、ブランチPLA41から入
力を受取り、これに出力に導出す。

第4D図のどこにも示されていない残りのレジスタは、単
にシステム・レジスタとして特徴づけられ、ブロック11
3で示される。このグループに含まれるものには、ブラ
ンチPLA41に入力を与えるホスト・シーケンス・レジス
タがある。モジュール・コンフィギュレーション・レジ
スタ、モジュール・テスト・レジスタおよび位相割込み
イネーブル・レジスタのような他のレジスタは、割込み
発生ロジックのようなここに図示されていないタイマ・
ロジックの部分に出力を与える。

本発明を実現するために必要な範囲で第4D図に示すホス
ト・インターフェースとスケジューラ部分の詳細な特徴
と動作が以下で更に十分に説明されるであろう。

明らかなように、第4A図−第4D図に示す装置は、開示し
ているシステムと同程度に複雑なシステムの可能な各論
理回路構造を必ずしも含めることができない。しかし、
開示したタイマの全体の構造と機能は、説明した装置か
ら当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御ハードウエ
アを示す。好適な実施例では、16個のタイマ・チャンネ
ルの各々は、１つおきにあらゆる点で絶対的に同一のも
のである。「チャンネル直交性」（channel orthogonal
ity）と呼ぶこのシステムの特徴の１つの重要な面であ
るこの特徴は、１つのチャンネルによって実行される全
ての機能が、他のいずれのチャンネルによっても実行す
ることができることを意味する。したがって、第５図に
示すハードウエアは、以下で特に述べる項目を除いて、
好適な実施例の16個のチャンネルの各々に対して同一の
ものである。

各タイマ・チャンネルのイベント・レジスタ130は、捕
捉レジスタ131、マッチ・レジスタ132および同等以上比
較器133によって実際に構成される。捕捉レジスタ131
は、転送ゲート134を介してERバスに接続され、捕捉レ
ジスタ131の内容がERバス上にロードされるのを可能に
する。マッチ・レジスタ132は、転送ゲート135を介して
ERバスに対し双方向に接続される。捕捉レジスタ131
は、転送ゲート136によってTCR1バスまたはTCR2バスの
いずれかからロードされる。同じ転送ゲート137は比較
器133への一方の入力がTCR1バスであるかTCR2バスであ
るかを制御する。比較器133に対する他方の入力は、常
にマッチ・レジスタ132である。

第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン140は、ピン制御ロジック141のブロ
ックに接続される。ピン制御ロジック141は、ピン140が
入力タイマ用のピンとして構成されるかまたは出力タイ
マ用のピンとして構成されるかを決定する。ピン140が
入力用のタイマのピンとして構成される場合、ピン制御
ロジック141は捕捉イベントをトリガする目的のため
に、正方向に向かう遷移、負方向に向かう遷移またはい
ずれかの遷移を認識できるように構成する。出力用に構
成された場合、ピン制御ロジック141は、マッチ・イベ
ントの発生によって、論理高レベルまたは論理低レベル
を発生し、またはレベルの変化即ちトグルするようにプ
ログラムすることができる。更に、マッチ・イベントの
発生に関係なく、上述した３つの可能性のいずれかを強
制的に発生させることが可能である。サービス・プロセ
ッサは、状態制御（それによってピンの状態が「強制」
される）、動作制御（それによって検出されるべき遷移
または発生すべきレベルが選択される）および方向制御
（それによってピンが「入力」または「出力」として構
成される）入力を介してピン制御ロジック141に対する
制御を行い、その状態を状態出力によって監視すること
ができる。

遷移検出ラッチ145は、ピン制御ロジック141からの入力
を受取るために接続される。ピン140における特定の遷
移がロジック141によって検出された場合、およびもし
ピンが入力用に構成されている場合、ラッチ145がセッ
トされる。ラッチ145は、マイクロコードの制御下でサ
ービス・プロセッサによってクリアまたはニゲートされ
る。以下で更に説明する一定の状況下では、遷移検出ラ
ッチ145は連続的にニゲートされる。

マッチ認識ラッチ150は、ピン制御ロジック141に入力を
与えるために接続される。もし、マッチ・レジスタ132
の内容がTCRバスの選択された１つの状態と「マッチ」
し、かつその他の論理的条件が満足されればマッチ認識
ラッチ150はセットされる。このことが発生し、かつも
しピン140が出力用に構成されていれば、選択された遷
移がピン制御ロジック141によってピン140に発生する。
マッチ認識ラッチ150は、マイクロコードの制御下でサ
ービス・プロセッサによってニゲートされる。

遷移検出ラッチ145の出力は、第1ORゲート146と第1AND
ゲート147の入力に接続される。ORゲートの他方の入力
は、マッチ認識ラッチ150の出力である。ORゲート146の
出力は、捕捉イベント・ロジック148に接続される。捕
捉イベント・ロジック148は、また２つのカウンタの一
方（タイム・ベース制御♯２）を示す制御信号を受取
る。捕捉イベント・ロジック148の出力は、転送ゲート1
36に接続される。ORゲート146の出力がアクティブにな
ると、捕捉イベント・ロジック148は、タイム・ベース
制御♯２にしたがって、TCR1バスまたはTCR2バスの現在
の値を捕捉レジスタ131にロードさせる。明らかなよう
に、捕捉イベントは、遷移の検出またはマッチ・イベン
トのいずれかによってトリガされる。

ANDゲート147の他方の入力は、サービス・プロセッサの
制御下にある制御信号MTSRE［マッチ／遷移サービス要
求イネーブル（Match/Transition Service Request Ena
ble）］である。ANDゲート147の出力は、TDL［遷移検出
ラッチ（Transition Detect Latch）］と呼ばれる制御
信号であり、サービス・プロセッサのブランチPLAに接
続されると共に第2ORゲート149の１つの入力を構成す
る。ORゲート149の出力は、図示のチャンネルに対する
サービス要求信号であると考えてもよい。

第2ANDゲート151は、マッチ認識ラッチ150の出力に接続
された第１入力とMTSRE制御信号に接続された第２入力
を有する。ANDゲート151の出力は、MRL［マッチ認識ラ
ッチ（Match Recognition Latch）］と呼ばれる制御信
号を構成しサービス・プロセッサのブランチPLAに接続
されるとともにORゲート149の入力でもある。

インバータ162は、MTSRE制御信号に接続された入力とOR
ゲート163の一方の入力に接続された出力を有する。OR
ゲート163の他方の入力はサービス・プロセッサからの
制御信号であり、遷移検出ラッチ145をニゲートにす
る。ORゲート163の出力は、遷移検出ラッチ145のクリア
またはリセット入力に接続される。

TDLおよびMRLから以外のORゲート149に対する２つの入
力は、ホスト・サービス要求ラッチ153およびリンク・
サービス要求ラッチ154の出力である。これらはいずれ
もタイマ・チャンネルのハードウエア内に物理的に位置
していないが、より正確にはスケジューラ内に位置して
いるものと考えることができる。ORゲート149は、第4D
図のスケジューラ112内に位置していると考えてもよい
が、その出力は、このチャンネルに対するサービス要求
信号である。

第3ANDゲート155は、マッチ認識ラッチ150の入力に接続
された出力を有する。ANDゲート155の第１入力は、イン
バータ156の出力であり、このインバータ156の入力は遷
移検出ラッチ145の出力に接続される。ANDゲート155の
第２入力は、マッチ認識イネーブル・ラッチ157の出力
であり、このラッチはマッチ認識ラッチ150の出力とイ
ベント・レジスタ書込み制御信号に接続された入力を有
する。ER書込み制御信号は、また転送ゲート135を制御
する。ANDゲート155の第３入力は、比較器133の出力で
ある。ANDゲート155の第４入力は、NANDゲート160の出
力である。

NANDゲート160の一方の入力は、マッチ・イネーブル・
ラッチ161の出力である。マッチ・イネーブル・ラッチ1
61は、16個全てのタイマ・チャンネルの間で共有され、
いずれかの１つのチャンネル制御ハードウエア内に位置
しているものとして考えることは適当でない。NANDゲー
ト160の他方の入力は、図示のチャンネルが現在サービ
ス・プロセッサによってサービスされていることを示す
信号である（すなわち、この信号は第4B図のチャンネル
・レジスタの複合化出力から得られる）。マッチ・イネ
ーブル・ラッチ161はまサービス・プロセッサによるい
ずれかのチャンネルに対するサービスの開始時点すなわ
ちタイム・スロット境界でのセット信号によってセット
される。したがって、デフォルト状態とはサービスを受
けているチャンネルに対してマッチが禁止されることで
ある。エントリ・ポイント中のイネーブル・ビットある
いはマイクロプログラム・カウンタの初期値は、タイム
・スロットに対し割当てられるチャンネルのためのサー
ビス・プログラム用であるが、もしそれがセットされて
いるなら、マッチ・イネーブル・ラッチ161がクリアさ
れる。マイクロエンジンがアイドル状態であれば、いつ
もこのマイクロエンジンからのマッチ・イネーブル信号
がまた存在し、その結果、サービス・プロセッサがアイ
ドル状態である間に、チャンネルの見出しがたまたまチ
ャンネル・レジスタ87の内容に対応するチャンネルに一
致するために、照合が偶然に禁止されることはない。

マッチ認識イネーブル・ラッチ157とマッチ・イネーブ
ル・ラッチ161の詳細な機能は、本発明と関係する範囲
で以下さらに説明される。しかし、要約すれば、マッチ
・レジスタ132がサービス・プロセッサによって書き込
まれるまで、マッチ認識イネーブル・ラッチ157は次の
照合を無視することによって単のマッチ・レジスタ値に
対する複数の照合を防ぐ動作を行ない、そしてもしその
ような照合が実行中のプリミティブによって特にイネー
ブルされないなら、マッチ・イネーブル・ラッチ161は
現在サービス中のチャンネル上に照合が発生するのを無
効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器133の性質である。上述したように、
これは同等以上比較器である。この論理的な機能は、正
の整数の組のような一連の無限数の概念で容易に理解す
ることができるが、しかし有限の長さのフリーランニン
グ・カウンタを使用することによって示されるモジュロ
演算との関係ではそれほど明確ではない。TCRは両方と
も独自クロックであるかのように、時間をカウントす
る。これらのクロックの周期は、それらのクロック入力
の周波数によって決まるが、しかしいずれも好適な実施
例では2¹⁶の異なった状態を有している。これらの状態
は0000（16進法）からFFFF（16進法）にわたっている。
いずれのカウンタも、FFFF（16進法）のカウントからイ
ンクリメントされた場合、0000（16進法）に単純に進
む。特定のマッチ・レジスタの値が現在のTCRの値（ク
ロックの手の前方）を超えるかどうかまたは現在のTCR
の値（クロックの手の後方）未満であるかどうかを判定
しようとする場合、概念上の困難が発生するが、その理
由は、いずれの場合でも、TCRの値（クロックの手）が
最終的にマッチ・レジスタの値に追い付きこれを通過す
るからである。

比較器133に対して選ばれた同等以上という定義は下記
の通りである。クロックの手が回るに連れてこの手の直
ぐ前にあるクロックの面の半分は、現在の時間より進ん
でいると定義され、このクロックの面の他の半分は、現
在の時間よりも遅れていると定義される。さらに正確に
いえば、もしマッチ・レジスタの値が選択されたTCRの
値に対して8000（16進）以下の負でない16進数値を加え
ることによって得ることができれば（この加算は、通常
のモジュロFFFFプラス１（16進）演算にしたがって行わ
れる）、そのときこの選択されたTCRの値はマッチ・レ
ジスタの値と同等以上ではないといわれる。この関係が
真である限り、比較器133は出力を発生しない。もしこ
の関係が真でなければ、この選択されたTCRの値はマッ
チ・レジスタの値に対して同等以上であるといわれ、比
較器133はその出力をアサートする。もしマッチ・レジ
スタの値がマッチ・レジスタ132に書込まれ、この選択
されたTCRの値が既にマッチ・レジスタの値に対して同
等以上であれば、比較器133は直ちにその出力をアサー
トする。このことは重要であり、その結果、ピン140か
らの出力は照合機能によってイリガされるべきであり、
サービス・プロセッサが比較値マッチ・レジスタ132に
「非常に遅くなってから」書込んだために「失われる」
が、ピン140からの出力は遅れて実行され、完全に失わ
れるわけではない。

従来技術のタイマは、一般的に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたソフ
トウェアは照合値を書込む前に、TCR値が大き過ぎない
かを先ずチェックしなければならない。本発明によるタ
イマ・チャンネルの上述した機能性はこの問題を緩和し
ている。

上述した同等以上の比較機能を8000（16進）以外の値で
定義することが可能である。この数字は、8000（16進）
が使用している16ビットカウンタのFFFF（16進）の全体
の幅1/2であるためにこの好適な実施例で選ばれてい
る。これによって、TCRの全範囲の半分に等しいサイズ
の「窓」が効率的に生みだされ、照合値が即時の出力を
導出しないでTCRへ書き込まれる所定の用途に対して選
択された特定の数は、使用されているカウンタの全範囲
と所望の窓のサイズによって決まる。

本発明の原理は、第５図に示す好適な実施例の分析から
最も良く理解することができる。ここに示す装置の特徴
にはTCR1またはTCR2のいずれかと関連づけられる入力
（捕捉）および出力（マッチング）タイマ機能の両方を
実行する能力いずれかのTCRと関連するマッチングを実
行し、かつマッチング・イベントに応答して自動的にい
ずれかのTCRと関連する捕捉を実行する能力および捕捉
機能が遅れて発生したかどうかをサービス・プロセッサ
が判断することのできるタイム−アウト・ウィンドを同
時に作るために動作しているマッチング機能と共に捕捉
機能を実行する能力である。

図示のチャンネル・ハードウェアは単にマッチング・レ
ジスタ132に値を書き込むことによってマッチング機能
を実行するように構成され、これはマイクロコードに制
御されたサービス・プロセッサによって実行される。も
しピン140の出力がマッチング機能に応答することを希
望されれば、ピン制御ロジック141はマッチング識別ラ
ッジ150の出力に応答してＨの論理レベルまたはＬの論
理レベルを発生し、または論理レベルを変化さすように
構成される。図示のチャンネル・ハードウェアは、ピン
制御ロジック141が立ち上がり遷移または立ち下がり遷
移のいずれか一つを検出し、これに応答して遷移検出ラ
ッチ145をセットするように構成することによって補捉
機能を実行するように構成される。

マイクロコードに制御されたサービス・プロセッサで発
生した２つの制御信号、タイム・ベース・コントロール
１とタイム・ベース・コントロール２は、いずれのTCR
がそれぞれマッチングおよび補捉機能と関連しているか
を決定する。タイム・ベース・コントロール１はTCRバ
スの内いずれが転送ゲート137を介して比較器133に接続
されているかを決定し、補捉ロジック148を解するタイ
ム・ベース・コントロールにはいずれのTCRバスが転送
ゲート136を介して補捉レジスタ131に接続されているか
を決定する。イニシアライゼーション・プリミティブの
実行中にサービス・プロセッサによって一度セットされ
るとこれらの制御信号は、サービス・プロセッサがこれ
らの信号を変更するまでセットされたままである。この
サービス・プロセッサは好適な実施例の16個のチャンネ
ルの各々に対してタイム・ベース・コントロール信号を
独立して制御することができる。

補捉およびマッチング機能に対して別個のタイム・ベー
ス・コントロール信号を設けることによって、いずれの
機能も２つのTCRのいずれかと関連づけられることがで
きる。この能力は、従来技術のタイマサブシステムより
もはるかに柔軟性を有している。更に、タイマ基準信号
のいずれもがTCRバスを介して16個のチャンネル全てに
とって等しく入手可能であるという事実によって従来の
既知のシステムに対して柔軟性が増加する。

第５図の装置の他の特徴は、マッチング・イベントの結
果として補捉機能を自動的に実行する能力である。マッ
チング識別ラッチ150の出力はORゲート146に対する入力
の１つとして加えられる。ORゲート146の出力が補捉イ
ベント・ロジック148を制御するから、マッチング識別
ラッチ150の断定によって補捉イベント・ロジック148が
補捉レジスタ131に選択されたTCRバスの現在値を自動的
に加えることは明らかである。

第６図は、マッチング動作中の第５図の装置の動作を示
す。タイミング・システム全体によって使用される基本
システム・クロックは、実際には完全に２サイクルを通
過し、システムの各マイクロ・サイクルに対して４つの
位相（T1、T2、T3およびT4）を有している。１つのマイ
クロ・サイクルは、サービス・プロセッサが１つのマイ
クロ命令を実行するのに必要とする時間に相当する。チ
ャンネル・ハードウエアの目的のため、２マイクロ・サ
イクルに等しい分解期間が形成されている。この分解期
間は、更に４つの分解状態（RS1、RS2、RS3およびRS4）
に分割され、その各々の長さはシステム・クロックの１
サイクル全体に等しい。TCR1およびTCR2は、いずれも各
RS1の分解状態の間にインクリメントされ、TCRバスの値
はRS2の始め迄に新しいTCRの内容を反映するように変更
されている。一般的に、マッチング・イベントは状態RS
2およびRS3に基づいて条件づけられ、補捉イベントはRS
3およびRS4に基づいて条件づけられる。波形「コンパレ
ータ」によって示すように、比較器33の出力は、選択さ
れたTCRバスの値がマッチング・レジスタ132の内容以上
に変化するのに続いてRS3の間に活性になる。なおRS3内
であるがその直後に、マッチング識別ラッチ150が断定
され、ピン制御ロジック141のプログラムされている全
てのピン状態の変化が発生する。補捉イベント・ロジッ
ク148はRS3およびRS4の間にイネーブルされ、したがっ
て、RS4の端部以前に発生するORゲート146の出力によっ
て、選択されたTCRの値の補捉が補捉レジスタ131にトリ
ガされる。マッチング識別ラッチ150はRS3の間に断定さ
れるから、マッチング・イベントによって自動的に発生
される補捉イベントは、TCRの値の次ぎの変化に先立っ
て発生する。したがって、上述のハードウエアは、マッ
チング・イベントを実行し、トリガしているマッチング
・イベントと同一の分解期間内にそこから発生する補捉
イベントを自動的にトリガすることができる。この能力
は、従来入手可能であったタイマに対して大きな進歩で
あるが、この従来のタイマは、出力イベントに応答して
入力イベントを生じさせるためにホストCPUの干渉が必
要であり、従って、一般的にマッチングを発生したタイ
マ基準信号の同じ状態を確実に補捉することができな
い。

好適な実施例のさらに別の特徴は、補捉イベントの発生
に対してタイム−アウト状態を設けるためにマッチング
・イベントを使用する能力である。これを行うため、ピ
ン制御ロジック141を構成するためにサービス・プロセ
ッサを使用して特定の遷移を検出し、またマッチング・
レジスタ132に値を書き込んでいる。したがって、補捉
およびマッチング機能がいずれもイネーブルされる。も
しマッチング・イベントの発生する前に所望の遷移が検
出されれば、マッチング・イベントはANDゲート155を介
してインバータ156の出力によって禁止される。したが
って、サービス・プロセッサが補捉イベントによって発
生されるサービス要求に応答する場合、マッチング・レ
ジスタＬおよびTDL信号の状態によって示されるよう
に、遷移検出サービス要求のみが保留になる。しかし、
もしマッチング・イベントが最初に発生すれば、サービ
ス・プロセッサが応答する場合にMRL信号が断定され
（この場合TDL信号は断定されても断定されなくてもよ
い）、所望の遷移がマッチング・イベントの前に発生し
ないことを示す。したがって、マッチング・イベントは
補捉イベントに対するタイム−アウト・ウインドとして
機能する。MRLおよびTDL信号は、ブランチ条件として好
適な実施例ではサービス・プロセッサが入手可能である
ため、サービス・プロセッサはこれらの信号の状態から
所望の遷移がマッチング・イベントに先行し適当に応答
しているかどうかを判断することができる。

開示の装置は従来入手可能なマルチ基準タイマのサブシ
ステムに対して非常に強化された柔軟性と機能を提供す
る。開示のシステムでは、全てのタイマ機能は入手可能
なタイムの基準の全てに対して関連づけられることがで
きる。更に、開示したシステムの各チャンネルで入手可
能な２つのタイマの機能は、上述したタイム−アウト・
ウインドの場合のように、相互に関連することが可能で
ある。

好適な実施例に対する１つの可能な変更には、２つのレ
ジスタ（補捉とマッチング）を１つのレジスタで代替す
ることがある。チャンネル・ハードウエアの構成によっ
て、２つのレジスタと論理的に等価である１つの物理的
レジスタで上述した機能の全てを実行することが可能で
ある。

本発明は特定の実施例を参照して図示し説明したが、特
許請求の範囲とその精神内での種々の変更と変形が当業
者にとって明らかである。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロック図であり、この一部が本発明の好適な実施例であ
る。 第2A図〜第2B図は、本発明の好適な実施例を構成するタ
イマのメモリ・マップを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第4A図〜第4D図は、好適な実施例のタイマの構造を示す
詳細ブロック図である。 第4E図は第4A図〜第4D図に記載された各ブロック図の接
続関係を説明するための図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 第６図は、第５図のタイマ装置における種々のタイミン
グ関係を示すタイミングチャートである。 10……マイクロコンピュータ、13……シリアル・インタ
ーフェース、12……IMB、14……記憶装置、15……タイ
マ、16……シリアル・インテグレーション・モジュー
ル、20……サービス・プロセッサ、チャンネル……21a
−21p、23……サービス・バス、24……イベント・レジ
スタ・バス、24、25……タイマ・レジスタ・カウント・
バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ジェイ・ベグリカ アメリカ合衆国テキサス州オースチン、ク リークビュー・ドライブ10622 (56)参考文献 特開 昭52−113644（ＪＰ，Ａ) 特開 昭60−186939（ＪＰ，Ａ) 特開 昭56−99528（ＪＰ，Ａ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】少なくとも２つのタイマ基準信号（TCR1,T
   CR2）に応答するタイマ（21,CH.0）であって： マッチ・レジスタ（132）； 捕捉レジスタ（131）； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第１タイマ基準選択手段（137）； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第２タイマ基準選択手段（136）； 前記マッチ・レジスタの内容と前記第１タイマ基準選択
   手段により選択されたタイマ基準信号の値に応答し、も
   し前記第１タイマ基準選択手段により選択されたタイマ
   基準信号の値と前記マッチ・レジスタの内容との間に所
   定の関係が存在すれば、マッチ出力を発生するマッチ論
   理手段（133）；および 前記マッチ出力またはタイマに対する外部入力（140）
   に応答して、前記第２タイマ基準選択手段により選択さ
   れたタイマ基準信号の値を前記捕捉レジスタにロードす
   る捕捉論理手段（148）； から成るタイマ。
2. 【請求項２】前記外部入力に応答して第１サービス要求
   信号（TDL）を発生し、前記マッチ出力に応答して第２
   サービス要求信号（MRL）を発生するサービス要求論理
   手段； からさらに構成されることを特徴とする請求項１記載の
   タイマ。
3. 【請求項３】複数の請求項１記載のタイマ（21,CH.0〜1
   5）；および 該複数のタイマの各々に前記少なくとも２つのタイマ基
   準信号を供給する手段； から成るタイマ・システム。
4. 【請求項４】少なくとも２つのタイマ基準信号を発生す
   る手段（TCR1,TCR2）とタイマ・チャンネル（FIG.5）に
   よって構成されるタイマ・システムにおいて、タイマ・
   チャンネルがさらに： マッチ・レジスタ（132）； 捕捉レジスタ（131）； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第１タイマ基準選択手段（137）； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第２タイマ基準選択手段（136）； 前記マッチ・レジスタの内容と前記第１タイマ基準選択
   手段により選択されたタイマ基準信号の値に応答し、も
   し前記第１タイマ基準選択手段により選択されたタイマ
   基準信号の値と前記マッチ・レジスタの内容との間に所
   定の関係が存在すれば、マッチ出力を発生するマッチ論
   理手段（133）；および 前記マッチ出力またはタイマに対する外部入力（140）
   に応答して、前記第２タイマ基準選択手段により選択さ
   れたタイマ基準信号の値を前記捕捉レジスタにロードす
   る捕捉論理手段（148）； から構成されることを特徴とするタイマ・システム。
5. 【請求項５】前記外部入力に応答して第１サービス要求
   信号（TDL）を発生し、前記マッチ出力に応答して第２
   サービス要求信号（MRL）を発生するサービス要求論理
   手段； からさらに構成されることを特徴とする請求項４記載の
   タイマ。
6. 【請求項６】ピン（140）；および 前記捕捉論理手段と前記マッチ論理手段に接続され、前
   記ピンで発生するイベントを検出するか、前記捕捉論理
   手段をトリガするか、あるいは前記ピンにイベントを発
   生することによって前記マッチ出力に応答するかのいず
   れかを行なうためのピン制御論理手段（141）； からさらに構成されることを特徴とする請求項５記載の
   タイマ・システム。