JP2024062701A - 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法 - Google Patents

貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法 Download PDF

Info

Publication number
JP2024062701A
JP2024062701A JP2022170725A JP2022170725A JP2024062701A JP 2024062701 A JP2024062701 A JP 2024062701A JP 2022170725 A JP2022170725 A JP 2022170725A JP 2022170725 A JP2022170725 A JP 2022170725A JP 2024062701 A JP2024062701 A JP 2024062701A
Authority
JP
Japan
Prior art keywords
layer
thickness
wafer
oxide film
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022170725A
Other languages
English (en)
Inventor
秀光 岡部
Hidemitsu Okabe
靖之 森川
Yasuyuki Morikawa
克成 岸川
Katsunari Kishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2022170725A priority Critical patent/JP2024062701A/ja
Priority to CN202311383696.6A priority patent/CN117936453A/zh
Publication of JP2024062701A publication Critical patent/JP2024062701A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

【課題】貼合せSOIウェーハにおいて、埋め込み酸化膜層および裏面酸化膜層の厚さを1.1μm以下としながら反り量を低減する。【解決手段】支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、支持用ウェーハの厚さが400±10μmであり、SOI層の厚さが30±1μmであり、埋め込み酸化膜層、および支持用ウェーハの埋め込み酸化膜層とは反対の側に形成された裏面酸化膜層の厚さがそれぞれ1μm以下であり、裏面酸化膜層の厚さから埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下である貼合せSOIウェーハを提供する。【選択図】図2

Description

本発明は、貼合せSOIウェーハ、および貼合せSOIウェーハの製造方法に関する。
従来、高周波デバイス用の基板として、SOI(Silicon On Insulator)ウェーハが使用されている。SOIウェーハは、支持用ウェーハ(例えば、シリコン単結晶ウェーハ)上に酸化シリコン(SiO)などの酸化膜層、およびSOI層(例えば、シリコン単結晶)が順次形成された構造を有している。
SOIウェーハを製造する方法の代表的なものの1つに、貼り合わせ法がある。貼り合わせ法は、支持用ウェーハおよび活性層用ウェーハの少なくとも一方に酸化膜層を形成し、次いで、これらのウェーハを酸化膜層を介して貼り合わせた後、1200℃程度の高温にて熱処理を施すことによりSOIウェーハを製造する方法である。
ところで、SOIウェーハには、シリコンと酸化シリコンとの体積差(SiO:2.7g/cm、Si:2.3g/cm)などの影響で反りが発生しやすいという課題がある。
特に、支持側ウェーハの厚さが一般的な725μm(φ200mmの場合)のSOIウェーハと比較して、支持側ウェーハの厚さが400μm程度の薄いSOIウェーハを製造する場合は、酸化膜層の影響が反りに対して顕著に現れる。
特許文献1には、支持用ウェーハとSOI層との間の埋め込み酸化膜層の厚さと支持用ウェーハの裏側に形成されている裏面酸化膜層の厚さとの厚み差などを制御して、貼合せ熱処理の際に生じていた貼合せ界面の結晶欠陥を低減するとともに、ウェーハに生じる反りを低減し得る、SOIウェーハの製造方法が開示されている。
特開2011-71193号公報
しかしながら、特許文献1に開示されている実施例では、埋め込み酸化膜層の厚さが3μm以上、裏面酸化膜層の厚さが1μm以上のSOIウェーハが対象となっており、これらの酸化膜層が1μm以下のSOIウェーハでは、反りを抑制することが困難であるという課題がある。
本発明は、埋め込み酸化膜層および裏面酸化膜層の厚さを1.1μm以下としながら、反り量を低減することができる貼合せSOIウェーハ、および貼合せSOIウェーハの製造方法を提供することを目的とする。
本発明の貼合せSOIウェーハは、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、前記支持用ウェーハの厚さが400±10μmであり、前記SOI層の厚さが30±1μmであり、前記埋め込み酸化膜層、および前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に形成された裏面酸化膜層の厚さがそれぞれ1.1μm以下であり、前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下であることを特徴とする。
本発明の貼合せSOIウェーハは、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、前記支持用ウェーハの厚さが400±10μmであり、前記SOI層の厚さが70±1μmであり、前記埋め込み酸化膜層、および前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に形成された裏面酸化膜層の厚さがそれぞれ1.1μm以下であり、前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下であることを特徴とする。
本発明の貼合せSOIウェーハは、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、前記埋め込み酸化膜層とは反対の側に酸化膜層が形成されていない前記支持用ウェーハの厚さが400±10μmであり、
前記SOI層の厚さが30±1μmであり、前記埋め込み酸化膜層の厚さが0μmより大きく、0.3μm以下であることを特徴とする。
本発明の貼合せSOIウェーハは、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、前記埋め込み酸化膜層とは反対の側に酸化膜層が形成されていない前記支持用ウェーハの厚さが400±10μmであり、
前記SOI層の厚さが70±1μmであり、前記埋め込み酸化膜層の厚さが0μmより大きく、0.3μm以下であることを特徴とする。
本発明の貼合せSOIウェーハの製造方法は、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成され、前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に裏面酸化膜層が形成された貼合せSOIウェーハの製造方法であって、前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差と、前記貼合せSOIウェーハの反り量との間の一次関数からなる相関式を算出する相関式算出工程と、前記反り量の許容範囲を設定する反り量設定工程と、前記相関式および前記反り量の許容範囲に基づいて、前記酸化膜厚み差の許容範囲を設定する厚み差設定工程と、前記酸化膜厚み差の許容範囲に基づいて前記埋め込み酸化膜層および前記裏面酸化膜層の厚さを、それぞれ1.1μm以下の範囲で設定する酸化膜層厚さ設定工程と、を含むことを特徴とする。
本発明の一実施形態にかかる貼合せSOIウェーハの断面図である。 活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程を説明する製造工程図である。 支持用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程を説明する製造工程図である。 本発明の第五の実施形態にかかる貼合せSOIウェーハの製造方法を説明するフローチャートである。 酸化膜厚み差と、貼合せSOIウェーハの反り量との関係を示すグラフである。
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。
本発明の貼合せSOIウェーハは、支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成されたウェーハである。
本発明の発明者らは、貼合せSOIウェーハの支持用ウェーハと酸化膜層の体積差の影響で反りが発生する現象について誠意研究を重ねた。その結果、裏面酸化膜層(ROX(Rear Oxide)層)の厚さから埋め込み酸化膜層(BOX(Buried Oxide)層)の厚さを差し引いた厚み差(以下、単に酸化膜厚み差と呼ぶこともある。)と、貼合せSOIウェーハの反り量との間に相関関係があることを見出し、この酸化膜厚み差を制御することで貼合せSOIウェーハの反りを抑制することができると考えた。
〔第一の実施形態〕
図1に示すように、貼合せSOIウェーハ10は、支持用ウェーハ12の上に埋め込み酸化膜層16を介してSOI層15が形成された貼合せウェーハである。支持用ウェーハ12の埋め込み酸化膜層16とは反対の側には裏面酸化膜層17が形成されている。
支持用ウェーハ12は、鏡面加工されたシリコン単結晶ウェーハであることが好ましい。SOI層15は、シリコン単結晶で形成された活性層である。酸化膜層16,17は、例えば熱酸化やCVDによって形成することができる。
第一の実施形態の貼合せSOIウェーハ10は、支持用ウェーハ12の厚さが400±10μmであり、SOI層15の厚さが30±1μmであり、埋め込み酸化膜層16および裏面酸化膜層17の厚さは、それぞれ1.1μm以下であり、酸化膜厚み差が-0.3μm以上、1.0μm以下であることを特徴とする。
なお、酸化膜厚み差は、裏面酸化膜層17の厚さから埋め込み酸化膜層16の厚さを差し引いた値であり、例えば、埋め込み酸化膜層16の厚さが0.3μm、裏面酸化膜層17の厚さが0.1μmの場合は、酸化膜厚み差は-0.2μmである。
〔第二の実施形態〕
第二の実施形態の貼合せSOIウェーハ10A(図2、図3参照)は、支持用ウェーハ12の厚さが400±10μmであり、SOI層15の厚さが70±1μmであり、埋め込み酸化膜層16および裏面酸化膜層17の厚さは、それぞれ1.1μm以下であり、裏面酸化膜層17の厚さから埋め込み酸化膜層16の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下であることを特徴とする。
すなわち、第一の実施形態の貼合せSOIウェーハ10と第二の実施形態の貼合せSOIウェーハ10AとはSOI層15の厚さが異なる。
〔第三の実施形態〕
第三の実施形態の貼合せSOIウェーハ10D(図2、図3参照)の支持用ウェーハ12の埋め込み酸化膜層16とは反対の側には酸化膜層が形成されていない。
第三の実施形態の貼合せSOIウェーハ10Dは、支持用ウェーハ12の厚さが400±10μmであり、SOI層15の厚さが30±1μmであり、埋め込み酸化膜層16の厚さが0μmより大きく、0.3μm以下であることを特徴とする。
〔第四の実施形態〕
第四の実施形態の貼合せSOIウェーハ10C(図2、図3参照)の支持用ウェーハ12の埋め込み酸化膜層16とは反対の側には酸化膜層が形成されていない。
第四の実施形態の貼合せSOIウェーハ10Cは、支持用ウェーハ12の厚さが400±10μmであり、SOI層15の厚さが70±1μmであり、埋め込み酸化膜層16の厚さが0μmより大きく、0.3μm以下であることを特徴とする。
すなわち、第三の実施形態の貼合せSOIウェーハ10Dと第四の貼合せSOIウェーハ10CとはSOI層15の厚さが異なる。
上記各実施形態の貼合せSOIウェーハ10によれば、酸化膜層16,17の厚さを制御することによって、貼合せSOIウェーハ10の反り量を低減することができる。
具体的には、SOI層15の厚さが30±1μmである場合には、反り量を130μm以下とすることができ、SOI層15の厚さが70±1μmである場合には、反り量を180μm以下とすることができる。
次に、貼合せSOIウェーハ10の製造方法について説明する。
貼合せSOIウェーハ10は、活性層用ウェーハ11と支持用ウェーハ12とを埋め込み酸化膜層16を介在させて貼り合わせることによって形成するが、活性層用ウェーハ11側に酸化膜層11a(図2参照)を形成してから貼り合わせる方法と、支持用ウェーハ12側に酸化膜層12a(図3参照)を形成してから貼り合わせる方法とがある。
まず、活性層用ウェーハ11側に酸化膜層11aを形成してから貼り合わせる方法について説明する。
〔活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程〕
図2は、貼合せSOIウェーハ10の製造工程を示す製造工程図である。まず、図2に示すように、活性層用ウェーハ11および活性層用ウェーハ11を支持するための支持用ウェーハ12を用意する。活性層用ウェーハ11および支持用ウェーハ12は、ともに直径が200mmの鏡面加工されたウェーハが好ましい。
支持用ウェーハ12の厚さは400±10μmである。
次いで、活性層用ウェーハ11と支持用ウェーハ12をSC-1洗浄、純水リンスおよびフッ酸有機酸洗浄をこの順に行い、各ウェーハ表面を清浄化させる。
次いで、活性層用ウェーハ11の全面に酸化膜層11aを形成する。酸化膜層11aは後に埋め込み酸化膜層16となる。酸化膜層11aは、例えば熱酸化やCVDなどによって形成することができる。活性層用ウェーハ11に形成する酸化膜層11aの厚さは、最終的に得られる貼合せSOIウェーハ10の埋め込み酸化膜層16の厚さに応じて調整する。
次いで、活性層用ウェーハ11および支持用ウェーハ12に対して、SC-1洗浄、純水リンス、フッ酸有機酸洗浄をこの順に行い、各ウェーハ表面を水素終端させる。その後に、表面を水素終端させた2枚のウェーハ11,12を重ねて重石を乗せて加圧することによって2枚のウェーハ11,12を酸化膜層11aを介して接着し、重ね合わせウェーハ13とする。
次に、貼合せアニール熱処理を行う。貼合せアニール熱処理は、アニール炉で重ね合わせウェーハ13を一定時間加熱する工程と、加熱した炉内を徐々に常温まで下げる工程とを含む。貼合せアニール熱処理において、重ね合わせウェーハ13を一定時間加熱することで、貼合せ界面の接着強度を高めることができる。そして、加熱した炉内を徐々に常温まで下げることで、ウェーハ内部の残留応力を取り除くことができる。また、貼合せアニール熱処理を行うことで、重ね合わせウェーハ13には酸化膜層14が形成される。酸化膜層14は、支持用ウェーハ12側に形成される酸化膜層14Aと、活性層用ウェーハ11側に形成される酸化膜層14Bとを含む。
この際、処理時間によって支持用ウェーハ12に形成される酸化膜層14Aの厚さを制御することができる。この酸化膜層14Aは後に裏面酸化膜層17となる。また、活性層用ウェーハ11側に形成される酸化膜層14Bは、初めに活性層用ウェーハ11上に形成された酸化膜層11aの上から形成される。
次いで、熱処理を施した重ね合わせウェーハ13の活性層用ウェーハ11側に対し、その厚さが70±1μmのSOI層15となるように減肉化処理を施す。減肉化処理は平面研削、鏡面研磨により行われる。
これにより、支持用ウェーハ12の上に埋め込み酸化膜層16を介してSOI層15が形成され、支持用ウェーハ12の裏面に裏面酸化膜層17が形成され、SOI層厚さ70μmの貼合せSOIウェーハ10A(第一の貼合せSOIウェーハ10A)が得られる。
第一の貼合せSOIウェーハ10Aに対して、SOI層15の減肉化処理を行うことによって、裏面酸化膜層17が形成され、SOI層厚さ30±1μmの貼合せSOIウェーハ10B(第二の貼合せSOIウェーハ10B)が得られる。
また、第一の貼合せSOIウェーハ10Aに対して、裏面酸化膜層17の除去処理を行うことによって、裏面酸化膜層17が無く、SOI層厚さ70±1μmの第四の貼合せSOIウェーハ10Cを製造することができる。
さらに、第四の貼合せSOIウェーハ10Cに対して、裏面酸化膜層17の除去処理を行うか、または第二の貼合せSOIウェーハ10Bに対して、減肉化処理を行うことによって、裏面酸化膜層17が無く、SOI層厚さ30±1μmの第三の貼合せSOIウェーハ10Dを製造することができる。
〔支持用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程〕
次に、支持用ウェーハ12側に酸化膜層12aを形成してから貼り合わせる方法について説明する。
支持用ウェーハ12側に酸化膜層12aを形成する貼合せSOIウェーハの製造工程は、基本的に活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程と同じであるので、異なる点のみ説明する。
図3に示すように、支持用ウェーハ12の全面に酸化膜層12aを形成する。酸化膜層12aは、後に酸化膜層14Aと共に裏面酸化膜層17となる。すなわち、支持用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程では、裏面酸化膜層17は、酸化膜層12aとアニール熱処理により形成される酸化膜層14Aとから形成される。
酸化膜層12aの厚さおよびアニール熱処理により形成される酸化膜層14Aの厚さは、最終的に得られるSOIウェーハ10の裏面酸化膜層17の厚さに応じて調整する。
次いで、活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程と同様に、2枚のウェーハ11,12を酸化膜層12aを介して接着し、重ね合わせウェーハ13とし、貼合せアニール熱処理することにより、重ね合わせウェーハ13に酸化膜層14を形成する。
次いで、重ね合わせウェーハ13の活性層用ウェーハ11側を減肉化処理し、第一の貼合せSOIウェーハ10Aを得る。活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程と同様に、第二の貼合せSOIウェーハ10B、第三の貼合せSOIウェーハ10D、第四の貼合せSOIウェーハ10Cも得ることができる。
以上、活性層用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程と、支持用ウェーハ側に酸化膜層を形成する貼合せSOIウェーハの製造工程とを説明したが、活性層用ウェーハと支持用ウェーハの両方に酸化膜層を形成した後、活性層用ウェーハと支持用ウェーハとを貼り合わせて貼合せSOIウェーハを製造してもよい。
〔第五の実施形態〕
次に、第五の実施形態として、酸化膜厚み差と貼合せSOIウェーハの反り量との間の相関関係に基いた相関式を算出することによって貼合せSOIウェーハを製造する方法について説明する。
図4に示すように、第五の実施形態の貼合せSOIウェーハの製造方法は、第一の貼合せSOIウェーハ製造工程S1と、相関式算出工程S2と、反り量設定工程S3と、厚み差設定工程S4と、酸化膜層厚さ設定工程S5と、第二の貼合せSOIウェーハ製造工程S6とを有する。
第一の貼合せSOIウェーハ製造工程S1は、後述する相関式を算出するためのサンプルとなる貼合せSOIウェーハを製造する工程である。第一の貼合せSOIウェーハ製造工程S1では、埋め込み酸化膜層16の厚さおよび裏面酸化膜層17の厚さを変更しながら、複数の貼合せSOIウェーハ10を製造する。本実施形態では、埋め込み酸化膜層16の厚さを0.3μm、1.0μm、2.0μmなどに変更し、裏面酸化膜層17の厚さを0μm(裏面酸化膜層:無し)、0.3μm、1.0μm、1.04μm、1.3μm、2.23μmなどに変更している。
相関式算出工程S2は、第一の貼合せSOIウェーハ製造工程S1で製造された酸化膜層16,17の厚さが異なる複数の貼合せSOIウェーハを用いて、酸化膜厚み差と、貼合せSOIウェーハの反り量との相関関係を表す相関式を算出する工程である。
相関式算出工程S2では、まず、製造された貼合せSOIウェーハ10の反り量を測定する。反り量は、平坦度測定装置によって測定することができる。本実施形態では、平坦度測定装置が示すWARP値にBOW値の+/-の符号を付したものを反り量としているが、反り量の定義は適宜変更してよい。
次いで、酸化膜厚み差、反り量をコンピュータに入力したり、グラフにプロットしたりし、図5に示すようなグラフを得る。図5に示すグラフにおいて、横軸は酸化膜厚み差(μm)であり、縦軸は反り量(μm)である。
次いで、入力されたデータやグラフを回帰分析し、SOI層15の厚さ30μmの場合と、70μmの場合とでそれぞれ相関式を算出する。
酸化膜厚み差をx、反り量をyとすると、SOI層15の厚さが30μmの場合は、反り量と酸化膜厚み差の相関式は例えば数式(1)のような一次関数となる。
y = 176.1×x + 25.9 ・・・ (1)
数式(1)の直線を図5に符号L1で示す。
同様に、SOI層15の厚さが70μmの場合は、反り量と酸化膜厚み差の相関式は例えば数式(2)のような一次関数となる。
y = 174.1×x + 64.5 ・・・ (2)
数式(2)の直線を図5に符号L2で示す。
反り量設定工程S3は、貼合せSOIウェーハ10の反り量の許容範囲を設定する工程である。貼合せSOIウェーハ10の反り量の許容範囲は、仕様により適宜設定することができるが、例えば-100μm以上、+100μm以下に設定することができる。
厚み差設定工程S4は、相関式算出工程S2で算出した相関式、および反り量設定工程S3で設定した反り量の許容範囲に基づいて、酸化膜厚み差の許容範囲を設定する工程である。反り量の許容範囲を-100μm以上、+100μm以下に設定した場合、相関式およびグラフから、酸化膜厚み差の許容範囲は、SOI層15の厚さが30μmの場合は、-0.42μm以上、0.71μm以下、SOI層15の厚さが70μmの場合は、-0.20μm以上、0.94μm以下とすることができる。
なお、製造工程におけるバラつきを加味し、酸化膜厚み差の許容範囲を狭めることが好ましい。例えば、酸化膜厚み差の許容範囲は、SOI層15の厚さが30μmの場合は、-0.31μm以上、0.60μm以下、SOI層15の厚さが70μmの場合は、-0.09μm以上、0.83μm以下などとすることができる。
酸化膜層厚さ設定工程S5は、厚み差設定工程S4で設定した酸化膜厚み差の許容範囲に基づいて酸化膜層16,17の厚さをそれぞれ1μm以下の範囲で設定する工程である。作業者は、例えば、SOI層15の厚さが30μmの場合は、埋め込み酸化膜層16の厚さを0.3μm、裏面酸化膜層17の厚さを0.1μm(酸化膜厚み差:-0.2μm)などと設定することができる。
第二の貼合せSOIウェーハ製造工程S6は、酸化膜層厚さ設定工程S5で設定した酸化膜層の厚さなどに基づいてSOIウェーハを製造する工程である。すなわち、第二の貼合せSOIウェーハ製造工程S6では、設定した酸化膜層16,17の厚さに基づき、製品としての貼合せSOIウェーハ10を製造する。
なお、本実施形態では、複数の貼合せSOIウェーハを製造して、この複数の貼合せSOIウェーハの反り量を測定することで相関式を算出したが、これに限ることはない。例えば、既に製造された複数の貼合せSOIウェーハの反り量を測定して相関式を算出してもよい。
上記実施形態では、酸化膜厚み差と、貼合せSOIウェーハの反り量との間の一次関数からなる相関式を算出し、この相関式と反り量の許容範囲から、酸化膜厚み差の許容範囲を設定し、この酸化膜厚み差の許容範囲に対応した酸化膜層の厚さとした貼合せSOIウェーハを製造した。これにより、酸化膜層の厚さを例えば1.1μm以下としながら、反りが抑制された貼合せSOIウェーハを製造することができる。
次に、実施例および比較例を示して本発明をより具体的に説明する。
〔SOI層厚さ30μm〕
SOI層厚さが30μmの貼合せSOIウェーハについて、反り量の許容範囲を満足する酸化膜厚み差を求めた。
まず、表1に示すように、埋め込み酸化膜層(BOX)の厚さと裏面酸化膜層(ROX)の厚さが異なる複数の貼合せSOIウェーハを製造した。
Figure 2024062701000002
表1において「BOX酸化面」とは、活性層用ウェーハと支持用ウェーハとのうち、酸化膜層を形成するウェーハを示し、「活性側」は活性層用ウェーハに酸化膜層を形成することを示し、「支持側」は支持用ウェーハに酸化膜層を形成することを示す。
次いで、製造した複数の貼合せSOIウェーハの反り量を測定した。
表1に示す結果から、酸化膜厚み差を、-0.3μm以上、1.0μm以下とすることによって、酸化膜の厚さを1.1μmとしながら、反り量を-130μm以上、+130μm以下とすることができることがわかった(実施例1~8)。
なお、酸化膜厚み差が-0.3μm以上、1.0μm以下の条件で裏面酸化膜層17の厚さが0μm(無し)の場合(実施例1、3、5、7)、埋め込み酸化膜層16の厚さは0μmよりも大きく、0.3μm以下である。
〔SOI層厚さ70μm〕
SOI層厚さが70μmの貼合せSOIウェーハについて、反り量の許容範囲を満足する酸化膜厚み差を求めた。
まず、表2に示すように、埋め込み酸化膜層の厚さと裏面酸化膜層の厚さが異なる複数の貼合せSOIウェーハを製造し、次いで、複数の貼合せSOIウェーハの反り量を測定した。
Figure 2024062701000003
表2に示す結果から、酸化膜厚み差を-0.3μm以上、1.0μm以下とすることによって、反り量を-180μm以上+180μm以下とすることができることがわかった(実施例9~16)。
なお、酸化膜厚み差が-0.3μm以上、1.0μm以下の条件で裏面酸化膜層17の厚さが0μm(無し)の場合(実施例9、11、13、15)、埋め込み酸化膜層16の厚さは0μmよりも大きく、0.3μm以下である。
〔SOI層厚さ30μmとし、支持用ウェーハの厚さを変化〕
支持用ウェーハの厚さを変化させて、SOI層厚さ30μmと同様の検証を行った。表3に示すように、支持用ウェーハの厚さを390μm、400μm、410μmに変化させて貼合せSOIウェーハを製造した。
Figure 2024062701000004
表3に示すように、支持用ウェーハの厚さが390μm、410μmの場合であっても、反り量は程同じか、小さい値となるので、支持用ウェーハの厚さ400±10μmの範囲でも、酸化膜厚み差を-0.3μm以上、1.0μm以下とする条件が当てはまると言える。
〔SOI層厚さ70μmとし、支持用ウェーハの厚さを変化〕
支持用ウェーハの厚さを変化させてSOI層厚さ70μmと同様の検証を行った。表4に示すように、支持用ウェーハの厚さを390μm、400μm、410μmに変化させて貼合せSOIウェーハを製造した。
Figure 2024062701000005
表4に示すように、支持用ウェーハの厚さが390μm、410μmの場合であっても、反り量は程同じか、小さい値となるので、支持用ウェーハの厚さ400±10μmの範囲でも、酸化膜厚み差を-0.3μm以上、1.0μm以下とする条件が当てはまると言える。
10…貼合せSOIウェーハ、11…活性層用ウェーハ、11a…酸化膜層、12…支持用ウェーハ、12a…酸化膜層、13…重ね合わせウェーハ、14…酸化膜層、15…SOI層、16…埋め込み酸化膜層、17…裏面酸化膜層、S1…第一の貼合せSOIウェーハ製造工程、S2…相関式算出工程、S3…量設定工程、S4…厚み差設定工程、S5…酸化膜層厚さ設定工程、S6…第二の貼合せSOIウェーハ製造工程。

Claims (5)

  1. 支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、
    前記支持用ウェーハの厚さが400±10μmであり、
    前記SOI層の厚さが30±1μmであり、
    前記埋め込み酸化膜層、および前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に形成された裏面酸化膜層の厚さがそれぞれ1.1μm以下であり、
    前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下である貼合せSOIウェーハ。
  2. 支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、
    前記支持用ウェーハの厚さが400±10μmであり、
    前記SOI層の厚さが70±1μmであり、
    前記埋め込み酸化膜層、および前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に形成された裏面酸化膜層の厚さがそれぞれ1.1μm以下であり、
    前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差が-0.3μm以上、1.0μm以下である貼合せSOIウェーハ。
  3. 支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、
    前記埋め込み酸化膜層とは反対の側に酸化膜層が形成されていない前記支持用ウェーハの厚さが400±10μmであり、
    前記SOI層の厚さが30±1μmであり、
    前記埋め込み酸化膜層の厚さが0μmより大きく、0.3μm以下である貼合せSOIウェーハ。
  4. 支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成された貼合せSOIウェーハにおいて、
    前記埋め込み酸化膜層とは反対の側に酸化膜層が形成されていない前記支持用ウェーハの厚さが400±10μmであり、
    前記SOI層の厚さが70±1μmであり、
    前記埋め込み酸化膜層の厚さが0μmより大きく、0.3μm以下である貼合せSOIウェーハ。
  5. 支持用ウェーハの上に埋め込み酸化膜層を介してSOI層が形成され、前記支持用ウェーハの前記埋め込み酸化膜層とは反対の側に裏面酸化膜層が形成された貼合せSOIウェーハの製造方法であって、
    前記裏面酸化膜層の厚さから前記埋め込み酸化膜層の厚さを差し引いた酸化膜厚み差と、前記貼合せSOIウェーハの反り量との間の一次関数からなる相関式を算出する相関式算出工程と、
    前記反り量の許容範囲を設定する反り量設定工程と、
    前記相関式および前記反り量の許容範囲に基づいて、前記酸化膜厚み差の許容範囲を設定する厚み差設定工程と、
    前記酸化膜厚み差の許容範囲に基づいて前記埋め込み酸化膜層および前記裏面酸化膜層の厚さを、それぞれ1.1μm以下の範囲で設定する酸化膜層厚さ設定工程と、を含む
    貼合せSOIウェーハの製造方法。
JP2022170725A 2022-10-25 2022-10-25 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法 Pending JP2024062701A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022170725A JP2024062701A (ja) 2022-10-25 2022-10-25 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法
CN202311383696.6A CN117936453A (zh) 2022-10-25 2023-10-24 贴合soi晶片和贴合soi晶片的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022170725A JP2024062701A (ja) 2022-10-25 2022-10-25 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法

Publications (1)

Publication Number Publication Date
JP2024062701A true JP2024062701A (ja) 2024-05-10

Family

ID=90759923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022170725A Pending JP2024062701A (ja) 2022-10-25 2022-10-25 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法

Country Status (2)

Country Link
JP (1) JP2024062701A (ja)
CN (1) CN117936453A (ja)

Also Published As

Publication number Publication date
CN117936453A (zh) 2024-04-26

Similar Documents

Publication Publication Date Title
TWI474397B (zh) Method for forming silicon oxide film of SOI wafer
KR101486779B1 (ko) Soi 기판의 제조 방법 및 soi기판
JP4802624B2 (ja) 貼り合わせsoiウェーハの製造方法
TWI582911B (zh) 製造絕緣體上矽之晶圓之方法
JP2011071193A (ja) 貼合せsoiウェーハ及びその製造方法
JP2017098577A (ja) 熱酸化異種複合基板の製造方法
JPH0963912A (ja) 貼り合わせ基板製造方法
JP2024062701A (ja) 貼合せsoiウェーハ、および貼合せsoiウェーハの製造方法
JPH11354761A (ja) Soi基板及びその製造方法
JP2006165062A (ja) Soiウェーハの製造方法
JPH05109678A (ja) Soi基板の製造方法
JPH0945882A (ja) 半導体基板及びその製造方法
JPH04162630A (ja) 半導体基板
JP2006100406A (ja) Soiウェーハの製造方法
JPH05226464A (ja) 貼り合わせ誘電体分離ウェーハの製造方法
JP3563144B2 (ja) 貼り合わせsoi基板の製造方法
KR0180622B1 (ko) 저온에서의 실리콘 웨이퍼 접합에 의한 다층 구조의 soi 웨이퍼 제조 방법 및 이 방법에 의해 제조되는 soi 웨이퍼
JP2010040608A (ja) 貼り合わせsoiウェーハの製造方法
JP2003179216A (ja) Soiウエーハ
JP2005158813A (ja) 接着半導体の製造方法
JP2001284559A (ja) 張り合わせ基板の製造方法
JPH05226463A (ja) 貼り合わせ誘電体分離ウェーハの製造方法
JPH0964318A (ja) 基板及びその製造方法
JP2013168432A (ja) Soiウェーハの製造方法
JP2001217253A (ja) Soiウェーハ及び半導体単結晶ウェーハ並びにそれらの製造方法