JP2024052028A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】キャパシタの性能低下を抑制しつつ寄生容量を低減することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、基板１１と、基板１１の一面１１ａ側に配置され、キャパシタ１９を構成する、２つの電極２１、２４および２つの電極２１、２４の間に配置された誘電体膜２２と、を備え、基板１１のうちキャパシタ１９に対向する対向領域２６に、基板１１を貫通するトレンチ２７が形成されている。対向領域２６に基板１１を貫通するトレンチ２７を形成することにより、電極２１と基板１１との実効的な対向面積が小さくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタ１９の性能低下を抑制することができる。【選択図】図２

Description

本発明は、キャパシタを備える半導体装置およびその製造方法に関するものである。
従来、絶縁層と、絶縁層の両側に配置された金属配線層とで構成されたＭＩＭ（Metal-Insulator-Metal）構造のキャパシタを備える半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ダイオードやトランジスタ等の半導体素子が形成された基板を備えており、この基板上に、上部電極および下部電極が絶縁層を挟んで積層されることによってキャパシタが構成されている。
このような構成の半導体装置では、キャパシタの下部電極と基板との間に寄生容量が発生する。この寄生容量の大きさに比例して消費電力が大きくなるため、半導体装置の低消費電力化のためには、寄生容量を低減する必要がある。
例えば、電極面積を小さくして、電極と基板との対向面積を小さくすることにより、寄生容量を低減することができる。また、下部電極を上層に移動させて基板から離すことにより、寄生容量を低減することができる。
特開２０１９－１８６４０７号公報
しかしながら、これらの方法では、キャパシタの性能が低下するおそれがある。具体的には、電極面積を小さくすると、キャパシタの容量が低下する。また、下部電極を上層に移動させると、半導体装置の体格増加を抑制するためには電極間距離を小さくすることになり、電極間の絶縁性が低下する。
本発明は上記点に鑑みて、キャパシタの性能低下を抑制しつつ寄生容量を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、キャパシタ（１９）を備える半導体装置であって、基板（１１）と、基板の一面（１１ａ）側に配置され、キャパシタを構成する、２つの電極（２１、２４）および２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、基板のうちキャパシタに対向する対向領域（２６）に、基板を貫通するトレンチ（２７）が形成されている。
このように、基板のうちキャパシタに対向する対向領域に基板を貫通するトレンチを形成することにより、電極と基板との実効的な対向面積が小さくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタの性能低下を抑制することができる。
また、請求項９に記載の発明では、キャパシタ（１９）を備える半導体装置であって、基板（１１）と、基板の一面（１１ａ）側に配置され、キャパシタを構成する、２つの電極（２１、２４）および２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、基板のうちキャパシタに対向する対向領域（２６）は、一面に向かって開口する凹部（１１ｃ）によって対向領域の外側よりも薄くされており、内部に空間（３０）が形成されている。
これによれば、対向領域において基板と電極との距離が大きくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタの性能低下を抑制することができる。
また、請求項１２に記載の発明では、キャパシタ（１９）を備える半導体装置の製造方法であって、基板（１１）を用意することと、基板の一面（１１ａ）側に、２つの電極（２１、２４）および２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）とで構成されたキャパシタを形成することと、基板のうちキャパシタに対向する対向領域（２６）に、基板を貫通するトレンチ（２７、３１）を形成することと、を行う。
このようにトレンチを形成することにより、寄生容量が小さくなる。例えば、請求項１５、１６に記載のように、トレンチの内壁を覆うように埋め込み膜を形成することにより、電極と基板との実効的な対向面積が小さくなるため、寄生容量を低減することができる。また、請求項１７に記載のように、基板を熱処理により軟化させて、マイグレーションによりトレンチの開口部を閉塞することにより、基板の一面が陥没し、基板と電極との距離が大きくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタの性能低下を抑制することができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の平面図である。 図１のII－II断面図である。 図２に示す半導体装置の製造工程を示す断面図である。 図３Ａに続く半導体装置の製造工程を示す断面図である。 図３Ｂに続く半導体装置の製造工程を示す断面図である。 図３Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ｄに続く半導体装置の製造工程を示す断面図である。 図５Ａに続く半導体装置の製造工程を示す断面図である。 幅の広いトレンチが形成された半導体装置の断面図である。 幅の狭いトレンチが形成された半導体装置の断面図である。 第２実施形態にかかる半導体装置の断面図である。 図８に示す半導体装置の製造工程を示す断面図である。 図９Ａに続く半導体装置の製造工程を示す断面図である。 図９Ｂに続く半導体装置の製造工程を示す断面図である。 他の実施形態にかかる半導体装置の断面図である。 他の実施形態にかかる半導体装置の平面図である。 図１１のXII－XII断面図である。 他の実施形態にかかる半導体装置の断面図である。 他の実施形態にかかる半導体装置の平面図である。 他の実施形態にかかる半導体装置の平面図である。 他の実施形態にかかる半導体装置の平面図である。 他の実施形態にかかる半導体装置の平面図である。 他の実施形態にかかる半導体装置の平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。図１、図２に示す本実施形態の半導体装置は、積層基板１０上に図示しないトランジスタ等の半導体素子が複数形成されたものである。なお、図１では、後述する保護膜２５の図示を省略している。
積層基板１０は、第１半導体基板１１と第２半導体基板１２とが絶縁層１３を挟んで積層された構成のＳＯＩ基板である。ＳＯＩは、Silicon On Insulatorの略である。第１半導体基板１１、第２半導体基板１２はＳｉ（シリコン）等で構成されており、絶縁層１３はＳｉＯ２（酸化シリコン）等で構成されている。
積層基板１０には、図示しない複数の半導体素子を分離するためのＳＴＩ分離部１４が形成されている。ＳＴＩは、Shallow Trench Isolationの略である。具体的には、第１半導体基板１１のうち絶縁層１３とは反対側の面を一面１１ａとして、第１半導体基板１１には、一面１１ａに開口する凹部１１ｂが形成されている。そして、凹部１１ｂはＳｉＯ２等で構成された酸化膜１５で埋め込まれており、これにより複数の半導体素子が電気的に分離されている。
一面１１ａおよび酸化膜１５の上部には、層間膜１６が積層されている。層間膜１６は、第１半導体基板１１と後述する配線層２０とを電気的に絶縁するためのものである。層間膜１６は、第１半導体基板１１および酸化膜１５に積層された窒化膜１７と、窒化膜１７に積層された酸化膜１８とを備えている。窒化膜１７はＳｉＮ（窒化シリコン）等で構成されており、酸化膜１８はＳｉＯ２等で構成されている。
酸化膜１８のうちＳＴＩ分離部１４に対向する部分の上部には、キャパシタ１９が形成されている。具体的には、酸化膜１８の上部にはＡｌ（アルミニウム）等で構成された配線層２０が積層されている。配線層２０は所望の形状にパターニングされており、配線層２０の一部でキャパシタ１９の第１電極２１が構成されている。配線層２０の上部には、配線層２０および配線層２０から露出した酸化膜１８を覆うように、ＳｉＯ２等で構成された誘電体膜２２が形成されている。誘電体膜２２の上部にはＡｌ等で構成された配線層２３が積層されている。配線層２３は所望の形状にパターニングされており、配線層２３の一部でキャパシタ１９の第２電極２４が構成されている。なお、図１、図２等では、配線層２０、２３のうち第１電極２１、第２電極２４を外部の回路に接続する部分の図示を省略している。
一面１１ａに平行で互いに垂直な２つの方向をそれぞれｘ方向、ｙ方向とし、ｘ方向、ｙ方向に垂直な方向をｚ方向とする。前述したように、キャパシタ１９は、第１電極２１と第２電極２４とがｚ方向において誘電体膜２２を挟んで積層された構成とされている。第１電極２１および第２電極２４は、ｘ方向、ｙ方向における幅が互いに等しくなるように、ｚ方向から見て矩形状に形成されている。
キャパシタ１９においては、第１電極２１が低電位とされ、第２電極２４が高電位とされてもよいし、第１電極２１が高電位とされ、第２電極２４が低電位とされてもよい。
第２電極２４の上部には、第２電極２４および第２電極２４から露出した誘電体膜２２を覆うように、ＳｉＯ２等で構成された保護膜２５が形成されている。
第１半導体基板１１のうち、キャパシタ１９に対向する領域を対向領域２６とする。対向領域２６には、第１半導体基板１１を貫通するトレンチ２７が形成されている。トレンチ２７は、窒化膜１７、酸化膜１５、第１半導体基板１１を貫通して絶縁層１３に到達するように形成されている。
トレンチ２７の内部は埋め込み膜２８で埋め込まれている。後述するように、本実施形態の埋め込み膜２８は第１埋め込み膜２８ａと第２埋め込み膜２８ｂの２層で構成されており、層間膜１６は、第２埋め込み膜２８ｂを含んで構成されている。埋め込み膜２８は、ノンドープ酸化膜や、ＢＰＳＧ等のドープド酸化膜で構成されている。ＢＰＳＧは、Borophosphosilicate Glassの略である。
埋め込み膜２８は、トレンチ２７から露出した絶縁層１３の表面と、トレンチ２７の内壁面とを覆い、トレンチ２７の絶縁層１３とは反対側の開口部を閉塞するように形成されている。しかしながら、埋め込み膜２８は、トレンチ２７の内部すべてに充填されているわけではなく、トレンチ２７の内部には、埋め込み膜２８に囲まれた空間２９が形成されている。
トレンチ２７は複数形成されており、複数のトレンチ２７は、一面１１ａ側において同心矩形状に開口している。各トレンチ２７の４辺は、ｘ方向またはｙ方向に沿って延設されている。トレンチ２７が形成された領域のｘ方向、ｙ方向の幅をｗ１、ｗ２とする。本実施形態では、最も外側に位置するトレンチ２７のｘ方向、ｙ方向における幅がｗ１、ｗ２となる。
前述したように、第１電極２１および第２電極２４は上面が矩形状とされており、対向領域２６は、ｚ方向から見て、第１電極２１および第２電極２４と同じ寸法の矩形状の領域となっている。対向領域２６のｘ方向、ｙ方向における幅をそれぞれｗ３、ｗ４とする。
対向領域２６と、第１半導体基板１１のうちトレンチ２７が形成された領域とは、ｘ方向およびｙ方向における位置および幅が一致している。すなわち、ｗ１＝ｗ３、ｗ２＝ｗ４であり、ｘｙ平面において、最も外側のトレンチ２７の外縁と、対向領域２６および第１電極２１、第２電極２４の外縁とが一致している。
半導体装置の製造方法について図３Ａ～図５Ｂを用いて説明する。なお、図４Ａ～図４Ｄは、トレンチ２７近傍の拡大断面図である。
図３Ａに示す工程では、積層基板１０を用意する。例えば、第１半導体基板１１を構成するＳｉ基板と、第２半導体基板１２を構成するＳｉ基板とを用意し、いずれか一方または両方のＳｉ基板に、絶縁層１３を構成する酸化膜を熱酸化により形成する。そして、この酸化膜によって２つのＳｉ基板を貼り合わせることにより、積層基板１０を形成する。
図３Ｂに示す工程では、ＳＴＩ分離部１４、窒化膜１７を形成する。例えば、図示しないマスクを用いた異方性エッチングにより一面１１ａに凹部１１ｂを形成し、ＣＶＤにより凹部１１ｂを酸化膜で埋め込んで酸化膜１５を形成する。その後、ＣＶＤにより、一面１１ａおよび酸化膜１５を覆うように窒化膜１７を形成する。ＣＶＤは、Chemical Vapor Depositionの略である。
図３Ｃに示す工程では、第１半導体基板１１のうち対向領域２６となる部分に、第１半導体基板１１を貫通するトレンチ２７を形成する。例えば、図示しないマスクを用いたＲＩＥ等の異方性エッチングにより、窒化膜１７、酸化膜１５、第１半導体基板１１を順に除去し、絶縁層１３に達するトレンチ２７を形成する。ＲＩＥは、Reactive Ion Etchingの略である。
図４Ａ～図４Ｄに示す工程では、トレンチ２７の内部に埋め込み膜２８を形成し、埋め込み膜２８の上部に酸化膜１８を形成する。ここでは、埋め込み膜２８が第１埋め込み膜２８ａと第２埋め込み膜２８ｂとで構成される場合について説明する。
図４Ａに示す工程では、ＣＶＤにより、トレンチ２７の内壁を覆うように第１埋め込み膜２８ａを形成する。具体的には、第１埋め込み膜２８ａは、トレンチ２７の内壁に加えて、トレンチ２７から露出した絶縁層１３の表面、および、窒化膜１７の表面を覆うように形成される。なお、トレンチ２７の開口部には、第１埋め込み膜２８ａのオーバーハング部２８ｃが形成される。
図４Ｂに示す工程では、エッチングにより、トレンチ２７の外部に形成された第１埋め込み膜２８ａを除去する。これにより、トレンチ２７の外側で窒化膜１７が露出する。また、オーバーハング部２８ｃが除去されて、トレンチ２７内に形成された第１埋め込み膜２８ａの開口部が広くなる。
図４Ｃに示す工程では、ＣＶＤにより、第１埋め込み膜２８ａおよび窒化膜１７を覆うように第２埋め込み膜２８ｂを形成する。第２埋め込み膜２８ｂにおいても第１埋め込み膜２８ａと同様にトレンチ２７の開口部にオーバーハング部２８ｄが形成され、オーバーハング部２８ｄによりトレンチ２７の開口部が閉塞する。これにより、第２埋め込み膜２８ｂに囲まれた空間２９がトレンチ２７の内部に形成される。
空間２９の最小圧力は、第２埋め込み膜２８ｂの形成に用いたチャンバーの圧力と同程度となる。空間２９には、この後の工程における熱処理の際に、第２埋め込み膜２８ｂからのデガス（脱気）により、第２埋め込み膜２８ｂの材料ガスとして用いられたシラン、窒素、ＴＥＯＳ等が入り込む。ＴＥＯＳは、Tetraethyl orthosilicateの略である。
図４Ｄに示す工程では、ＣＶＤにより、第２埋め込み膜２８ｂを覆うように酸化膜１８を形成する。これにより、第１半導体基板１１の上部に層間膜１６が形成される。なお、図４Ｄに示すように、窒化膜１７と酸化膜１８は、間に第２埋め込み膜２８ｂを挟んで積層されており、層間膜１６は、第２埋め込み膜２８ｂを含んで構成される。
図５Ａに示す工程では、スパッタリングにより酸化膜１８の上部にＡｌ等の導電性材料を成膜し、所望の形状となるようにパターニングして、配線層２０および第１電極２１を形成する。
図５Ｂに示す工程では、ＣＶＤにより、配線層２０および配線層２０から露出した酸化膜１８を覆うように誘電体膜２２を形成する。そして、スパッタリングにより誘電体膜２２の上部にＡｌ等の導電性材料を成膜し、所望の形状となるようにパターニングして、配線層２３および第２電極２４を形成する。これにより、第１電極２１、誘電体膜２２、第２電極２４で構成されたキャパシタ１９が形成される。
その後、ＣＶＤにより、第２電極２４および第２電極２４から露出した誘電体膜２２を覆うように保護膜２５を形成する。このようにして、図２に示す半導体装置が製造される。
本実施形態の効果について説明する。２つの電極と、２つの電極間に配置された誘電体とを備えるキャパシタの容量Ｃは、誘電体の比誘電率をεｒとし、真空の誘電率をε０とし、電極面積をＳとし、電極間距離をｄとして、Ｃ＝εｒε０Ｓ／ｄとなる。
したがって、半導体基板上にキャパシタが形成された半導体装置では、例えば、半導体基板に対向する電極の面積を小さくすることにより、寄生容量を低減することができる。また、電極をより上層の配線層で構成することにより、電極と半導体基板との距離が大きくなり、寄生容量を低減することができる。
しかしながら、これらの方法では、キャパシタの性能が低下するおそれがある。例えば、電極面積を小さくすると、キャパシタの容量が低下する。また、下部電極をより上層の配線層で構成すると、半導体装置の体格増加を抑制するためには電極間距離を小さくすることになり、電極間の絶縁性が低下する。
これに対して、本実施形態では、対向領域２６に第１半導体基板１１を貫通するトレンチ２７を形成することにより、第１電極２１と第１半導体基板１１との実効的な対向面積が小さくなり、寄生容量が低減する。また、寄生容量を低減するために第１電極２１の面積や位置を変える必要がないため、キャパシタ１９における第１電極２１と第２電極２４との対向面積や距離を維持し、キャパシタ１９の性能低下を抑制することができる。
なお、図６、図７に示すように、トレンチ２７の幅ｗ５を小さくすることにより、図４Ｃに示す工程でトレンチ２７の開口部が早く閉塞するため、空間２９が大きくなる。幅ｗ５は、トレンチ２７を構成する矩形の各辺の、延設方向およびｚ方向に垂直な方向の幅である。すなわち、トレンチ２７のうちｘ方向に延設された部分については、ｙ方向の幅が幅ｗ５であり、ｙ方向に延設された部分については、ｘ方向の幅が幅ｗ５である。
ＳｉＯ２の比誘電率は３．８であり、真空の比誘電率は１である。したがって、空間２９を大きくしてトレンチ２７の内部における埋め込み膜２８の割合を小さくすることにより、トレンチ２７全体の比誘電率が低下し、第１電極２１と、第１半導体基板１１のうちトレンチ２７の内壁を構成する部分との間の寄生容量が低減する。また、幅ｗ５を小さくすることにより、トレンチ２７のレイアウトピッチを細かくすることが可能となり、第１電極２１と第１半導体基板１１との実効的な対向面積を小さくすることができる。本発明者らの検討によると、トレンチ２７全体の比誘電率の低下、および、第１電極２１と第１半導体基板１１との実効的な対向面積の減少により、寄生容量を効率的に低減するためには、幅ｗ５を０．７μｍ以上１．５μｍとすることが望ましい。
空間２９の幅は、２０ｎｍ以上１２０ｎｍ以下とすることが望ましい。ここで、空間２９の幅は、幅ｗ５と同じ方向の幅である。すなわち、トレンチ２７のうちｘ方向に延設された部分においては、空間２９のｙ方向の幅を上記の範囲とすることが望ましく、ｙ方向に延設された部分においては、空間２９のｘ方向の幅を上記の範囲とすることが望ましい。
また、図３Ｂに示す工程で、凹部１１ｂをより深く形成することにより、第１電極２１と第１半導体基板１１との距離が大きくなり、寄生容量をさらに低減することができる。例えば、凹部１１ｂの深さを０．３２μｍ以上とすることが望ましい。なお、第１半導体基板１１にトレンチ２７が形成されていない構成においても、凹部１１ｂを深く形成することにより寄生容量が低減するが、トレンチ２７を形成することにより、さらに寄生容量を低減することができる。
以上説明したように、本実施形態では、第１半導体基板１１のうちキャパシタ１９に対向する対向領域２６に、第１半導体基板１１を貫通するトレンチ２７が形成されている。これにより、キャパシタ１９の性能低下を抑制しつつ、第１半導体基板１１とキャパシタ１９との間の寄生容量を低減することができる。
また、上記実施形態によれば、以下のような効果を得ることができる。
（１）トレンチ２７は、層間膜１６によって開口部を覆われており、トレンチ２７の内部には、空間２９が形成されている。これによれば、トレンチ２７の直上にキャパシタ１９を形成する場合に比べて、第１半導体基板１１と第１電極２１との距離が大きくなるため、第１電極２１と第１半導体基板１１との間の寄生容量をさらに低減することができる。また、トレンチ２７全体の比誘電率が低下するため、第１電極２１と、第１半導体基板１１のうちトレンチ２７の内壁を構成する部分との間の寄生容量を低減することができる。
（２）トレンチ２７の内壁を覆うように第１埋め込み膜２８ａを形成し、第１埋め込み膜２８ａを覆うように第２埋め込み膜２８ｂを形成し、第２埋め込み膜２８ｂのオーバーハングによってトレンチ２７の開口部を閉塞し、空間２９を形成する。このように、２回の埋め込みでトレンチ２７の開口部を閉塞することにより、１回の埋め込みで開口部を閉塞する場合に比べて、トレンチ２７の上部における酸化膜１８の表面が平坦になるため、配線層２０の形成が容易になる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して第１半導体基板１１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態の第１半導体基板１１には、凹部１１ｂの底部において一面１１ａに向かって開口する凹部１１ｃが形成されている。凹部１１ｃは対向領域２６に形成されており、これにより、対向領域２６は、第１半導体基板１１のうち対向領域２６の外側に位置する部分よりも薄くされている。対向領域２６では、第１半導体基板１１の内部に空間３０が形成されている。
本実施形態の半導体装置の製造方法について説明する。本実施形態では、図３Ａに示す工程の後、図９Ａに示すように、図示しないマスクを用いたＲＩＥ等の異方性エッチングにより、第１半導体基板１１のうち対向領域２６となる部分に第１半導体基板１１を貫通する複数のトレンチ３１を形成する。
図９Ｂに示す工程では、第１半導体基板１１を水素アニール等の熱処理により軟化させて、第１半導体基板１１を構成するＳｉのマイグレーションによりトレンチ３１の開口部を閉塞し、第１半導体基板１１の内部に複数の空間３０を形成する。これにより、第１半導体基板１１のうち対向領域２６となる部分の一面１１ａが陥没して、一面１１ａに開口する凹部１１ｄが形成される。
図９Ｃに示す工程では、ＳＴＩ分離部１４、窒化膜１７を形成する。具体的には、図示しないマスクを用いた異方性エッチングにより一面１１ａに凹部１１ｂを形成する。対向領域２６となる部分には凹部１１ｄが形成されているため、この異方性エッチングにより、凹部１１ｂの底部に凹部１１ｃが形成される。凹部１１ｂおよび凹部１１ｃを形成した後、ＣＶＤにより凹部１１ｂおよび凹部１１ｃを酸化膜で埋め込んで酸化膜１５を形成する。その後、ＣＶＤにより、一面１１ａおよび酸化膜１５を覆うように窒化膜１７を形成する。
続いて、第１実施形態と同様に配線層２０～保護膜２５を形成する。このようにして、図８に示す半導体装置が製造される。
本実施形態は、第１実施形態と同様の構成および作動からは第１実施形態と同様の効果を得ることができる。
また、上記実施形態によれば、以下のような効果を得ることができる。
（１）第１半導体基板１１のうち対向領域２６は、一面１１ａに向かって開口する凹部１１ｃによって対向領域２６の外側よりも薄くされており、内部に空間３０が形成されている。これによれば、対向領域２６において第１半導体基板１１と第１電極２１との距離が大きくなるため、キャパシタ１９の性能低下を抑制しつつ寄生容量を低減することができる。
（２）第１半導体基板１１を熱処理により軟化させて、マイグレーションによりトレンチ３１の開口部を閉塞し、第１半導体基板１１の内部に空間３０を形成する。これによれば、対向領域２６においてマイグレーションによって一面１１ａが陥没し、第１半導体基板１１と第１電極２１との距離が大きくなるため、キャパシタ１９の性能低下を抑制しつつ寄生容量を低減することができる。また、トレンチ３１を酸化膜等で埋め込む工程が不要であるため、半導体装置の製造コストを低減することができる。
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。
例えば、第１実施形態において、トレンチ２７の内部に空間２９が形成されていなくてもよい。また、第２実施形態において、対向領域２６に空間３０が形成されていなくてもよい。
また、配線層が３つ以上形成されていてもよい。例えば図１０に示すように、キャパシタ１９が３つの電極を備えていてもよい。図１０に示す例では、配線層２０および配線層２０から露出した酸化膜１８の上部に、ＳｉＯ２等で構成された第１誘電体膜２２ａが積層されており、第１誘電体膜２２ａの上部にＡｌ等で構成された配線層３２が積層されている。配線層３２は所望の形状にパターニングされており、配線層３２の一部でキャパシタ１９の第３電極３３が構成されている。第３電極３３の上部には、配線層３２および配線層３２から露出した第１誘電体膜２２ａを覆うように、ＳｉＯ２等で構成された第２誘電体膜２２ｂが形成されている。配線層２３および保護膜２５は、第２誘電体膜２２ｂの上部に積層されている。なお、図１０に示す例では、例えば第１電極２１、第２電極２４が低電位とされ、第３電極３３が高電位とされるが、第１電極２１、第２電極２４が高電位とされ、第３電極３３が低電位とされてもよい。
また、第１、第２実施形態では第１電極２１、第２電極２４の上面が矩形状とされているが、第１電極２１、第２電極２４が他の形状とされていてもよい。例えば図１１、図１２に示すように、第１電極２１、第２電極２４の上面が櫛歯状とされていてもよい。図１１、図１２に示す例では、配線層２０において、対向する２つの櫛歯状の電極が形成されている。また、配線層２３、３２では、配線層２０の上部において、配線層２０に形成された電極と同じ形状の電極が形成されている。そして、配線層２０に形成された電極と配線層３２に形成された電極とは、第１誘電体膜２２ａに形成された複数のスルーホール３４によって接続されている。また、配線層３２に形成された電極と配線層２３に形成された電極とは、第２誘電体膜２２ｂに形成された複数のスルーホール３５によって接続されている。スルーホール３４、３５は、第１誘電体膜２２ａ、第２誘電体膜２２ｂを貫通する貫通孔に、タングステン等の導電性材料が埋め込まれた構成とされている。このようにして、配線層２０、２３、３２で構成された櫛歯状の第１電極２１、第２電極２４が形成されている。第１電極２１と第２電極２４は、ｘ方向において、誘電体膜２２ａ、２２ｂ、保護膜２５を挟んで対向しており、この対向する部分に静電容量が形成される。保護膜２５をＳｉＯ２等の誘電体で構成することにより、保護膜２５も誘電体膜として機能する。図１１、図１２に示す例では、トレンチ２７により、第１電極２１、第２電極２４と第１半導体基板１１との実効的な対向面積が小さくなり、寄生容量が低減する。
また、第１電極２１、第２電極２４を構成する配線層の数が異なっていてもよい。例えば、図１１、図１２に示す例において、図１３に示すように第１電極２１が配線層２０、２３、３２で構成され、第２電極２４が配線層２３、３２で構成されていてもよい。
また、第１実施形態では、複数のトレンチ２７が同心矩形状とされているが、トレンチ２７が他の形状とされていてもよいし、トレンチ２７が１つのみ形成されていてもよい。例えば、複数のトレンチ２７が同心円状とされていてもよい。また、図１４に示すように、複数の矩形状のトレンチ２７が並べられて、ストライプ状とされていてもよい。また、図１５に示すように、トレンチ２７が格子状とされていてもよい。また、異なる形状のトレンチ２７を組み合わせてもよい。トレンチ２７の開口面積が大きくなると、キャパシタ１９と第１半導体基板１１との実効的な対向面積が小さくなるが、トレンチ２７の上部において層間膜１６の上面が大きく凹み、配線層２０の形成が困難になる。これについて、トレンチ２７を格子状とすることにより、第１半導体基板１１のうちトレンチ２７に囲まれた部分で層間膜１６を支え、層間膜１６上面の凹凸を低減しつつ、キャパシタ１９と第１半導体基板１１との実効的な対向面積をより小さくすることができる。
また、第２実施形態では複数のトレンチ３１を形成し、Ｓｉのマイグレーションによって複数の空間３０を形成しているが、トレンチ３１および空間３０を１つのみ形成してもよい。
また、幅ｗ１と幅ｗ３とが異なっていてもよいし、幅ｗ２と幅ｗ４とが異なっていてもよい。例えば、図１６に示すように、幅ｗ１、ｗ２が幅ｗ３、ｗ４より小さく、トレンチ２７が対向領域２６の内部にのみ形成されていてもよい。また、図１７に示すように、幅ｗ１、ｗ２が幅ｗ３、ｗ４より大きく、トレンチ２７の一部が対向領域２６の外側に形成されていてもよい。
また、第１電極２１、第２電極２４がｚ方向において誘電体膜２２を挟んで積層された構成において、第１電極２１と第２電極２４とが異なる寸法とされていてもよい。例えば図１８に示すように、第１電極２１、第２電極２４を、ｙ方向を長手方向とする長円形状に形成し、ｘ方向、ｙ方向の両方において、第２電極２４の幅を第１電極２１より大きくしてもよい。図１８に示す例では、第１電極２１の外縁よりも内側の領域において、同心矩形状に開口する４つのトレンチ２７が形成されており、この４つのトレンチ２７のｙ方向一方側と他方側には、それぞれ、ｙ方向に並ぶ２つの矩形状のトレンチ２７が形成されている。各トレンチ２７の４辺は、ｘ方向またはｙ方向に沿って延設されており、ｙ方向の最も外側に形成されたトレンチ２７は、隣接するトレンチ２７よりもｘ方向の幅が小さくされている。第１電極２１、第２電極２４が長円形状とされた場合にも、このようにトレンチ２７を配置することにより、第１電極２１と第１半導体基板１１との実効的な対向面積を大きく減少させることができる。
また、埋め込み膜２８を１層のＳｉＯ２で構成し、トレンチ２７の開口部を１回の埋め込みで閉塞してもよい。この場合には、層間膜１６は、埋め込み膜２８の一部を含んで構成される。幅ｗ５の半分以上の厚さの酸化膜を形成することにより、１回の埋め込み工程でトレンチ２７の開口部を閉塞することができる。トレンチ２７の開口部を１回の埋め込みで閉塞することにより、空間２９が大きくなり、トレンチ２７全体の比誘電率がさらに小さくなるため、寄生容量をさらに低減することができる。
また、１つの配線層で第１電極２１、第２電極２４を構成してもよい。例えば、櫛歯状の第１電極２１および第２電極２４を配線層２０の一部で構成し、第１電極２１、第２電極２４と、配線層２０から露出した酸化膜１８の上部に積層された誘電体膜２２とでキャパシタ１９を構成してもよい。
（本発明の特徴）
［請求項１］
キャパシタ（１９）を備える半導体装置であって、
基板（１１）と、
前記基板の一面（１１ａ）側に配置され、前記キャパシタを構成する、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、
前記基板のうち前記キャパシタに対向する対向領域（２６）に、前記基板を貫通するトレンチ（２７）が形成されている半導体装置。
［請求項２］
第１半導体基板（１１）と第２半導体基板（１２）とが絶縁層（１３）を挟んで積層された構成の積層基板（１０）を備え、
前記基板は、前記第１半導体基板で構成されており、
前記トレンチは、前記第１半導体基板を貫通して前記絶縁層に到達している請求項１に記載の半導体装置。
［請求項３］
前記トレンチは、前記トレンチと前記２つの電極との間に形成された層間膜（１６）によって開口部を覆われており、
前記トレンチの内部には、空間（２９）が形成されている請求項１または２に記載の半導体装置。
［請求項４］
前記トレンチは、複数形成されており、
複数の前記トレンチは、前記一面において同心矩形状に開口している請求項１ないし３のいずれか１つに記載の半導体装置。
［請求項５］
前記トレンチは、複数形成されており、
複数の前記トレンチは、前記一面においてストライプ状に開口している請求項１ないし３のいずれか１つに記載の半導体装置。
［請求項６］
前記トレンチは、前記一面において格子状に開口している請求項１ないし３のいずれか１つに記載の半導体装置。
［請求項７］
前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における位置および幅が一致している請求項１ないし６のいずれか１つに記載の半導体装置。
［請求項８］
前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における幅が異なっている請求項１ないし６のいずれか１つに記載の半導体装置。
［請求項９］
キャパシタ（１９）を備える半導体装置であって、
基板（１１）と、
前記基板の一面（１１ａ）側に配置され、前記キャパシタを構成する、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、
前記基板のうち前記キャパシタに対向する対向領域（２６）は、前記一面に向かって開口する凹部（１１ｃ）によって前記対向領域の外側よりも薄くされており、内部に空間（３０）が形成されている半導体装置。
［請求項１０］
前記２つの電極は、前記一面に垂直な方向において、前記誘電体膜を挟んで積層されている請求項１ないし９のいずれか１つに記載の半導体装置。
［請求項１１］
前記２つの電極は、それぞれ櫛歯状とされており、前記一面に平行な方向において前記誘電体膜を挟んで対向している請求項１ないし９のいずれか１つに記載の半導体装置。
［請求項１２］
キャパシタ（１９）を備える半導体装置の製造方法であって、
基板（１１）を用意することと、
前記基板の一面（１１ａ）側に、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）とで構成された前記キャパシタを形成することと、
前記基板のうち前記キャパシタに対向する対向領域（２６）に、前記基板を貫通するトレンチ（２７、３１）を形成することと、を行う半導体装置の製造方法。
［請求項１３］
前記基板を用意することでは、第１半導体基板（１１）と第２半導体基板（１２）とが絶縁層（１３）を挟んで積層された構成の積層基板（１０）を用意して、前記第１半導体基板を前記基板とし、
前記トレンチを形成することでは、前記第１半導体基板を貫通して前記絶縁層に到達するように前記トレンチを形成する請求項１２に記載の半導体装置の製造方法。
［請求項１４］
前記トレンチと前記２つの電極との間に層間膜（１６）を形成して前記トレンチの開口部を閉塞し、前記トレンチの内部に空間（２９）を形成することを行う請求項１２または１３に記載の半導体装置の製造方法。
［請求項１５］
前記層間膜は、前記トレンチの内壁を覆う埋め込み膜（２８、２８ｂ）を含んで構成されており、
前記空間を形成することでは、
前記トレンチの内壁を覆うように前記埋め込み膜を形成し、
前記埋め込み膜のオーバーハングによって前記トレンチの開口部を閉塞する請求項１４に記載の半導体装置の製造方法。
［請求項１６］
前記トレンチの内壁は、第１埋め込み膜（２８ａ）、および、前記第１埋め込み膜に積層された第２埋め込み膜（２８ｂ）で覆われており、
前記層間膜は、前記第２埋め込み膜を含んで構成されており、
前記空間を形成することでは、
前記トレンチの内壁を覆うように前記第１埋め込み膜を形成し、
前記第１埋め込み膜を覆うように前記第２埋め込み膜を形成し、
前記第２埋め込み膜のオーバーハングによって前記トレンチの開口部を閉塞する請求項１４または１５に記載の半導体装置の製造方法。
［請求項１７］
前記基板を熱処理により軟化させて、マイグレーションにより前記トレンチの開口部を閉塞し、前記基板の内部に空間（３０）を形成することを行う請求項１２または１３に記載の半導体装置の製造方法。
１１ 第１半導体基板
１１ａ 一面
１９ キャパシタ
２１ 第１電極
２２ 誘電体膜
２２ａ 誘電体膜
２２ｂ 誘電体膜
２４ 第２電極
２６ 対向領域
２７ トレンチ

Claims (17)

  1. キャパシタ（１９）を備える半導体装置であって、
    基板（１１）と、
    前記基板の一面（１１ａ）側に配置され、前記キャパシタを構成する、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、
    前記基板のうち前記キャパシタに対向する対向領域（２６）に、前記基板を貫通するトレンチ（２７）が形成されている半導体装置。
  2. 第１半導体基板（１１）と第２半導体基板（１２）とが絶縁層（１３）を挟んで積層された構成の積層基板（１０）を備え、
    前記基板は、前記第１半導体基板で構成されており、
    前記トレンチは、前記第１半導体基板を貫通して前記絶縁層に到達している請求項１に記載の半導体装置。
  3. 前記トレンチは、前記トレンチと前記２つの電極との間に形成された層間膜（１６）によって開口部を覆われており、
    前記トレンチの内部には、空間（２９）が形成されている請求項１または２に記載の半導体装置。
  4. 前記トレンチは、複数形成されており、
    複数の前記トレンチは、前記一面において同心矩形状に開口している請求項１または２に記載の半導体装置。
  5. 前記トレンチは、複数形成されており、
    複数の前記トレンチは、前記一面においてストライプ状に開口している請求項１または２に記載の半導体装置。
  6. 前記トレンチは、前記一面において格子状に開口している請求項１または２に記載の半導体装置。
  7. 前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における位置および幅が一致している請求項１または２に記載の半導体装置。
  8. 前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における幅が異なっている請求項１または２に記載の半導体装置。
  9. キャパシタ（１９）を備える半導体装置であって、
    基板（１１）と、
    前記基板の一面（１１ａ）側に配置され、前記キャパシタを構成する、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）と、を備え、
    前記基板のうち前記キャパシタに対向する対向領域（２６）は、前記一面に向かって開口する凹部（１１ｃ）によって前記対向領域の外側よりも薄くされており、内部に空間（３０）が形成されている半導体装置。
  10. 前記２つの電極は、前記一面に垂直な方向において、前記誘電体膜を挟んで積層されている請求項１、２、９のいずれか１つに記載の半導体装置。
  11. 前記２つの電極は、それぞれ櫛歯状とされており、前記一面に平行な方向において前記誘電体膜を挟んで対向している請求項１、２、９のいずれか１つに記載の半導体装置。
  12. キャパシタ（１９）を備える半導体装置の製造方法であって、
    基板（１１）を用意することと、
    前記基板の一面（１１ａ）側に、２つの電極（２１、２４）および前記２つの電極の間に配置された誘電体膜（２２、２２ａ、２２ｂ）とで構成された前記キャパシタを形成することと、
    前記基板のうち前記キャパシタに対向する対向領域（２６）に、前記基板を貫通するトレンチ（２７、３１）を形成することと、を行う半導体装置の製造方法。
  13. 前記基板を用意することでは、第１半導体基板（１１）と第２半導体基板（１２）とが絶縁層（１３）を挟んで積層された構成の積層基板（１０）を用意して、前記第１半導体基板を前記基板とし、
    前記トレンチを形成することでは、前記第１半導体基板を貫通して前記絶縁層に到達するように前記トレンチを形成する請求項１２に記載の半導体装置の製造方法。
  14. 前記トレンチと前記２つの電極との間に層間膜（１６）を形成して前記トレンチの開口部を閉塞し、前記トレンチの内部に空間（２９）を形成することを行う請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記層間膜は、前記トレンチの内壁を覆う埋め込み膜（２８、２８ｂ）を含んで構成されており、
    前記空間を形成することでは、
    前記トレンチの内壁を覆うように前記埋め込み膜を形成し、
    前記埋め込み膜のオーバーハングによって前記トレンチの開口部を閉塞する請求項１４に記載の半導体装置の製造方法。
  16. 前記トレンチの内壁は、第１埋め込み膜（２８ａ）、および、前記第１埋め込み膜に積層された第２埋め込み膜（２８ｂ）で覆われており、
    前記層間膜は、前記第２埋め込み膜を含んで構成されており、
    前記空間を形成することでは、
    前記トレンチの内壁を覆うように前記第１埋め込み膜を形成し、
    前記第１埋め込み膜を覆うように前記第２埋め込み膜を形成し、
    前記第２埋め込み膜のオーバーハングによって前記トレンチの開口部を閉塞する請求項１４に記載の半導体装置の製造方法。
  17. 前記基板を熱処理により軟化させて、マイグレーションにより前記トレンチの開口部を閉塞し、前記基板の内部に空間（３０）を形成することを行う請求項１２または１３に記載の半導体装置の製造方法。
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