JP2023502812A - 半導体スーパージャンクションデバイスの製造方法 - Google Patents

半導体スーパージャンクションデバイスの製造方法 Download PDF

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Abstract

本願は、半導体スーパージャンクションデバイスの技術領域に属し、第１絶縁層と第２絶縁層をマスクとして自己整合的にｎ型基板をエッチングし、ｎ型基板内に第２溝を形成し、第２溝内にゲート構造を形成することを含む、半導体スーパージャンクションデバイスの製造方法を開示する。【選択図】図７

Description

本願は半導体スーパージャンクションデバイスの技術分野に属し、半導体スーパージャンクションデバイスの製造方法に関する。
チャージバランス技術に基づいて、半導体スーパージャンクションデバイスは、オン抵抗と、寄生容量を低下させることができる。これにより、半導体スーパージャンクションデバイスが、極めて速いスイッチング特性を有し、スイッチングロスを減らすことができ、より高いパワー変換効率を実現できる。従来技術の半導体スーパージャンクションデバイスの主要なプロセスは、まず図１に示すように、ｎ型基板１０に第１絶縁層１１を形成してから、リソグラフィとエッチングとを行い、第１絶縁層内に開口を形成し、ｎ型基板１０内に溝１２を形成することと、次いで、図２に示すように、第１絶縁層を除去し、形成された溝内にエピタキシープロセス（ｅｐｉｔａｘｉａｌ ｐｒｏｃｅｓｓ）でｐ型ピラー１３を形成することと、その後、図３に示すように、再びリソグラフィプロセスと、エッチングプロセスとで、ゲート誘電体層１４とゲート１５とを形成してから、ｎ型基板１０内にｐ型ボディ領域とｐ型ボディ領域内に位置するｎ型ソース領域１７とを形成する。プレーナー型の半導体スーパージャンクションデバイスであろうと、トレンチ型の半導体スーパージャンクションデバイスであろうと、ｐ型ピラーを形成する時に１回フォトリソグラフィプロセスを行う必要があり、次いで、ゲートを形成する時にもう１回フォトリソグラフィプロセスを行う必要がある。フォトリソグラフィプロセスのコストは高く、アライメントズレのリスクもあるため、半導体スーパージャンクションデバイスの製造コストと製造リスクが高くなる。
本願の目的は、半導体スーパージャンクションデバイスの製造コストを低減し、半導体スーパージャンクションデバイスの製造リスクを低減するための半導体スーパージャンクションデバイスの製造方法を提供することにある。
本願の目的を達成するために、本願は
ｎ型基板上に第１絶縁層を形成し、前記第１絶縁層をエッチングして開口を形成することと、
前記開口内に絶縁側壁を形成することと、
前記第１絶縁層と、前記絶縁側壁とをマスクとして前記ｎ型基板をエッチングし、前記ｎ型基板内に、第１溝を形成することと、
前記第１溝内にｐ型ピラーを形成し、前記ｐ型ピラーと前記ｎ型基板とは、ｐｎ接合構造を形成することと、
前記ｐ型ピラーの表面に第２絶縁層を形成することと、
前記絶縁側壁をエッチング除去し、前記第１絶縁層と、前記第２絶縁層とをマスクとして前記ｎ型基板をエッチングし、前記ｎ型基板内に第２溝を形成することと、
を含む、半導体スーパージャンクションデバイスの製造方法を提供する。
好ましくは、本願の半導体スーパージャンクションデバイスの製造方法は、
前記第１絶縁層と、前記第２絶縁層とをエッチング除去し、前記第２溝内に、ゲート誘電体層と、ゲートとを形成し、前記ゲートは、前記ゲート誘電体層によって前記ｐ型ピラーと分離されることと、
前記ｎ型基板内に前記ｐ型ボディ領域を形成することと、
前記ｐ型ボディ領域内にｎ型ソース領域を形成することと、を更に含む。
好ましくは、前記第１絶縁層は、酸化シリコン層を含む。
好ましくは、前記第２絶縁層は、酸化シリコン層である。
好ましくは、前記絶縁側壁は、窒化シリコン層である。
好ましくは、前記第２溝を、エッチングで、形成する時、異方性エッチングと等方性エッチングとを結合するエッチング方法を採用する。
好ましくは、前記第２溝の深度が、前記第１溝の深度より小さい。
本願に係る半導体スーパージャンクションデバイスの製造方法は、１回のフォトリソグラフィプロセスで、第１溝を形成し、第１絶縁層と、第２絶縁層とをマスクとして自己整合的にｎ型基板をエッチングし、ｎ型基板内に、第２溝を形成する。本願の半導体スーパージャンクションデバイスの製造方法では、ゲートとｐ型ピラーとを形成するに１回のフォトリソグラフィプロセスしか必要なく、半導体スーパージャンクションデバイスの製造コストを大幅に低下させ、半導体スーパージャンクションデバイスの製造リスクを低下させることができる。
本願の例示的な実施例の技術手段をより明確に説明するために、以下、実施例の説明において必要な図面について簡単に紹介する。
図１は、関連技術の半導体スーパージャンクションデバイスの製造プロセスにおける主要構造の断面構造模式図である。 図２は、関連技術の半導体スーパージャンクションデバイスの製造プロセスにおける主要構造の断面構造模式図である。 図３は、関連技術の半導体スーパージャンクションデバイスの製造プロセスにおける主要構造の断面構造模式図である。 図４は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。 図５は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。 図６は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。 図７は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。 図８は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。 図９は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例の製造プロセスにおける主要構造の断面構造模式図である。
以下、本願の実施例の図面に結び付けて、実施例を通じて、本願の技術手段を詳しく説明する。明らかに、説明される実施例は、本願の一部の実施例である。同時に、本願の具体的な実施形態を明確に説明するために、明細書の図面にリストされる図は、本願に記載の層と領域との厚さを拡大しており、リストされた図形のサイズは、実のサイズを表すものではない。
図４－９は、本願に係る半導体スーパージャンクションデバイスの製造方法の一実施例
の製造プロセスにおける主要構造の断面構造模式図である。
まず、図４に示すように、提供されたｎ型基板２０の上に、第１絶縁層３０を形成する。ｎ型基板２０は、通常シリコン基板である。第１絶縁層３０は酸化シリコン層を含む。例えば、第１絶縁層３０は、酸化シリコン層、あるいは、酸化シリコン層－窒化シリコン層－酸化シリコン層の積層であってもよい。リソグラフィプロセスで、開口の位置を定義し、次いで、第１絶縁層３０をエッチングし、第１絶縁層３０に開口４１を形成する。開口４１の数は、デザインされた半導体スーパージャンクションデバイスの規格によって確定される。本願の実施例においては、例示的に２つの開口４１のみを示した。
次いで、図５に示すように、開口内に絶縁側壁３１を形成する。絶縁側壁３１は窒化シリコン層であっても良い。具体的なプロセスは、まず、１つの窒化シリコン層をデポジットしてから、デポジットして形成された窒化シリコン層をエッチバックし、自己整合的に、開口の側壁に絶縁側壁３１を形成する。絶縁側壁３１を形成した後、第１絶縁層３０と絶縁側壁３１とをマスクとしてｎ型基板２０をエッチングし、ｎ型基板２０内に第１溝４２を形成する。
次いで、図６に示すように、エピタキシープロセスで、第１溝内にｐ型ピラー２１を形成する。通常、まず、１つの層のｐ型シリコンをエピタキシーしてから、ｐ型シリコンをエッチングする。エッチングした後に残ったｐ型シリコンは、ｐ型ピラー２１を形成する。ｐ型ピラー２１とｎ型基板２０とは、ｐｎ接合構造を形成する。その後、ｐ型ピラー２１の表面に、第２絶縁層３２を形成する。第２絶縁層３２は、酸化シリコン層であっても良く、熱酸化のプロセスで、形成される。
次いで、図７に示すように、絶縁側壁をエッチング除去して、第１絶縁層３０と第２絶縁層３２とをマスクとしてｎ型基板２０をエッチングする。ｎ型基板２０内に第２溝４３を形成する。第２溝の深度は第１溝の深度より小さい。
第２溝４３をエッチングで形成する時に、異方性エッチングと等方性エッチングとを結合するエッチング方法を採用してもよい。これにより、第２溝４３の幅を増加させ、第２溝４３の幅を絶縁側壁の幅より大きくすることができる。この時、ｐ型ピラーの上部も部分的にエッチング除去され、これによりｐ型ピラー２１の上部の幅は、ｐ型ピラー２１の下部の幅より小さくなる。第２溝４３の幅を増加させることによって、後で形成するゲートの幅を増加させ、ゲートを引き出すことを容易にし、半導体スーパージャンクションデバイスの信頼度を向上させることができる。
次いで、図８に示すように、第１絶縁層と第２絶縁層とをエッチング除去し、第２溝内にゲート誘電体層２３とゲート２４とを形成する。ゲート２４は、ゲート誘電体層２３によってｐ型ピラー２１と分離される。または、まず第２溝内にゲート誘電体層２３とゲート２４とを形成してから、第１絶縁層と第２絶縁層とをエッチング除去してもよい。
次いで、図９に示すように、ｎ型基板２０内にｐ型ボディ領域３４を形成し、ｐ型ボディ領域３４内にｎ型ソース領域２５を形成する。
最後に、一般プロセスに従って隔離誘電体層と金属層などを形成して、半導体スーパージャンクションデバイスが得られる。
本願に係る半導体スーパージャンクションデバイスの製造方法は、１回のリソグラフィプロセスで第１溝を形成し、第１溝内にｐ型ピラーを形成し、ｐ型ピラーの表面に第２絶縁層を形成してから、第１絶縁層と第２絶縁層とをマスクとして自己整合的にｎ型基板を
エッチングし、ｎ型基板内に第２溝を形成し、第２溝内にゲート誘電体層とゲートとを形成する。これにより、本願の半導体スーパージャンクションデバイスの製造方法では、ゲートとｐ型ピラーとを形成するのに１回のフォトリソグラフィプロセスしか必要なく、半導体スーパージャンクションデバイスの製造コストを大幅に低下させ、半導体スーパージャンクションデバイスの製造リスクを低下させることができる。
以上の具体的な実施形態と実施例は、本願の技術思想を具体的に支持するものであり、これにより本願の保護範囲を限定することはできない。本願の保護範囲は特許請求の範囲に準ずる。

Claims (8)

  1. ｎ型基板上に第１絶縁層を形成し、前記第１絶縁層をエッチングして開口を形成することと、
    前記開口内に絶縁側壁を形成することと、
    前記第１絶縁層と、前記絶縁側壁とをマスクとして前記ｎ型基板をエッチングし、前記ｎ型基板内に第１溝を形成することと、
    前記第１溝内にｐ型ピラーを形成し、前記ｐ型ピラーと前記ｎ型基板とは、ｐｎ接合構造を形成することと、
    前記ｐ型ピラーの表面に第２絶縁層を形成することと、
    前記絶縁側壁をエッチング除去し、前記第１絶縁層と、前記第２絶縁層とをマスクとして前記ｎ型基板をエッチングし、前記ｎ型基板内に第２溝を形成することと、
    を含む、半導体スーパージャンクションデバイスの製造方法。
  2. 前記第１絶縁層と、前記第２絶縁層とをエッチング除去してから、前記第２溝内に、ゲート誘電体層と、ゲートとを形成し、前記ゲートは、前記ゲート誘電体層によって前記ｐ型ピラーと分離されることと、
    前記ｎ型基板内に前記ｐ型ボディ領域を形成することと、
    前記ｐ型ボディ領域内にｎ型ソース領域を形成することと、
    を更に含む、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  3. 前記第２溝内に、ゲート誘電体層と、前記ゲート誘電体層によって前記ｐ型ピラーと分離されるゲートとを形成してから、前記第１絶縁層と、前記第２絶縁層とをエッチング除去することと、
    前記ｎ型基板内に、ｐ型ボディ領域を形成することと、
    前記ｐ型ボディ領域内に、ｎ型ソース領域を形成することと、
    を更に含む、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  4. 前記第１絶縁層は、酸化シリコン層を含む、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  5. 前記第２絶縁層は、酸化シリコン層である、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  6. 前記絶縁側壁は、窒化シリコン層である、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  7. 前記第２溝をエッチングで形成する時、異方性エッチングと等方性エッチングとを結合するエッチング方法を採用する、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
  8. 前記第２溝の深度は、前記第１溝の深度より小さい、請求項１に記載の半導体スーパージャンクションデバイスの製造方法。
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