JP2023053240A - 電源制御装置 - Google Patents

Abstract

【課題】フィードバック電圧の異常が生じた場合にでも出力電圧の過電圧保護を行うことができ、且つ、適切な過電圧設定を行うことが容易となる電源制御装置を提供する。
【解決手段】電源制御装置は、電源回路の出力電圧の分圧により得られたフィードバック電圧に基づいて前記出力電圧を制御するように構成された出力電圧制御部と、前記出力電圧が出力電圧閾値を超えたかを検出するように構成された出力電圧検出部と、前記フィードバック電圧がフィードバック電圧閾値以下に下降したかを検出するよう構成されたフィードバック電圧検出部と、を含み、前記出力電圧検出部からの第１検出出力及び前記フィードバック電圧検出部からの第２検出出力に基づいて前記出力電圧制御部の動作を継続または停止するよう構成される第１過電圧保護回路と、前記フィードバック電圧が過電圧設定値を超えることに基づいて、前記出力電圧制御部の動作を停止させるように構成される第２過電圧保護回路と、を有する。
【選択図】図１

Description

本発明は、電源制御装置に関する。

従来、出力電圧の過電圧に対して保護を行う過電圧保護回路を有する電源回路が知られている。

図１１は、上述のような過電圧保護回路を有する電源回路の一構成例を示す。図１１に示す電源回路１００Ａは、ＤＣ／ＤＣコンバータの一種である所謂リニアレギュレータである。電源回路１００Ａは、出力トランジスタ１０１と、エラーアンプ１０２と、過電圧保護回路１０３Ａと、抵抗Ｒ１，Ｒ２と、を有する。

ｎチャネルＭＯＳＦＥＴとして構成される出力トランジスタ１０１のドレインには、入力電圧Ｖｉｎが印加される。出力トランジスタ１０１のソースには、出力電圧Ｖｏｕｔの出力される出力端子Ｔｏｕｔが接続される。出力トランジスタ１０１のソースは、抵抗Ｒ１，Ｒ２の直列接続構成を介してグランド電位に接続される。抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧する。

抵抗Ｒ１と抵抗Ｒ２とが接続される接続ノードは、エラーアンプ１０２の反転入力端に接続される。エラーアンプ１０２の非反転入力端には、参照電圧Ｖｒｅｆが印加される。エラーアンプ１０２の出力端は、出力トランジスタ１０１のゲートに接続される。

このような構成により、エラーアンプ１０２は、出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧して生成されるフィードバック電圧ＦＢが参照電圧Ｖｒｅｇと一致するように出力トランジスタ１０１のゲートを駆動する。これにより、出力電圧Ｖｏｕｔは、下記（１）式で示される電圧値に制御される。
Ｖｏｕｔ＝（（Ｒ１＋Ｒ２）／Ｒ２）×Ｖｒｅｆ （１）

また、過電圧保護回路１０３Ａは、フィードバック電圧ＦＢを監視し、フィードバック電圧ＦＢが過電圧設定された閾値電圧を超えた場合に、エラーアンプ１０２の出力動作を停止させる。これにより、出力電圧Ｖｏｕｔが上昇して過電圧に達した場合に、フィードバック電圧ＦＢも上昇して閾値電圧を超え、エラーアンプ１０２の出力動作が停止されるので、出力電圧Ｖｏｕｔは低下する。従って、出力電圧Ｖｏｕｔの過電圧保護が行われる
。

また、図１２は、過電圧保護回路を有する電源回路の別の構成例を示す。図１２に示す電源回路１００Ｂは、上述の図１１に示した電源回路１００Ａと同様にリニアレギュレータであるが、構成の相違点として、過電圧保護回路１０３Ｂを有する。

過電圧保護回路１０３Ｂは、出力電圧Ｖｏｕｔを直接監視し、出力電圧Ｖｏｕｔが過電圧設定値を超えた場合に、エラーアンプ１０２の出力動作を停止させる。

なお、例えば特許文献１にも、過電圧保護を行う電源回路が開示されている。

特開２０１０－２２０４５４号公報

しかしながら、上述した図１１に示す電源回路１００Ａおよび図１２に示す電源回路１００Ｂには、それぞれ次のような問題がある。電源回路１００Ａでは、抵抗Ｒ１がオープンとなった場合、または抵抗Ｒ２がショートとなった場合、フィードバック電圧ＦＢの異常低下によってエラーアンプ１０２により出力電圧Ｖｏｕｔが上昇して過電圧となるが、フィードバック電圧ＦＢは低下するので過電圧保護回路１０３Ａは過電圧を検出できず、過電圧保護機能が有効とならない。

一方、電源回路１００Ｂであれば、上記のように抵抗Ｒ１がオープンとなった場合、または抵抗Ｒ２がショートとなった場合に出力電圧Ｖｏｕｔが上昇すると、過電圧保護回路１０３Ｂは出力電圧Ｖｏｕｔを直接監視するので、過電圧保護を行うことはできる。

しかしながら、出力トランジスタ１０１、エラーアンプ１０２、および過電圧保護回路１０３Ｂを１つのＩＣに含まれるように構成し、抵抗Ｒ１，Ｒ２が上記ＩＣに対して外付けで設けられる場合、上記（１）式に示すように抵抗Ｒ１，Ｒ２の抵抗値により出力電圧Ｖｏｕｔを設定できる。この場合、設定されうる全ての出力電圧Ｖｏｕｔに対して、共通のＩＣ、すなわち過電圧保護回路１０３Ｂにおいて過電圧設定を適切に行うことは困難となる。

上記状況に鑑み、本発明は、フィードバック電圧の異常が生じた場合にでも出力電圧の過電圧保護を行うことができ、且つ、適切な過電圧設定を行うことが容易となる電源制御装置を提供することを目的とする。

上記目的を達成するために本発明の一態様に係る電源制御装置は、電源回路の出力電圧の分圧により得られたフィードバック電圧に基づいて前記出力電圧を制御するように構成された出力電圧制御部と、前記出力電圧が出力電圧閾値を超えたかを検出するように構成された出力電圧検出部と、前記フィードバック電圧がフィードバック電圧閾値以下に下降したかを検出するよう構成されたフィードバック電圧検出部と、を含み、前記出力電圧検出部からの第１検出出力及び前記フィードバック電圧検出部からの第２検出出力に基づいて前記出力電圧制御部の動作を継続または停止するよう構成される第１過電圧保護回路と、前記フィードバック電圧が過電圧設定値を超えることに基づいて、前記出力電圧制御部の動作を停止させるように構成される第２過電圧保護回路と、を有する構成としている（第１の構成）。

また、上記第１の構成において、前記第１過電圧保護回路は、
前記フィードバック電圧が前記フィードバック電圧閾値以下であり、且つ前記出力電圧が前記出力電圧閾値以下である場合、前記出力電圧制御部の動作を継続させ、
前記フィードバック電圧が前記フィードバック電圧閾値を超えた場合、前記出力電圧制御部の動作を継続させ、
前記フィードバック電圧が前記フィードバック電圧閾値以下であり、且つ前記出力電圧が前記出力電圧閾値を超えた場合、前記出力電圧制御部の動作を停止させる構成としてもよい（第２の構成）。

また、上記第１または第２の構成において、前記第１過電圧保護回路は、前記第１検出出力および前記第２検出出力の両方が入力されるＡＮＤ回路を有する構成としてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、前記出力電圧検出部は、前記第２検出出力に応じて検出動作の継続・停止を切替えられる構成としてもよい（第４の構成）。

また、本発明の一態様に係る電源回路は、上記第１から第４のいずれかの構成の電源制御装置と、前記分圧のための分圧抵抗と、を有する（第５の構成）。

また、上記第５の構成において、前記電源回路はリニアレギュレータであって、
前記電源制御装置は、
入力電圧が印加される出力トランジスタと、
前記フィードバック電圧と参照電圧とが入力されて、出力により前記出力トランジスタを駆動するエラーアンプと、を有し、
前記第１過電圧保護回路および前記第２過電圧保護回路は、前記エラーアンプを制御する構成としてもよい（第６の構成）。

また、上記第５の構成における電源回路は、スイッチングレギュレータであってもよい（第７の構成）。

また、上記第７の構成において、前記電源制御装置は、
入力電圧とグランド電位との間で直列に接続される第１スイッチング素子および第２スイッチング素子と、
前記フィードバック電圧と参照電圧とが入力されるエラーアンプまたはコンパレータと、
前記エラーアンプまたは前記コンパレータの出力に基づいて前記第１スイッチング素子および第２スイッチング素子を駆動するドライバと、
を有し、
前記電源回路は、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される接続ノードに一端を接続されるコイルと、
前記コイルの他端に一端を接続されるコンデンサと、
を有し、
前記第１過電圧保護回路および前記第２過電圧保護回路は、前記ドライバを制御する構成としてもよい（第８の構成）。

また、本発明の一態様に係る電子機器は、上記だい５から第８のいずれかの構成の電源回路を有する（第９の構成）。

また、本発明の一態様に係るＩＣパッケージは、上記第１の構成の電源制御装置として機能するＩＣパッケージであり、
前記出力電圧制御部は、第１スイッチング素子と、前記第１スイッチング素子に直列接続される第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子を駆動するドライバと、を有し、
前記ＩＣパッケージは、
前記第１スイッチング素子に入力電圧を印加するための第１外部端子と、
前記第２スイッチング素子にグランド電位を印加するための第２外部端子と、
前記ドライバ用の電源端子である第３外部端子と、
前記電源制御装置のシャットダウンとイネーブルを切替える信号を入力するための第４外部端子と、
前記フィードバック電圧を印加するための第５外部端子と、
前記出力電圧を印加するための第６外部端子と、
を有し、
さらに前記ＩＣパッケージは、
第１辺と、
前記第１辺の一端と接続されて前記第１辺と交差する方向に延びる第２辺と、
前記第２辺の一端と接続されて前記第１辺と対向する第３辺と、
を有し、
前記第１辺には、前記第５外部端子を少なくとも含んだ第１低耐圧端子のみが配置され、
前記第２辺には、前記第１外部端子および前記第３外部端子を少なくとも含んだ第１高耐圧端子のみが配置され、
前記第３辺には、前記第２外部端子および第６外部端子を少なくとも含んだ第２低耐圧端子と、前記第２低耐圧端子よりも前記第２辺の近くに配置される高耐圧の前記第４外部端子とが配置される構成としている（第１０の構成）。

また、上記第１０の構成において、前記フィードバック電圧が所定電圧に達するとフラグを出力するパワーグッド機能部と、
前記フラグを出力するための第７外部端子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される接続ノードに接続される第８外部端子と、
前記第１辺の他端と前記第３辺の一端とに接続されて前記第２辺と対向する第４辺と、
をさらに有し、
前記第４辺には、第８外部端子を少なくとも含んだ第２高耐圧端子と、前記第２高耐圧端子よりも前記第１辺の近くに配置される低耐圧の前記第７外部端子とが配置される構成としてもよい（第１１の構成）。

本発明によると、フィードバック電圧の異常が生じた場合にでも出力電圧の過電圧保護を行うことができ、且つ、適切な過電圧設定を行うことが容易となる。

本発明の第１実施形態に係る電源回路の構成を示す図である。 第１実施形態に係る過電圧保護回路の動作の一例を示すタイミングチャートである。 第１実施形態に係る過電圧保護回路の動作の一例を示すタイミングチャートである。 本発明の第２実施形態に係る電源回路の構成を示す図である。 第２実施形態に係る過電圧保護回路の動作の一例を示すタイミングチャートである。 第２実施形態に係る過電圧保護回路の動作の一例を示すタイミングチャートである。 本発明の第３実施形態に係る電源回路の構成を示す図である。 本発明の第４実施形態に係る電源回路の構成を示す図である。 本発明の第４実施形態に係る電源ＩＣにおけるピン配置の一例を示す平面図である。 各種電子機器が搭載された車両の一例の外観を示す図である。 過電圧保護回路を有する電源回路の一例を示す図である。 過電圧保護回路を有する電源回路の別の一例を示す図である。

以下に本発明の一実施形態について図面を参照して説明する。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る電源回路１０の構成を示す図である。電源回路１０は、ＤＣ／ＤＣコンバータ、より具体的にはリニアレギュレータとして構成される。電源回路１０は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。

電源回路１０は、電源ＩＣ１０Ａと、外付けの抵抗Ｒ１，Ｒ２と、を備えている。電源ＩＣ１０Ａは、電源回路１０の出力電圧Ｖｏｕｔを一定に制御する電源制御装置である。電源ＩＣ１０Ａは、出力トランジスタ１と、エラーアンプ２と、第１過電圧保護回路３と、第２過電圧保護回路４と、を集積化して有する半導体集積回路である。電源ＩＣ１０Ａは、外部との電気的接続を確立するための各端子Ｔ１～Ｔ４を有する。また、出力トランジスタ１とエラーアンプ２とから出力電圧Ｖｏｕｔを制御する出力電圧制御部５が構成される。

ｎチャネルＭＯＳＦＥＴとして構成される出力トランジスタ１のドレインには、端子Ｔ１を介して入力電圧Ｖｉｎが印加される。出力トランジスタ１のソースには、端子Ｔ２を介して出力端子Ｔｏｕｔが接続される。出力端子Ｔｏｕｔに出力電圧Ｖｏｕｔが生じる。端子Ｔ２は、抵抗Ｒ１，Ｒ２の直列接続構成を介してグランド電位に接続される。抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧する。

抵抗Ｒ１と抵抗Ｒ２とが接続される接続ノードは、端子Ｔ３を介してエラーアンプ２の
反転入力端に接続される。エラーアンプ２の非反転入力端には、参照電圧Ｖｒｅｆが印加される。エラーアンプ２の出力端は、出力トランジスタ１のゲートに接続される。

このような構成により、エラーアンプ２は、出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧して生成されるフィードバック電圧ＦＢが参照電圧Ｖｒｅｇと一致するように出力トランジスタ１のゲートを駆動する。これにより、出力電圧Ｖｏｕｔは、上述した（１）式で示される電圧値に制御される。

また、第１過電圧保護回路３は、出力電圧検出部３１と、フィードバック電圧検出部３２（ＦＢ電圧検出部）と、ＡＮＤ回路３３と、を有し、出力電圧Ｖｏｕｔの過電圧に対して保護を行う。

ＦＢ電圧検出部３２は、端子Ｔ３に生じるフィードバック電圧ＦＢが所定のフィードバック電圧閾値（ＦＢ電圧閾値）以下となったか否かを検出する。出力電圧検出部３１は、端子Ｔ４を介して入力される出力電圧Ｖｏｕｔが所定の出力電圧閾値を超えたか否かを検出する。出力電圧検出部３１およびＦＢ電圧検出部３２の各検出出力はＡＮＤ回路３３に入力される。エラーアンプ２は、ＡＮＤ回路３３の出力に応じて出力動作の継続・停止を切替える。

ここで、第１過電圧保護回路３の動作について図２に示すタイミングチャートを参照して説明する。図２は、上段より、出力電圧Ｖｏｕｔ、フィードバック電圧ＦＢ、出力電圧検出部３１の検出出力Ｖ１、ＦＢ電圧検出部３２の検出出力Ｖ２、ＡＮＤ回路３３の出力ＡＮＤをそれぞれ示す。また、図２は、抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１（例えば１Ｖ）に設定される場合を示す。

さらに、図２において、出力電圧検出部３１に設定される出力電圧閾値Ｖｔｈ１と、ＦＢ電圧検出部３２に設定されるＦＢ電圧閾値Ｖｔｈ２がそれぞれ示される。出力電圧閾値Ｖｔｈ１は、電圧Ｖｏｕｔ１よりも若干高い電圧（例えば１．２Ｖ）であり、ＦＢ電圧閾値Ｖｔｈ２はゼロに近い電圧（例えば０．２Ｖ）である。

図２に示すタイミングｔ１において、エラーアンプ２が起動し、出力電圧Ｖｏｕｔおよびフィードバック電圧ＦＢが上昇を開始する。このとき、出力電圧Ｖｏｕｔはゼロであり、出力電圧Ｖｏｕｔは出力電圧閾値Ｖｔｈ１以下であるので、検出出力Ｖ１はＬｏｗとなる。また、フィードバック電圧ＦＢはゼロであるので、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下であり、検出出力Ｖ２はＨｉｇｈとなる。従って、出力ＡＮＤは、Ｌｏｗとなる。出力ＡＮＤがＬｏｗの場合に、エラーアンプ２は出力動作を継続する。

そして、タイミングｔ２において、フィードバック電圧ＦＢが上昇してＦＢ電圧閾値Ｖｔｈ２を超えると、検出出力Ｖ２がＬｏｗとなる。これにより、出力ＡＮＤは、Ｌｏｗとなる。

そして、タイミングｔ３において、フィードバック電圧ＦＢが参照電圧Ｖｒｅｆに達し、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１に達すると、フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔは一定となる。フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔが一定のとき、検出出力Ｖ１、Ｖ２ともにＬｏｗとなり、出力ＡＮＤはＬｏｗとなる。

そして、タイミングｔ４において、抵抗Ｒ１にオープンが生じるか、または抵抗Ｒ２にショートが発生した場合、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下に急激に低下し、ＦＢ電圧検出部３２により検出出力Ｖ２はＨｉｇｈとなる。このとき、検出出力Ｖ１はＬｏｗであるので、出力ＡＮＤはＬｏｗとなる。

そして、フィードバック電圧ＦＢの異常な低下により、出力電圧Ｖｏｕｔが上昇し、タイミングｔ５において出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１を超える。このとき、出力電圧検出部３２により検出出力Ｖ１はＨｉｇｈとなるので、出力ＡＮＤはＨｉｇｈとなる。これにより、エラーアンプ２は、出力動作を停止し、出力電圧Ｖｏｕｔは低下する。これにより、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートによる出力電圧Ｖｏｕｔの過電圧に対して保護を行うことができる。

このように、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２以下であるが、出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１以下である場合は、起動中であるとして出力電圧Ｖｏｕｔの出力動作は継続される（タイミングｔ１～ｔ２）。また、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２を超えている場合は、正常状態であるとして、出力電圧Ｖｏｕｔの出力動作が継続される（タイミングｔ２～ｔ４）。そして、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２以下となり、且つ出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１を超えた場合、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートによる過電圧が生じたとして、出力電圧Ｖｏｕｔの出力動作が停止され、過電圧保護が図られる（タイミングｔ５以降）。

また、図３は、図２に対応するタイミングチャートであるが、抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１よりも高い電圧Ｖｏｕｔ２（例えば５Ｖ）に設定される場合を示す。

図３に示すタイミングｔ１１において、エラーアンプ２が起動し、出力電圧Ｖｏｕｔおよびフィードバック電圧ＦＢが上昇を開始する。このとき、検出出力Ｖ１はＬｏｗ、検出出力Ｖ２はＨｉｇｈとなるので、出力ＡＮＤは、Ｌｏｗとなる。

そして、タイミングｔ１２において、フィードバック電圧ＦＢが上昇してＦＢ電圧閾値Ｖｔｈ２を超えると、検出出力Ｖ２がＬｏｗとなる。これにより、出力ＡＮＤは、Ｌｏｗとなる。

その後、出力電圧Ｖｏｕｔが上昇して、タイミングｔ１３において出力電圧閾値Ｖｔｈ１を超えると、検出出力Ｖ１はＨｉｇｈとなるが、検出出力Ｖ２はＬｏｗであるので、出力ＡＮＤはＬｏｗとなり、エラーアンプ２の出力動作は継続される。

そして、タイミングｔ１４において、フィードバック電圧ＦＢが参照電圧Ｖｒｅｆに達し、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ２に達すると、フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔは一定となる。フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔが一定のとき、検出出力Ｖ１はＨｉｇｈ、検出出力Ｖ２はＬｏｗとなり、出力ＡＮＤはＬｏｗとなる。

そして、タイミングｔ１５において、抵抗Ｒ１にオープンが生じるか、または抵抗Ｒ２にショートが発生した場合、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下に急激に低下し、ＦＢ電圧検出部３２により検出出力Ｖ２はＨｉｇｈとなる。このとき、検出出力Ｖ１はＨｉｇｈであるので、出力ＡＮＤはＨｉｇｈとなる。これにより、エラーアンプ２は、出力動作を停止し、出力電圧Ｖｏｕｔは低下する。これにより、出力電圧Ｖｏｕｔ２は、過電圧まで上昇することなく低下し、過電圧保護が図られる。

このように、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２以下であるが、出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１以下である場合は、起動中であるとして出力電圧Ｖｏｕｔの出力動作は継続される（タイミングｔ１１～ｔ１２）。また、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２を超えている場合は、正常状態であるとして、出力電圧Ｖｏｕｔの出力動作が継続される（タイミングｔ１２～ｔ１５）。そして、フィードバック電圧ＦＢがＦＢ電圧閾値Ｖｔｈ２以下となり、且つ出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１を超えた場合、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートによる過電圧が生じたとして、出力電圧Ｖｏｕｔの出力動作が停止され、過電圧保護が図られる（タイミングｔ１５以降）。

また、図２および図３で説明したように、外付けの抵抗Ｒ１，Ｒ２の設定により共通の電源ＩＣ１０Ａに対して出力電圧Ｖｏｕｔを可変（Ｖｏｕｔ１，Ｖｏｕｔ２）に設定する場合でも、過電圧保護回路３における過電圧設定を出力電圧閾値Ｖｔｈ１およびＦＢ電圧閾値Ｖｔｈ２とすることにより、いずれの設定の出力電圧Ｖｏｕｔに対しても過電圧保護を行うことができる。すなわち、適切な過電圧設定を行うことが容易となる。

なお、第２過電圧保護回路４は、フィードバック電圧ＦＢを監視し、フィードバック電圧ＦＢが所定の過電圧設定値を超えた場合に、エラーアンプ２の出力動作を停止させる。これにより、抵抗Ｒ１，Ｒ２は正常な状態で出力電圧Ｖｏｕｔに過電圧が生じた場合にも、過電圧保護を図ることができる。すなわち、第１過電圧保護回路３のみならず第２過電圧保護回路４を設けることにより、種々の原因による過電圧に対する対策を行うことが可能となる。

＜第２実施形態＞
図４は、本発明の第２実施形態に係る電源回路１５の構成を示す図である。図４に示す電源回路１５は、上述の第１実施形態に係る電源回路１０と同様にリニアレギュレータとして構成される。電源回路１５は、電源ＩＣ１５Ａを有する。第１実施形態との構成上の相違点として、電源ＩＣ１５Ａは、第１過電圧保護回路３０１を有する。

第１過電圧保護回路３０１は、出力電圧検出部３０１Ａと、ＦＢ電圧検出部３０１Ｂと、を有する。ＦＢ電圧検出部３０１Ｂからの検出出力Ｖ２に応じて、出力電圧検出部３０１Ａの検出動作継続および動作の停止が切替えられる。出力電圧検出部３０１Ａは、検出出力Ｖ１をエラーアンプ２に出力する。エラーアンプ２は、検出出力Ｖ１に応じて出力動作の継続・停止を切替える。

ここで、第１過電圧保護回路３０１の動作について図５に示すタイミングチャートを参照して説明する。図５は、上段より、出力電圧Ｖｏｕｔ、フィードバック電圧ＦＢ、出力電圧検出部３０１Ａの検出出力Ｖ１、ＦＢ電圧検出部３０１Ｂの検出出力Ｖ２をそれぞれ示す。また、図５は、抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１に設定される場合を示す。

さらに、図５において、出力電圧検出部３０１Ａに設定される出力電圧閾値Ｖｔｈ１と、ＦＢ電圧検出部３０１Ｂに設定されるＦＢ電圧閾値Ｖｔｈ２がそれぞれ示される。出力電圧閾値Ｖｔｈ１は、電圧Ｖｏｕｔ１よりも若干高い電圧であり、ＦＢ電圧閾値Ｖｔｈ２はゼロに近い電圧である。

図５に示すタイミングｔ２１において、エラーアンプ２が起動し、出力電圧Ｖｏｕｔおよびフィードバック電圧ＦＢが上昇を開始する。このとき、フィードバック電圧ＦＢはゼロであるので、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下であり、検出出力Ｖ２はＨｉｇｈとなる。これにより、出力電圧検出部３０１Ａは検出動作をしている。このとき、出力電圧Ｖｏｕｔはゼロであり、出力電圧Ｖｏｕｔは出力電圧閾値Ｖｔｈ１以下であるので、検出出力Ｖ１はＬｏｗとなる。検出出力Ｖ１がＬｏｗの場合に、エラーアンプ２は出力動作を継続する。

そして、タイミングｔ２２において、フィードバック電圧ＦＢが上昇してＦＢ電圧閾値Ｖｔｈ２を超えると、検出出力Ｖ２がＬｏｗとなる。これにより、出力電圧検出部３０１Ａの検出動作は停止され、検出出力Ｖ１はＬｏｗとなる。

そして、タイミングｔ２３において、フィードバック電圧ＦＢが参照電圧Ｖｒｅｆに達し、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１に達すると、フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔは一定となる。フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔが一定のとき、検出出力Ｖ１、Ｖ２ともにＬｏｗとなる。

そして、タイミングｔ２４において、抵抗Ｒ１にオープンが生じるか、または抵抗Ｒ２にショートが発生した場合、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下に急激に低下し、ＦＢ電圧検出部３０１Ｂにより検出出力Ｖ２はＨｉｇｈとなる。これにより、出力電圧検出部３０１Ａは起動される。このとき、出力電圧Ｖｏｕｔは出力電圧閾値Ｖｔｈ１以下であるので、検出出力Ｖ１はＬｏｗとなる。

そして、フィードバック電圧ＦＢの異常な低下により、出力電圧Ｖｏｕｔが上昇し、タイミングｔ２５において出力電圧Ｖｏｕｔが出力電圧閾値Ｖｔｈ１を超える。このとき、出力電圧検出部３０１Ａにより検出出力Ｖ１はＨｉｇｈとなる。これにより、エラーアンプ２は、出力動作を停止し、出力電圧Ｖｏｕｔは低下する。これにより、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートによる出力電圧Ｖｏｕｔの過電圧に対して保護を行うことができる。

また、図６は、図５に対応するタイミングチャートであるが、抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ１よりも高い電圧Ｖｏｕｔ２に設定される場合を示す。

図６に示すタイミングｔ３１において、エラーアンプ２が起動し、出力電圧Ｖｏｕｔおよびフィードバック電圧ＦＢが上昇を開始する。このとき、検出出力Ｖ２はＨｉｇｈとなるので、出力電圧検出部３０１Ａは検出動作をしており、検出出力Ｖ１はＬｏｗとなる。

そして、タイミングｔ３２おいて、フィードバック電圧ＦＢが上昇してＦＢ電圧閾値Ｖｔｈ２を超えると、検出出力Ｖ２がＬｏｗとなる。これにより、出力電圧検出部３０１Ａの検出動作は停止され、検出出力Ｖ１はＬｏｗとなる。

その後、出力電圧Ｖｏｕｔが上昇して、タイミングｔ３３において出力電圧閾値Ｖｔｈ１を超えるが、検出出力Ｖ２がＬｏｗであるため、出力電圧検出部３０１Ａは停止されており、検出出力Ｖ１はＬｏｗとなる。

そして、タイミングｔ３４において、フィードバック電圧ＦＢが参照電圧Ｖｒｅｆに達し、出力電圧Ｖｏｕｔが電圧Ｖｏｕｔ２に達すると、フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔは一定となる。フィードバック電圧ＦＢおよび出力電圧Ｖｏｕｔが一定のとき、検出出力Ｖ１、Ｖ２ともにＬｏｗとなる。

そして、タイミングｔ３５において、抵抗Ｒ１にオープンが生じるか、または抵抗Ｒ２にショートが発生した場合、フィードバック電圧ＦＢはＦＢ電圧閾値Ｖｔｈ２以下に急激に低下し、ＦＢ電圧検出部３０１Ｂにより検出出力Ｖ２はＨｉｇｈとなる。これにより、出力電圧検出部３０１Ａが起動され、出力電圧Ｖｏｕｔは出力電圧閾値Ｖｔｈ１を超えているので、検出出力Ｖ１はＨｉｇｈとなる。これにより、エラーアンプ２は、出力動作を停止し、出力電圧Ｖｏｕｔは低下する。これにより、出力電圧Ｖｏｕｔは、過電圧まで上昇することなく低下し、過電圧保護が図られる。

このような第２実施形態によれば、第１実施形態と同様の効果を享受できる。特に第２実施形態では、ＦＢ電圧検出部３０１Ｂにより起動されるまでは出力電圧検出部３０１Ａは停止しているので、消費電力の低減を図ることができる。

＜第３実施形態＞
図７は、本発明の第３実施形態に係る電源回路２０の構成を示す図である。図７に示す電源回路２０は、ＤＣ／ＤＣコンバータであり、より具体的には、同期整流型のスイッチングレギュレータである。電源回路２０は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。電源回路２０は、電源ＩＣ２０Ａと、コイルＬ１と、コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、を備えている。電源ＩＣ２０Ａは、電源回路２０の出力電圧Ｖｏｕｔを一定に制御する電源制御装置である。コイルＬ１、コンデンサＣ１、および抵抗Ｒ１，Ｒ２は、電源ＩＣ２０Ａに対して外付けの部品として設けられる。

電源ＩＣ２０Ａは、第１スイッチング素子１１と、第２スイッチング素子１２と、エラーアンプ１３と、ドライバ１４と、第１過電圧保護回路１６と、第２過電圧保護回路１７と、を集積化して有する半導体集積回路である。エラーアンプ１３、ドライバ１４、第１スイッチング素子１１、および第２スイッチング素子１２から出力電圧Ｖｏｕｔを制御する出力電圧制御部１８が構成される。電源ＩＣ２０Ａは、外部との電気的接続を確立するための各端子Ｔ１１～Ｔ１４を有する。

ｐチャネルＭＯＳＦＥＴで構成される第１スイッチング素子１１のソースには、端子Ｔ１１を介して入力電圧Ｖｉｎが印加される。第１スイッチング素子１１のドレインは、ｎチャネルＭＯＳＦＥＴで構成される第２スイッチング素子１２のドレインに接続される。第２スイッチング素子１２のソースは、グランド電位の印加端に接続される。すなわち、第１スイッチング素子１１および第２スイッチング素子１２は、入力電圧とグランド電位との間で直列に接続される。

第１スイッチング素子１１と第２スイッチング素子１２とが接続される接続ノードには、端子Ｔ１２を介してコイルＬ１の一端が接続される。コイルＬ１の他端は、コンデンサＣ１の一端に接続される。コンデンサＣ１の他端は、グランド電位の印加端に接続される。コイルＬ１とコンデンサＣ１とが接続される接続ノードには、出力端子Ｔｏｕｔが接続される。出力端子Ｔｏｕｔに出力電圧Ｖｏｕｔが生じる。

出力電圧Ｖｏｕｔが生じるラインには、抵抗Ｒ１、Ｒ２の直列接続構成を介してグランド電位の印加端が接続される。抵抗Ｒ１と抵抗Ｒ２とが接続される接続ノードは、エラーアンプ１３の反転入力端に接続される。エラーアンプ１３の非反転入力端には、参照電圧Ｖｒｅｆが印加される。ドライバ１４は、エラーアンプ１３の出力に基づいて第１スイッチング素子１１および第２スイッチング素子１２の各ゲートを駆動する。ドライバ１４により、第１スイッチング素子１１と第２スイッチング素子１２は相補的にスイッチングされる。

出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧することでフィードバック電圧ＦＢが生成される。生成されたフィードバック電圧ＦＢがエラーアンプ１３に入力され、ドライバ１４が第１スイッチング素子１１および第２スイッチング素子１２を駆動することで、フィードバック電圧ＦＢが参照電圧Ｖｒｅｆと一致するよう制御され、出力電圧Ｖｏｕｔが一定に制御される。外付けの抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔの設定が可変である。

また、第１過電圧保護回路１６は、出力電圧検出部１６１と、ＦＢ電圧検出部１６２と、ＡＮＤ回路１６３と、を有する。すなわち、第１過電圧保護回路１６の構成は、第１実施形態の第１過電圧保護回路３と同様である。ＡＮＤ回路１６３からの出力に応じて、ドライバ１４は、スイッチング動作の継続・停止を切替える。過電圧保護を行う場合、ドライバ１４は、第１スイッチング素子１１および第２スイッチング素子１２をともにオフとする。

第１過電圧保護回路１６の動作については先述した実施形態と同様であるので詳述しないが、抵抗Ｒ１，Ｒ２により出力電圧Ｖｏｕｔが可変に設定された場合でも、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートが生じた場合に、第１過電圧保護回路１６によりドライバ１４のスイッチング動作を停止させ、出力電圧Ｖｏｕｔの過電圧に対する保護を行うことができる。また、その際に、出力電圧検出部１６１およびＦＢ電圧検出部１６２の各過電圧設定を適切に行うことは容易である。

なお、第２過電圧保護回路１７は、第１実施形態の第２過電圧保護回路４と同様の機能である。

また、本実施形態の電源ＩＣ２０Ａに対して、第１過電圧保護回路１６の代わりに、第２実施形態の第１過電圧保護回路３０１と同様の構成の過電圧保護回路を設けることも可能である。

＜第４実施形態＞
図８は、本発明の第４実施形態に係る電源回路４０の構成を示す図である。図８に示す電源回路４０は、ＤＣ／ＤＣコンバータであり、より具体的には、同期整流型のスイッチングレギュレータである。電源回路４０は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。電源回路４０は、電源ＩＣ４０Ａと、コイルＬ１と、コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、を備えている。電源ＩＣ４０Ａは、固定オンタイム制御方式を用いて電源回路４０の出力電圧Ｖｏｕｔを一定に制御する電源制御装置である。コイルＬ１、コンデンサＣ１、および抵抗Ｒ１，Ｒ２は、電源ＩＣ４０Ａに対して外付けの部品として設けられる。

電源ＩＣ４０Ａは、第１スイッチング素子２１と、第２スイッチング素子２２と、コンパレータ２３と、オンタイム生成部２４と、ドライバ２５と、第１過電圧保護回路２６と、第２過電圧保護回路２７と、パワーグッド部２８と、内部電源部２９と、ＵＶＬＯ部３０と、イネーブル制御部３４と、ソフトスタート部３５と、を集積化して有する半導体集積回路である。コンパレータ２３、オンタイム生成部２４、ドライバ２５、第１スイッチング素子２１、および第２スイッチング素子２２から出力電圧Ｖｏｕｔを制御する出力電圧制御部３６が構成される。電源ＩＣ４０Ａは、外部との電気的接続を確立するための端子ＰＶＩＮ等の各端子を有する。

ｐチャネルＭＯＳＦＥＴで構成される第１スイッチング素子２１のソースには、端子ＰＶＩＮを介して入力電圧Ｖｉｎが印加される。第１スイッチング素子２１のドレインは、ｎチャネルＭＯＳＦＥＴで構成される第２スイッチング素子２２のドレインに接続される。第２スイッチング素子２２のソースは、端子ＰＧＮＤを介してグランド電位の印加端に接続される。すなわち、第１スイッチング素子２１および第２スイッチング素子２２は、入力電圧Ｖｉｎとグランド電位との間で直列に接続される。

第１スイッチング素子２１と第２スイッチング素子２２とが接続される接続ノードには、端子ＳＷを介してコイルＬ１の一端が接続される。コイルＬ１の他端は、コンデンサＣ１の一端に接続される。コンデンサＣ１の他端は、グランド電位の印加端に接続される。コイルＬ１とコンデンサＣ１とが接続される接続ノードには、出力端子Ｔｏｕｔが接続される。出力端子Ｔｏｕｔに出力電圧Ｖｏｕｔが生じる。

出力電圧Ｖｏｕｔが生じるラインには、抵抗Ｒ１、Ｒ２の直列接続構成を介してグランド電位の印加端が接続される。抵抗Ｒ１と抵抗Ｒ２とが接続される接続ノードは、端子ＦＢＳを介してコンパレータ２３の反転入力端に接続される。コンパレータ２３の一つの非反転入力端には、参照電圧Ｖｒｅｆが印加される。

オンタイム生成部２４は、コンパレータ２３の出力が入力され、オンタイムを生成する。ドライバ２５は、オンタイム生成部２４の出力に基づいて第１スイッチング素子２１および第２スイッチング素子２２の各ゲートを駆動する。ドライバ２５により、第１スイッチング素子２１と第２スイッチング素子２２は相補的にスイッチングされる。

出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧することでフィードバック電圧ＦＢが生成される。生成されたフィードバック電圧ＦＢがコンパレータ２３に入力される。オンタイム生成部２４は、コンパレータ２３の出力がＨｉｇｈとなると、所望のオンタイムを生成する。このとき、オンタイム生成部は、入出力電圧に基づきオンタイムを調整することで、周波数変動を抑制する。

ドライバ２５は、生成されたオンタイムの期間だけ第１スイッチング素子２１をオン、第２スイッチング素子２２をオフとする。そして、オンタイムの期間が経過すると、ドライバ２５は、第１スイッチング素子２１をオフ、第２スイッチング素子２２をオンとする。これにより、出力電圧Ｖｏｕｔが一定に制御される。外付けの抵抗Ｒ１，Ｒ２の設定により、出力電圧Ｖｏｕｔの設定が可変である。

また、第１過電圧保護回路２６は、出力電圧検出部２６１と、ＦＢ電圧検出部２６２と、ＡＮＤ回路２６３と、を有する。すなわち、第１過電圧保護回路２６の構成は、第１実施形態の第１過電圧保護回路３と同様である。出力電圧検出部２６１には、端子ＶＯＵＴＳを介して出力電圧Ｖｏｕｔが入力される。ＦＢ電圧検出部２６２は、端子ＦＢＳを介してフィードバック電圧ＦＢが入力される。ＡＮＤ回路２６３からの出力に応じて、ドライバ２５は、スイッチング動作の継続・停止を切替える。

第１過電圧保護回路２６の動作については先述した実施形態と同様であるので詳述しないが、抵抗Ｒ１，Ｒ２により出力電圧Ｖｏｕｔが可変に設定された場合でも、抵抗Ｒ１のオープンまたは抵抗Ｒ２のショートが生じた場合に、第１過電圧保護回路２６によりドライバ２５のスイッチング動作を停止させ、出力電圧Ｖｏｕｔの過電圧に対する保護を行うことができる。また、その際に、出力電圧検出部２６１およびＦＢ電圧検出部２６２の各過電圧設定を適切に行うことは容易である。

なお、第２過電圧保護回路２７は、第１実施形態の第２過電圧保護回路４と同様の機能である。第２過電圧保護回路２７および後述するパワーグッド部２８には、端子ＦＢＳを介してフィードバック電圧ＦＢが入力される。

また、本実施形態の電源ＩＣ４０Ａに対して、第１過電圧保護回路２６の代わりに、第２実施形態の第１過電圧保護回路３０１と同様の構成の過電圧保護回路を設けることも可能である。

パワーグッド部２８は、パワーグッド機能を実現する構成部である。パワーグッド部２８は、フィードバック電圧ＦＢに基づいてトランジスタＴｒ１のオンオフを制御する。ｎチャネルＭＯＳＦＥＴであるトランジスタＴｒ１のドレインは、端子ＰＧＤに接続され、ソースは、グランド電位の印加端に接続される。端子ＰＧＤは、抵抗（不図示）によって出力端子Ｔｏｕｔにプルアップされる。フィードバック電圧が所定電圧に達すると、パワーグッド部２８は、トランジスタＴｒ１をオフし、端子ＰＧＤからＨｉｇｈのフラグを出力させる。

端子ＡＶＩＮは、ドライバ２５用の電源端子であり、端子ＰＶＩＮに接続される。内部電源部２９は、内部電源を生成する回路ブロックである。ＵＶＬＯ部３０は、低電圧誤動作防止ブロックである。ＵＶＬＯ部３０は、端子ＡＶＩＮが所定電圧以下でデバイスをシャットダウンさせる。

イネーブル制御部３４は、端子ＥＮをＬｏｗとすると、デバイスをシャットダウンさせ、Ｈｉｇｈとすると、デバイスをイネーブルとする。

端子ＳＳは、ソフトスタート時間設定端子であり、ソフトスタート部３５の入力端に接続される。ソフトスタート部３５の出力端は、コンパレータ２３の一つの非反転入力端に接続される。端子ＳＳに接続するコンデンサ（不図示）の容量値によって出力電圧Ｖｏｕｔの立ち上がり時間を可変とする。

端子ＶＯＵＴＳには、抵抗Ｒｄの一端が接続される。抵抗Ｒｄの他端は、ｎチャネルＭＯＳＦＥＴであるトランジスタＴｒ２のドレインが接続される。トランジスタＴｒ２のソースは、グランド電位の印加端に接続される。デバイスのシャットダウン時に、トランジスタＴｒ２がオンとなることで、出力コンデンサＣ１をディスチャージする。すなわち、端子ＶＯＵＴＳは、出力電圧検出および出力ディスチャージ用端子である。

端子ＭＯＤＥは、スイッチング制御モード設定端子である。端子ＭＯＤＥに印加する信号のレベルに応じて、デバイスが強制的に固定周波数モードで動作するか、Deep-SLLM制御と固定周波数モードを自動的に遷移するか、が切替えられる。

端子ＲＥＳＥＲＶＥは、リザーブ端子であり、グランドに接続される。端子ＡＧＮＤは、ドライバ２５用のグランド端子である。

図９は、半導体集積回路装置（パッケージ品）としての電源ＩＣ４０Ａにおけるピン配置の一例を示す平面図である。各端子の機能については、先述したとおりである。

平面視で矩形状の電源ＩＣ４０Ａにおける横方向に延びる第１辺４０１には、順に、端子ＰＧＮＤ、端子ＰＧＮＤ、端子ＶＯＵＴＳ、および端子ＥＮが横方向に並んで配置される。端子ＰＧＮＤを複数設けるのは、パッケージ内で複数本のワイヤを接続できるようにし、第２スイッチング素子２２のＯＮ抵抗を低下させて効率を向上するためである。

第１辺４０１の一方端から縦方向に延びる第２辺４０２には、順に、端子ＳＷ、端子ＳＷ、端子ＳＷ、および端子ＰＧＮＤが縦方向に並んで配置される。端子ＳＷを複数設けるのは、パッケージ内で複数本のワイヤを接続できるようにし、第１スイッチング素子２１および第２スイッチング素子２２のＯＮ抵抗を低下させて効率を向上するためである。

第３辺４０３は、第２辺４０２における第１辺４０１側ではない端部から横方向に延びる。すなわち、第３辺４０３は、第１辺４０１と縦方向に対向する。第３辺４０３には、順に、端子ＦＢＳ、端子ＡＧＮＤ、端子ＲＥＳＥＲＶＥ、および端子ＭＯＤＥが横方向に並んで配置される。

第４辺４０４は、第３辺４０３における第２辺４０２側ではない端部から縦方向に延び、第１辺４０１の端部に繋がる。すなわち、第４辺４０４は、第２辺４０２と横方向に対向する。第４辺４０４には、順に、端子ＳＳ、端子ＡＶＩＮ、端子ＰＶＩＮ、および端子ＰＶＩＮが縦方向に並んで配置される。端子ＰＶＩＮを複数設けるのは、パッケージ内で複数本のワイヤを接続できるようにし、第１スイッチング素子２１のＯＮ抵抗を低下させて効率を向上するためである。

第４辺４０４に配置される全ての端子の定格電圧は高電圧である。第３辺４０３に配置される全ての端子の定格電圧は低電圧である。これにより、高電圧の端子の組と、低電圧の端子の組とを分離している。第１辺４０１に配置される端子のうち、第４辺４０４側の端部に配置される端子ＥＮの定格電圧は高電圧であり、それ以外の端子の定格電圧は低電圧である。これにより、端子ＥＮと第４辺４０４に配置される端子とで高電圧の端子の組を形成し、当該組を第１辺４０１に配置される低電圧の端子の組と分離している。

第２辺４０２に配置される端子のうち、第３辺４０３側の端部に配置される端子ＰＧＤの定格電圧は低電圧であり、それ以外の端子の定格電圧は高電圧である。これにより、端子ＰＧＤと第３辺４０３に配置される端子とで低電圧の端子の組を形成し、当該組を第２辺４０２に配置される高電圧の端子の組と分離している。

また、パッドＥＸＰ－ＰＡＤは、裏面放熱用パッドであり、ＩＣを基板実装時に、複数のビアを使用して基板内部のグラウンドプレーンに接続する。これにより、良好な放熱特性を得られる。

＜電源回路が搭載される機器＞
以上説明した実施形態に係る電源回路は、信頼性が要求される機器に特に適しており、コンシューマ製品（携帯機器、ゲーム機器、カメラ等）の他にも、車載機器、産業機器、医療機器などに搭載することが可能である。

ここで、図１０は、各種電子機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリＸ１０と、バッテリＸ１０から入力電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。なお、図１０におけるバッテリＸ１０および電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、走行用モータの駆動制御を行う走行モータコントローラである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、および、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、および、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

先に説明した各実施形態に係る電源回路は、適宜、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。

例えば、本発明を適用するスイッチングレギュレータとしては、上述した同期整流型に限らず、非同期整流型のものでもよいし、昇圧型・降圧型、非絶縁型・絶縁型なども問わない。

本発明は、各種機器に搭載される電源回路に利用することができる。

１ 出力トランジスタ
２ エラーアンプ
３ 第１過電圧保護回路
３１ 出力電圧検出部
３２ フィードバック電圧検出部
３３ ＡＮＤ回路
３０１ 第１過電圧保護回路
３０１Ａ 出力電圧検出部
３０１Ｂ フィードバック電圧検出部
４ 第２過電圧保護回路
５ 出力電圧制御部
１０、１５、２０ 電源回路
１０Ａ、１５Ａ、２０Ａ 電源ＩＣ
１１ 第１スイッチング素子
１２ 第２スイッチング素子
１３ エラーアンプ
１４ ドライバ
１６ 第１過電圧保護回路
１６１ 出力電圧検出部
１６２ フィードバック電圧検出部
１６３ ＡＮＤ回路
１７ 第２過電圧保護回路
１８ 出力電圧制御部
２１ 第１スイッチング素子
２２ 第２スイッチング素子
２３ コンパレータ
２４ オンタイム生成部
２５ ドライバ
２６ 第１過電圧保護回路
２６１ 出力電圧検出部
２６２ フィードバック電圧検出部
２６３ ＡＮＤ回路
２７ 第２過電圧保護回路
２８ パワーグッド部
２９ 内部電源部
３０ ＵＶＬＯ部
３４ イネーブル制御部
３５ ソフトスタート部
３６ 出力電圧制御部
４０ 電源回路
４０Ａ 電源ＩＣ
Ｒ１、Ｒ２ 抵抗
Ｌ１ コイル
Ｃ１ コンデンサ
Ｔ１～Ｔ４、Ｔ１１～Ｔ１４ 端子
Ｔｏｕｔ 出力端子

Claims (11)

1. 電源回路の出力電圧の分圧により得られたフィードバック電圧に基づいて前記出力電圧を制御するように構成された出力電圧制御部と、
   前記出力電圧が出力電圧閾値を超えたかを検出するように構成された出力電圧検出部と、前記フィードバック電圧がフィードバック電圧閾値以下に下降したかを検出するよう構成されたフィードバック電圧検出部と、を含み、前記出力電圧検出部からの第１検出出力及び前記フィードバック電圧検出部からの第２検出出力に基づいて前記出力電圧制御部の動作を継続または停止するよう構成される第１過電圧保護回路と、
   前記フィードバック電圧が過電圧設定値を超えることに基づいて、前記出力電圧制御部の動作を停止させるように構成される第２過電圧保護回路と、を有する電源制御装置。
2. 前記第１過電圧保護回路は、
   前記フィードバック電圧が前記フィードバック電圧閾値以下であり、且つ前記出力電圧が前記出力電圧閾値以下である場合、前記出力電圧制御部の動作を継続させ、
   前記フィードバック電圧が前記フィードバック電圧閾値を超えた場合、前記出力電圧制御部の動作を継続させ、
   前記フィードバック電圧が前記フィードバック電圧閾値以下であり、且つ前記出力電圧が前記出力電圧閾値を超えた場合、前記出力電圧制御部の動作を停止させる、請求項１に記載の電源制御装置。
3. 前記第１過電圧保護回路は、前記第１検出出力および前記第２検出出力の両方が入力されるＡＮＤ回路を有する、請求項１または請求項２に記載の電源制御装置。
4. 前記出力電圧検出部は、前記第２検出出力に応じて検出動作の継続・停止を切替えられる、請求項１から請求項３のいずれか１項に記載の電源制御装置。
5. 請求項１から請求項４のいずれか１項に記載の電源制御装置と、前記分圧のための分圧抵抗と、を有する、電源回路。
6. 前記電源回路はリニアレギュレータであって、
   前記電源制御装置は、
   入力電圧が印加される出力トランジスタと、
   前記フィードバック電圧と参照電圧とが入力されて、出力により前記出力トランジスタを駆動するエラーアンプと、を有し、
   前記第１過電圧保護回路および前記第２過電圧保護回路は、前記エラーアンプを制御する、請求項５に記載の電源回路。
7. スイッチングレギュレータである、請求項５に記載の電源回路。
8. 前記電源制御装置は、
   入力電圧とグランド電位との間で直列に接続される第１スイッチング素子および第２スイッチング素子と、
   前記フィードバック電圧と参照電圧とが入力されるエラーアンプまたはコンパレータと、
   前記エラーアンプまたは前記コンパレータの出力に基づいて前記第１スイッチング素子および第２スイッチング素子を駆動するドライバと、
   を有し、
   前記電源回路は、
   前記第１スイッチング素子と前記第２スイッチング素子とが接続される接続ノードに一端を接続されるコイルと、
   前記コイルの他端に一端を接続されるコンデンサと、
   を有し、
   前記第１過電圧保護回路および前記第２過電圧保護回路は、前記ドライバを制御する請求項７に記載の電源回路。
9. 請求項５から請求項８のいずれか１項に記載の電源回路を有する、電子機器。
10. 請求項１に記載の電源制御装置として機能するＩＣパッケージであり、
    前記出力電圧制御部は、第１スイッチング素子と、前記第１スイッチング素子に直列接続される第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子を駆動するドライバと、を有し、
    前記ＩＣパッケージは、
    前記第１スイッチング素子に入力電圧を印加するための第１外部端子と、
    前記第２スイッチング素子にグランド電位を印加するための第２外部端子と、
    前記ドライバ用の電源端子である第３外部端子と、
    前記電源制御装置のシャットダウンとイネーブルを切替える信号を入力するための第４外部端子と、
    前記フィードバック電圧を印加するための第５外部端子と、
    前記出力電圧を印加するための第６外部端子と、
    を有し、
    さらに前記ＩＣパッケージは、
    第１辺と、
    前記第１辺の一端と接続されて前記第１辺と交差する方向に延びる第２辺と、
    前記第２辺の一端と接続されて前記第１辺と対向する第３辺と、
    を有し、
    前記第１辺には、前記第５外部端子を少なくとも含んだ第１低耐圧端子のみが配置され、
    前記第２辺には、前記第１外部端子および前記第３外部端子を少なくとも含んだ第１高耐圧端子のみが配置され、
    前記第３辺には、前記第２外部端子および第６外部端子を少なくとも含んだ第２低耐圧端子と、前記第２低耐圧端子よりも前記第２辺の近くに配置される高耐圧の前記第４外部端子とが配置される、ＩＣパッケージ。
11. 前記フィードバック電圧が所定電圧に達するとフラグを出力するパワーグッド機能部と、
    前記フラグを出力するための第７外部端子と、
    前記第１スイッチング素子と前記第２スイッチング素子とが接続される接続ノードに接続される第８外部端子と、
    前記第１辺の他端と前記第３辺の一端とに接続されて前記第２辺と対向する第４辺と、
    をさらに有し、
    前記第４辺には、第８外部端子を少なくとも含んだ第２高耐圧端子と、前記第２高耐圧端子よりも前記第１辺の近くに配置される低耐圧の前記第７外部端子とが配置される、請求項１０に記載のＩＣパッケージ。

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