JP2023025278A - 発光素子 - Google Patents

発光素子 Download PDF

Info

Publication number
JP2023025278A
JP2023025278A JP2022200323A JP2022200323A JP2023025278A JP 2023025278 A JP2023025278 A JP 2023025278A JP 2022200323 A JP2022200323 A JP 2022200323A JP 2022200323 A JP2022200323 A JP 2022200323A JP 2023025278 A JP2023025278 A JP 2023025278A
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
conductive semiconductor
light emitting
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022200323A
Other languages
English (en)
Other versions
JP7280430B2 (ja
JP2023025278A5 (ja
Inventor
ジョンホン ミン
Jung Hong Min
ドンウク キム
Dong Wook Kim
ヒュンレ チャ
Hyung Rae Cha
デヒョン キム
Daihyun Kim
ヒョンミン チョ
Hyun Min Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2023025278A publication Critical patent/JP2023025278A/ja
Publication of JP2023025278A5 publication Critical patent/JP2023025278A5/ja
Priority to JP2023078709A priority Critical patent/JP7499916B2/ja
Application granted granted Critical
Publication of JP7280430B2 publication Critical patent/JP7280430B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Led Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Led Device Packages (AREA)

Abstract

【課題】第１導電性半導体層のコンタクト面積を確保して電極とのコンタクト率を向上させることができる発光素子を提供する。【解決手段】発光素子は、第１導電性半導体層と、上記第１導電性半導体層の一面上に配置された活性層と、上記活性層上に配置された第２導電性半導体層と、上記第１導電性半導体層、上記活性層、及び上記第２導電性半導体層のそれぞれの外周面を取り囲む絶縁被膜と、上記第２導電性半導体層上に配置された電極層と、を含んでもよい。ここで、上記第１導電性半導体層は、その外周面が上記絶縁被膜によりカバーされる第１領域及び上記絶縁被膜によりカバーされない第２領域を含んでもよい。上記第１領域における上記第１導電性半導体層の外周面の周長と上記第２領域における上記第１導電性半導体層の外周面の周長は互いに異なってもよい。【選択図】図１ｂ

Description

本発明は発光素子に関し、超小型発光素子、及びその製造方法、並びに発光素子を備える表示装置に関する。
発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）は、劣悪な環境条件下でも比較的良好な耐久性を示し、寿命及び輝度の側面でも優れた性能を有する。最近では、このような発光ダイオードを様々な表示装置に適用するための研究が活発に行われている。
このような研究の一環として、無機結晶構造、例えば、窒化物系半導体を成長させた構造を利用してマイクロスケールまたはナノスケール程度に小さい超小型発光ダイオードを製作する技術が開発されている。
発光ダイオードは、表示パネルの画素を構成することができる程度に小さいサイズに製作することができる。発光ダイオードは、基板において別途で独立成長させた後、成長した発光ダイオードを分離して表示パネル製作などに使用することができる。このような発光ダイオードの外周面には絶縁被膜が形成されるが、上記絶縁被膜を形成する過程で発光ダイオードが損傷し、上記発光ダイオードの不良が生じることがある。
本発明が解決しようとする課題は、発光素子を製造する際に不良発生を最小化する発光素子の製造方法を提供することである。
また、本発明が解決しようとする他の課題は、第１導電性半導体層のコンタクト面積を確保して電極とのコンタクト率を向上させることができる発光素子を提供することである。
また、本発明が解決しようとするさらに他の課題は、上述した発光素子を備えた表示装置を提供することである。
本発明の一実施例による発光素子は、第１導電性半導体層と、上記第１導電性半導体層の一面上に配置された活性層と、上記活性層上に配置された第２導電性半導体層と、上記第１導電性半導体層、上記活性層、及び上記第２導電性半導体層のそれぞれの外周面を取り囲む絶縁被膜と、上記第２導電性半導体層上に配置された電極層と、を含んでもよい。ここで、上記第１導電性半導体層は、その外周面が上記絶縁被膜によりカバーされる第１領域及び上記絶縁被膜によりカバーされない第２領域を含んでもよい。
本発明の一実施例において、上記第１領域における上記第１導電性半導体層の外周面の周長と上記第２領域における上記第１導電性半導体層の外周面の周長は互いに異なってもよい。
本発明の一実施例において、上記第１導電性半導体層、上記活性層、上記第２導電性半導体層、及び上記電極層は順に積層されて発光積層パターンを構成することができる。上記絶縁被膜は、上記発光積層パターンの表面に対応する内側面と上記内側面に対向し上記
発光積層パターンの表面に対応しない外側面を含んでもよい。ここで、上記第１領域における上記第１導電性半導体層の外周面は上記絶縁被膜の内側面に一致し、上記第２領域における上記第１導電性半導体層の外周面は上記絶縁被膜の外側面に一致してもよい。
本発明の一実施例において、上記第２領域における上記第１導電性半導体層の外周面の周長は、上記第１領域における上記第１導電性半導体層の外周面の周長より大きくてもよい。
本発明の一実施例において、上記第１導電性半導体層の一面に対向し、上記活性層が設けられない上記第１導電性半導体層の他面は、上記絶縁被膜の下端から下部方向に向かって突出して外部に露出されてもよい。上記絶縁被膜の下端は、上記第１導電性半導体層の他面より上記活性層に隣接してもよい。
本発明の一実施例において、上記絶縁被膜の下端と対向する上端は、上記第２導電性半導体層が設けられない上記電極層の一面と同じ面上に位置してもよい。
本発明の一実施例において、上記絶縁被膜の下端と対向する上端は、上記第２導電性半導体層が設けられない上記電極層の一面から上部方向に向かって突出してもよい。ここで、上記電極層の一面は、上記絶縁被膜の上端より上記活性層に隣接してもよい。
本発明の一実施例において、上記第１導電性半導体層は少なくとも１つのｎ型半導体層を含み、上記第２導電性半導体層は少なくとも１つのｐ型半導体層を含んでもよい。
本発明の一実施例において、上記電極層は、上記第２導電性半導体上に配置された第１電極層及び上記第１電極層上に配置された第２電極層を含んでもよい。上記第１電極層と上記第２電極層は互いに異なる物質を含んでもよい。
本発明の一実施例において、上記第１電極層は透明な金属酸化物を含み、上記第２電極層はクロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、またはニッケル（Ｎｉ）のうち何れか１つを含んでもよい。
本発明の一実施例において、上記第１電極層はＢｅが拡散されたオーミック層を含み、上記第２電極層は透明な金属酸化物を含んでもよい。
本発明の一実施例において、上記活性層は４００ｎｍ～９００ｎｍの波長を有する光を放出し、ＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＡｓのうち少なくとも１つを含んでもよい。
上述した発光素子は、基板を提供する段階と、上記基板上に犠牲層を形成する段階と、上記犠牲層上に第１導電性半導体層、活性層、第２導電性半導体層、及び電極層が順に積層された発光積層体を形成する段階と、上記発光積層体をマイクロスケールまたはナノスケールのサイズを有するように垂直方向にエッチングして発光積層パターンを形成し、上記第１導電性半導体層の一領域を外部に露出させる段階と、上記発光積層パターンの表面及び上記外部に露出された第１導電性半導体層の一領域上に絶縁物質層を形成し、上記絶縁物質層を垂直方向にエッチングして上記発光積層パターンの表面を取り囲む絶縁被膜を形成する段階と、上記絶縁被膜に取り囲まれた上記発光積層パターンを上記基板から分離して少なくとも１つの発光素子を形成する段階と、を含んでもよい。ここで、上記絶縁被膜を形成する段階において、上記犠牲層の一部がエッチングされて上記第１導電性半導体層の外周面の一部が外部に露出されてもよい。
本発明の一実施例において、上記第１導電性半導体層は、その外周面が上記絶縁被膜によりカバーされる第１領域及び上記絶縁被膜によりカバーされない第２領域を含んでもよい。ここで、上記第１領域における上記第１導電性半導体層の外周面の周長と上記第２領域における上記第１導電性半導体層の外周面の周長は互いに異なってもよい。
本発明の一実施例において、上記絶縁被膜は、上記発光積層パターンの表面に対応する内側面と上記内側面に対向し上記発光積層パターンの表面に対応しない外側面を含んでもよい。ここで、上記第１領域における上記第１導電性半導体層の外周面は上記絶縁被膜の内側面に一致し、上記第２領域における上記第１導電性半導体層の外周面は上記絶縁被膜の外側面に一致してもよい。
本発明の一実施例において、上記発光積層体を形成する段階は、上記犠牲層上に上記第１導電性半導体層を形成する段階と、上記第１導電性半導体層上に上記活性層を形成する段階と、上記活性層上に上記第２導電性半導体層を形成する段階と、上記第２導電性半導体層上に上記電極層を形成する段階と、を含んでもよい。
本発明の一実施例において、上記第１導電性半導体層は少なくとも１つのｎ型半導体層を含み、上記第２導電性半導体層は少なくとも１つのｐ型半導体層を含んでもよい。
本発明の一実施例において、上記電極層を形成する段階は、上記第２導電性半導体層上に第１電極層を形成する段階と、上記第１電極層上に上記第１電極層とは異なる物質を含む第２電極層を形成する段階と、を含んでもよい。
本発明の一実施例において、上記発光素子は、上記発光積層パターンを上記基板から分離して少なくとも１つの発光素子を形成する段階の後に、上記第２電極層をエッチングして上記第１電極層の一面を露出する段階をさらに含んで製造されてもよい。
本発明の一実施例において、上記活性層は４００ｎｍ～９００ｎｍの波長を有する光を放出し、ＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＡｓのうち少なくとも１つを含んでもよい。
本発明の一実施例による表示装置は、表示領域及び非表示領域を含む基板と、上記基板の表示領域に設けられ、複数のサブ画素をそれぞれ備えた複数の画素と、を含んでもよい。各サブ画素は、少なくとも１つのトランジスタを含む画素回路部及び光を出射する単位発光領域を備えた表示素子層を含んでもよい。
本発明の一実施例において、上記表示素子層は、上記基板上に設けられ、上記光を出射する少なくとも１つの発光素子と、上記発光素子を介して一定間隔で離隔された第１及び第２電極と、上記第１電極と上記発光素子の第１端部を電気的に連結する第１コンタクト電極及び上記第２電極と上記発光素子の第２端部を電気的に連結する第２コンタクト電極と、を含んでもよい。
本発明の一実施例において、上記発光素子は、第１導電性半導体層と、上記第１導電性半導体層の一面上に配置された活性層と、上記活性層上に配置された第２導電性半導体層と、上記第１導電性半導体層、上記活性層、及び上記第２導電性半導体層のそれぞれの外周面を取り囲む絶縁被膜と、上記第２導電性半導体層上に配置された電極層を含んでもよい。
本発明の一実施例において、上記第１導電性半導体層は、その外周面が上記絶縁被膜によりカバーされる第１領域及び上記絶縁被膜によりカバーされない第２領域を含んでもよ
い。
本発明の一実施例において、上記第１領域における上記第１導電性半導体層の外周面の周長と上記第２領域における上記第１導電性半導体層の外周面の周長は互いに異なってもよい。
本発明の一実施例によると、基板上において成長した発光素子の第１半導体層の外周面の一部を外部に露出して電極との接触面積をさらに確保することができる発光素子及びその製造方法を提供することができる。
また、本発明の一実施例によると、発光素子の第２半導体層上の電極層の上部に補助電極層を形成することで、製造工程時に発生する外部要因による電極層の損傷を防止し不良を最小化した発光素子及びその製造方法を提供することができる。
また、本発明の一実施例によると、上述した発光素子を備えた表示装置を提供することができる。
本発明の実施例による効果は、以上で例示した内容により制限されず、さらに多様な効果が本明細書内に含まれている。
本発明の一実施例による発光素子を上から見た斜視図である。 図１ａの発光素子を下から見た斜視図である。 図１ａの発光素子を上から見た概略的な平面図である。 図１ａのＩ～Ｉ’線に沿った断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。 本発明の一実施例による発光素子を上から見た斜視図である。 図３ａの発光素子を下から見た斜視図である。 図３ａの発光素子を上から見た概略的な平面図である。 図３ａの発光素子と異なる形態を有する発光素子を上から見た斜視図である。 図４ａの発光素子を下から見た斜視図である。 図４ａの発光素子を上から見た概略的な平面図である。 本発明の一実施例による発光素子を示した斜視図である。 図５ａのＩＩ～ＩＩ’線に沿った断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。 本発明の一実施例による発光素子を示した斜視図である。 図７ａのＩＩＩ～ＩＩＩ’線に沿った断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。 本発明の一実施例による発光素子を示した斜視図である。 図９ａのＩＶ～ＩＶ’線に沿った断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。 本発明の一実施例による発光素子を示した斜視図である。 図１１ａのＶ～Ｖ’線に沿った断面図である。 本発明の一実施例による発光素子を示した斜視図である。 図１２ａのＶＩ～ＶＩ’線に沿った断面図である。 本発明の一実施例による発光素子を示したもので、図１ａのＩ～Ｉ’線に対応する断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 図１３の発光素子の製造方法を順に示した断面図である。 本発明の一実施例による発光素子を示したもので、図１２ａのＶＩ～ＶＩ’線に対応する断面図である。 本発明の一実施例による表示装置を示したもので、特に、図１ａに示された発光素子を発光源として使用した表示装置の概略的な平面図である。 図１６の表示装置の単位発光領域を様々な実施例に応じて示した回路図である。 図１６の表示装置の単位発光領域を様々な実施例に応じて示した回路図である。 図１６の表示装置の単位発光領域を様々な実施例に応じて示した回路図である。 図１６に示された画素のうち１つの画素に含まれた第１～第３サブ画素を概略的に示した平面図である。 図１８のＶＩＩ～ＶＩＩ’線に沿った断面図である 図１９のＥＡ１領域を概略的に拡大した断面図である。 図２０のＥＡ２領域を概略的に拡大した断面図である。
本発明は多様に変更を加えることができ、様々な形態を有することができるため、特定の実施例を図面に例示し、本文に詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。
各図面を説明するにあたり、類似する構成要素には類似する参照符号を使用した。添付の図面における構造物の寸法は、本発明を明確にするために実際より拡大して示した。第１、第２などの用語は様々な構成要素を説明するために用いられるが、上記構成要素は上記用語により限定されてはならない。上記用語は一つの構成要素を他の構成要素と区別するためだけに用いられる。例えば、本発明の権利範囲から外れない範囲内で、第１構成要素は第２構成要素と命名されてもよく、類似するように第２構成要素も第１構成要素と命名されてもよい。単数の表現は文脈上明らかに違う意味を持たない限り、複数の表現を含む。
本出願において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらの組み合わせが存在することを示すものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらの組み合わせの存在または付加可能性を事前に排除するものではないと理解すべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるというときは、他の部分の「真上に」ある場合のみならず、その中間に他の部分がある場合も含む。また、本明細書において、ある層、膜、領域、板などの部分が他の部分上（ｏｎ）に形成されたというときは、上記形成された方向は上部方向のみに限らず、側面や下部方向に形成されたことを含む。逆に、層、膜、領域、板などの部分が他の部分の「下に」あるというときは、他の部分の「真下に」ある場合のみならず、その中間に他の部分がある場合も含む。
以下、添付の図面を参照して本発明の好ましい実施例及びその他に当業者が本発明の内容を理解しやすくするための必要な事項について詳細に説明する。以下の説明において、単数の表現は文脈上明らかに単数のみを含まない限り、複数の表現も含む。
図１ａは本発明の一実施例による発光素子を上から見た斜視図であり、図１ｂは図１ａ
の発光素子を下から見た斜視図であり、図１ｃは図１ａの発光素子を上から見た概略的な平面図であり、図１ｄは図１ａのＩ～Ｉ’線に沿った断面図である。
本発明の一実施例による発光素子ＬＤは、図１ａ～図１ｄには円柱状の発光素子を図示したが、本発明による発光素子ＬＤの種類及び／または形状はこれに限定されない。
図１ａ～図１ｄを参照すると、本発明の一実施例による発光素子ＬＤは、第１導電性半導体層１１と、第２導電性半導体層１３と、上記第１及び第２導電性半導体層１１、１３の間に介在された活性層１２と、を含む。実施例に応じて、発光素子ＬＤは、長さＬ方向に第１導電性半導体層１１、活性層１２、及び第２導電性半導体層１３が順に積層された積層構造を含んでもよい。
発光素子ＬＤは、一方向に沿って延長された棒状に提供されてもよい。発光素子ＬＤの延長方向を長さＬ方向とすると、発光素子ＬＤは上記長さＬ方向に沿って一側端部と他側端部を有することができる。実施例に応じて、発光素子ＬＤの一側端部には第１及び第２導電性半導体層１１、１３のうち１つが配置され、上記発光素子ＬＤの他側端部には上記第１及び第２導電性半導体層１１、１３の残りの１つが配置されてもよい。
発光素子ＬＤは、棒状に製造された棒状発光ダイオードであってもよい。本明細書において、「棒状」とは円柱または多角柱などのように長さＬ方向に長い（即ち、縦横比が１より大きい）ロッド状（ｒｏｄ－ｌｉｋｅ ｓｈａｐｅ）、またはバー状（ｂａｒ－ｌｉｋｅ ｓｈａｐｅ）を包括し、その断面の形状は特に限定されない。例えば、発光素子ＬＤの長さＬは、その直径（または、横断面の幅）より大きくてもよい。以下、便宜上、発光素子ＬＤが円柱状であるとして説明する。
実施例に応じて、発光素子ＬＤは、ナノスケールないしマイクロスケール程度に小さいサイズ、例えば、それぞれナノスケールまたはマイクロスケール範囲の直径及び／または長さＬを有することができる。但し、本発明において、発光素子ＬＤのサイズはこれに限定されない。例えば、発光素子ＬＤを利用した発光装置を光源として利用する各種の装置、例えば、表示装置などの設計条件に応じて発光素子ＬＤのサイズは多様に変更されてもよい。
第１導電性半導体層１１は、例えば、少なくとも１つのｎ型半導体層を含んでもよい。例えば、第１導電性半導体層１１は、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮのうち何れか１つの半導体材料を含み、Ｓｉ、Ｇｅ、Ｓｎなどの第１導電性ドーパントがドープされたｎ型半導体層を含んでもよい。但し、第１導電性半導体層１１を構成する物質はこれに限定されず、その他にも様々な物質で第１導電性半導体層１１を構成することができる。
活性層１２は第１導電性半導体層１１上に配置され、単一または多重量子井戸構造で形成されてもよい。一実施例において、活性層１２の上部及び／または下部には導電性ドーパントがドープされたクラッド層（不図示）が形成されてもよい。例えば、クラッド層はＡｌＧａＮ層またはＩｎＡｌＧａＮ層で形成されることができる。実施例に応じて、ＡｌＧａＮ、ＡｌＩｎＧａＮなどの物質が活性層１２を形成するのに用いられてもよく、その他にも様々な物質が活性層１２を構成することができる。
発光素子ＬＤの両端に所定電圧以上の電界を印加すると、活性層１２において電子－正孔対が結合しながら発光素子ＬＤが発光するようになる。このような原理を利用して発光素子ＬＤの発光を制御することにより、上記発光素子ＬＤを表示装置の画素を始めとする様々な発光装置の光源として利用することができる。
活性層１２は、第１導電性半導体層１１と接触する一面１２＿１及び第２導電性半導体層１３と接触する他面１２＿２を含んでもよい。
第２導電性半導体層１３は活性層１２上に配置され、第１導電性半導体層１１と異なるタイプの半導体層を含んでもよい。例えば、第２導電性半導体層１３は、少なくとも１つのｐ型半導体層を含んでもよい。例えば、第２導電性半導体層１３は、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮのうち少なくとも１つの半導体材料を含み、Ｍｇなどの第２導電性ドーパントがドープされたｐ型半導体層を含んでもよい。但し、第２導電性半導体層１３を構成する物質はこれに限定されず、その他にも様々な物質が第２導電性半導体層１３を構成することができる。
本発明の一実施例において、発光素子ＬＤは、第２導電性半導体層１３上に配置される電極層１５を含む。即ち、発光素子ＬＤは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５の順に積層された積層構造を含んでもよい。以下の実施例では、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５を含む積層構造を発光積層パターン１０と称する。
このような発光積層パターン１０は円柱状であってもよく、発光素子ＬＤも発光積層パターン１０に対応する円柱状であることができる。また、発光積層パターン１０に含まれた第１導電性半導体層１１、活性層１２、第２導電性半導体層１５、及び電極層１５は円柱状である。
発光素子ＬＤの一側端部には第１導電性半導体層１１が配置され、上記発光素子ＬＤの他側端部には電極層１５が配置されてもよい。発光素子ＬＤは、発光素子ＬＤの両端部に位置し外部に露出された第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１を含んでもよい。第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１は、外部の伝導性物質と接触して電気的に連結される面であってもよい。発光素子ＬＤが円柱状である場合、円柱の下部には第１導電性半導体層１１が配置され、上記円柱の上部には電極層１５が配置されてもよい。発光素子ＬＤが円柱状である場合、第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１のそれぞれは円形からなってもよい。実施例に応じて、発光素子ＬＤが楕円柱状である場合、第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１のそれぞれは楕円形からなってもよい。また、他の実施例に応じて、発光素子ＬＤが多角柱状である場合、第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１のそれぞれは多角形からなってもよい。
電極層１５は、第２導電性半導体層１３に電気的に連結されるオーミック（Ｏｈｍｉｃ）コンタクト電極であってもよいが。これに限定されない。電極層１５は、金属または金属酸化物を含んでもよく、例えば、Ｃｒ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。また、電極層１５は実質的に透明または半透明であってもよい。これにより、発光素子ＬＤの活性層１２で生成される光が電極層１５を透過して発光素子ＬＤの外部に放出されてもよい。
また、実施例に応じて、発光素子ＬＤは発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。絶縁被膜１４は透明な絶縁物質を含んでもよい。例えば、絶縁被膜１４は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３及びＴｉＯ２からなる群より選択された１つ以上の絶縁物質を含んでもよいが、これに限定されず、絶縁性を有する様々な材料を使用することができる。
絶縁被膜１４は、活性層１２が第１導電性半導体層１１及び第２導電性半導体層１３以外の導電性物質と接触して発生し得る電気的短絡を防止する。また、絶縁被膜１４を形成することにより発光素子ＬＤの表面欠陥を最小化して寿命と効率を向上させることができる。また、複数の発光素子ＬＤが密接に配置される場合、絶縁被膜１４は発光素子ＬＤの間で発生し得る所望しない短絡を防止することができる。
絶縁被膜１４は少なくとも活性層１２の外周面を取り囲むように発光積層パターン１０の表面に形成されてもよく、その他にも第１及び第２導電性半導体層１１、１３の一領域と電極層１５の外周面をさらに取り囲んでもよい。
本発明の一実施例において、絶縁被膜１４は、互いに異なる極性を有する発光素子ＬＤの両端部のうち少なくとも１つの端部を露出することができる。絶縁被膜１４は、長さＬ方向上において発光素子ＬＤの両端部に位置する第１及び第２導電性半導体層１１、１３のうち上記第１導電性半導体層１１の一部をカバーせずに外部に露出させることができる。
絶縁被膜１４は、発光素子ＬＤの長さＬ方向に交差する一方向（例えば、水平方向）に第１導電性半導体層１１の下部面１１＿１と平行な下部面１４＿１と、長さＬ方向上において上記下部面１４＿１と対向する上部面１４＿２と、長さＬ方向に発光積層パターン１０の表面の一部を覆う側面１４＿３と、を含む。絶縁被膜１４の下部面１４＿１、絶縁被膜１４の上部面１４＿２、及び絶縁被膜１４の側面１４＿３は、互いに連結されて連続することができる。
絶縁被膜１４の側面１４＿３は、発光積層パターン１０の表面に直接接する内側面１４＿３ａと、上記内側面１４＿３ａに対向し、発光素子ＬＤの最外郭側面に該当する外側面１４＿３ｂと、を含んでもよい。ここで、絶縁被膜１４の上部面１４＿２は、絶縁被膜１４の上端周長を含む仮想の面と定義されてもよく、絶縁被膜１４の下部面１４＿１は、絶縁被膜１４の下端周長を含む仮想の面と定義されてもよい。
本発明の一実施例において、絶縁被膜１４は電極層１５の外周面を全体的に取り囲んでもよい。このような場合、絶縁被膜１４の上部面１４＿２と電極層１５の上部面１５＿１は同一面上に提供されることができる。但し、本発明はこれに限定されず、実施例に応じて絶縁被膜１４が電極層１５の外周面を部分的に取り囲むか、または取り囲まない場合、絶縁被膜１４の上部面１４＿２と電極層１５の上部面１５＿１は異なる面上に提供されてもよい。
本発明の一実施例において、絶縁被膜１４は、発光素子ＬＤの一側端部（例えば、円柱の下部）に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の外周面１１＿２の一部をカバーしない。絶縁被膜１４によりカバーされない第１導電性半導体層１１の外周面１１＿２の一部は上記第１導電性半導体層１１の下部面１１＿１に連続し、発光素子ＬＤの長さＬ方向上において上記第１導電性半導体層１１の下部面１１＿１から上側方向に延長されてもよい。絶縁被膜１４によりカバーされない第１導電性半導体層１１の下部面１１＿１と外周面１１＿２の一部は外部に露出されてもよい。第１導電性半導体層１１の外周面１１＿２の一部を除いた外周面１１＿２の残りの部分は、絶縁被膜１４によりカバーされてもよい。
以下の実施例では、便宜上、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分を「第１外周面」と称し、図面符号の混乱を防ぐために上記第１外周面に他の図面符号「１１＿２ａ」を付した。また、上記絶縁被膜１４によりカ
バーされない第１導電性半導体層１１の外周面１１＿２の一部を「第２外周面」と称し、図面符号の混乱を防ぐために上記第２外周面に他の図面符号「１１＿２ｂ」を付した。
本発明の一実施例において、第１導電性半導体層１１の第１外周面１１＿２ａは絶縁被膜１４の内側面１４＿３ａに一致し、第１導電性半導体層１１の第２外周面１１＿２ｂは絶縁被膜１４の外側面１４＿３ｂに一致してもよい。
本発明の一実施例において、発光素子ＬＤの長さＬ方向を基準として絶縁被膜１４の側面１４＿３の長さは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５を含む発光積層パターン１０の長さより短くてもよい。しかし、本発明はこれに限定されず、実施例に応じて絶縁被膜１４の側面１４＿３の長さは発光素子ＬＤの長さＬ方向を基準として発光積層パターン１０の長さより長くてもよい。
絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は、一定間隔ｄを置いて長さＬ方向（例えば、垂直方向）と交差する水平方向に平行であってもよい。本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１は、絶縁被膜１４の下部面１４＿１から下部方向に突出してもよい。このような場合、第１導電性半導体層１１の下部面１１＿１と上記下部面１１＿１に連続する第１導電性半導体層１１の第２外周面１１＿２ｂが外部に露出されてもよい。絶縁被膜１４の下部面１４＿１は、長さＬ方向上において第１導電性半導体層１１の下部面１１＿１より活性層１２にさらに隣接してもよい。
本発明の一実施例において、第１導電性半導体層１１は、絶縁被膜１４によりカバーされる第１領域Ｉと、上記絶縁被膜１４によりカバーされない第２領域ＩＩとに区分されてもよい。第１領域Ｉと第２領域ＩＩは、絶縁被膜１４の下部面１４＿１を基準として区分することができる。本発明の一実施例において、第１領域Ｉと第２領域ＩＩの間には境界面１１＿３が提供されてもよい。境界面１１＿３は、第１導電性半導体層１１の第１外周面１１＿２ａと上記第１導電性半導体層１１の第２外周面１１＿２ｂの間の境界において絶縁被膜１４の内側面１４＿３ａの周長を含む仮想の面であってもよい。このような境界面１１＿３は円形からなり、上記境界面１１＿３の周長Ｃ１は絶縁被膜１４の内側面１４＿３ａに取り囲まれた発光積層パターン１０の表面の周長Ｃ１と同一であってもよい。
第１導電性半導体層１１の第１領域Ｉは、発光素子ＬＤの長さＬ方向上において活性層１２の一面１２＿１に接触する第１導電性半導体層１１の上部面から絶縁被膜１４の下部面１４＿１までの領域であってもよい。第１導電性半導体層１１の第２領域ＩＩは、絶縁被膜１４の下部面１４＿１から第１導電性半導体層１１の下部面１１＿１までの領域を意味することができる。
上述したように、本発明の一実施例において、第２領域ＩＩにおいて第１導電性半導体層１１の第２外周面１１＿２ｂは絶縁被膜１４の外側面１４＿３ｂに一致し、第１領域Ｉにおいて上記第１導電性半導体層１１の第１外周面１１＿２ａは絶縁被膜１４の内側面１４＿３ａに一致する。これにより、第１導電性半導体層１１の外周面１１＿２の周長は、第１領域Ｉと第２領域ＩＩにおいて異なることができる。
第１領域Ｉにおいて第１導電性半導体層１１の第１外周面１１＿２ａが絶縁被膜１４の内側面１４＿３ａに一致するため、上記第１外周面１１＿２ａの周長は上記絶縁被膜１４の内側面１４＿３ａに取り囲まれた発光積層パターン１０の表面の周長Ｃ１または境界面１１＿３の周長Ｃ１と同一であってもよい。第２領域ＩＩにおいて第１導電性半導体層１１の第２外周面１１＿２ｂが上記第１導電性半導体層１１の下部面１１＿１と連続するため、上記第２外周面１１＿２ｂの周長は上記第１導電性半導体層１１の下部面１１＿１の
周長Ｃ２と同一であってもよい。即ち、第１導電性半導体層１１の第１外周面１１＿２ａの周長は、絶縁被膜１４の内側面１４＿３ａに取り囲まれた発光積層パターン１０の表面の周長Ｃ１または境界面１１＿３の周長Ｃ１に該当し、上記第１導電性半導体層１１の第２外周面１１＿２ｂの周長は上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２に該当することができる。
本発明の一実施例において、第１導電性半導体層１１の第２外周面１１＿２ｂの周長は、上記第１導電性半導体層１１の第１外周面１１＿２ａの周長より大きい。これは、第２領域ＩＩにおいて第１導電性半導体層１１の第２外周面１１＿２ｂが絶縁被膜１４の外側面１４＿３ｂに一致して、絶縁被膜１４の内側面１４＿３ａに一致した第１領域Ｉの第１導電性半導体層１１の第１外周面１１＿２ａより絶縁被膜１４の側面１４＿３の厚さｔ分だけその周長が拡張されたためである。
また、本発明の一実施例において、第１導電性半導体層１１の第２外周面１１＿２ｂの周長が第１導電性半導体層１１の第１外周面１１＿２ａの周長より大きいため、上記第１導電性半導体層１１の下部面１１＿１の直径（または直径、Ｄ２）が絶縁被膜１４に取り囲まれた発光積層パターン１０の直径（または直径、Ｄ１）または境界面１１＿３の直径Ｄ１より大きいことができる。発光素子ＬＤが円柱状である場合、第１導電性半導体層１１の下部面１１＿１の直径Ｄ２はその中心を通る直線であり、上記下部面１１＿１の周長Ｃ２上の２つの点を繋いだ線と定義することができる。また、発光積層パターン１０の直径Ｄ１または境界面１１＿３の直径Ｄ１は、上記発光積層パターン１０の表面の周長Ｃ１または上記境界面１１＿３の周長Ｃ１上の２つの点を繋いだ線と定義することができる。
上述したように、絶縁被膜１４が第１導電性半導体層１１の外周面１１＿２を完全にカバーせずに、上記第１導電性半導体層１１の下部面１１＿１及び上記下部面１１＿１に延長された第２外周面１１＿２ｂを露出させる場合、上記第１導電性半導体層１１の露出面積を増加させることができる。第１導電性半導体層１１の露出面積が増加すると、伝導性物質とのコンタクト面積を増加させることができる。これにより、第１導電性半導体層１１と伝導性物質は、電気的及び／または物理的に安定的に連結させることができる。
上述した発光素子ＬＤは様々な表示装置の発光源として用いられてもよい。発光素子ＬＤは表面処理過程を経て製造されてもよい。
図２ａ～図２ｊは、図１ａ～図１ｄの発光素子の製造方法を順に示した断面図である。
図１ａ、図１ｂ、図１ｃ、図１ｄ、及び図２ａを参照すると、発光素子ＬＤを支持するように構成される基板１を用意する。
基板１はＧａＡｓ、ＧａＰ、またはＩｎＰ基板であってもよい。基板１はエピタキシャル成長のためのウェハであってもよい。基板１は表面上にＧａＡｓ層を有するＺｎＯ基板を含んでもよい。また、表面上にＧａＡｓ層を有するＧｅ基板及びＳｉウェハ上にバッファ層を介してＧａＡｓ層を有するＳｉ基板も適用できる。
基板１は公知の製法で製作された市販品の単結晶基板を使用することができる。発光素子ＬＤを製造するための選択比を満たし、エピタキシャル成長が円滑に行われるのであれば、基板１の材料はこれに限定されない。以下の実施例において、基板１はＧａＡｓからなるＧａＡｓ基板であるとして説明する。ここで、ＧａＡｓは温度に応じて波長が変化する物質であってもよい。
基板１のエピタキシャル成長させる表面は平滑であることが望ましい。基板１は上記基
板１が適用される製品に応じてサイズと直径が異なっていてもよく、エピタキシャル成長による積層構造による反りを低減することができる形態で製造されることができる。基板１の形状は円形に限定されず、長方形などの多角形であってもよい。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ、及び図２ｂを参照すると、基板１上に犠牲層３を形成する。犠牲層３は、基板１上にＭＯＣＶＤ方法、ＭＢＥ方法、ＶＰＥ方法、ＬＰＥ方法などにより形成されてもよい。
基板１と犠牲層３は互いに接触して配置されてもよい。犠牲層３は、発光素子ＬＤを製造する過程で発光素子ＬＤと基板１の間に位置して上記発光素子ＬＤと上記基板１を物理的に離隔させることができる。
犠牲層３は多様な形態の構造を有することができ、単層構造または多層構造からなってもよい。犠牲層３は発光素子ＬＤの最終製造工程で除去される層であってもよい。犠牲層３が除去される場合、上記犠牲層３の上部及び下部に位置する層間分離を行うことができる。犠牲層３を除去する方法については、図２ｊを参照して後述する。
本発明の一実施例において、犠牲層３はＧａＡｓ、ＡｌＡｓまたはＡｌＧａＡｓで形成されてもよい。以下の実施例では、犠牲層３はＧａＡｓからなるものとして説明する。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｃを参照すると、犠牲層３上に第１導電性半導体層１１を形成する。第１導電性半導体層１１は、犠牲層３と同様にエピタキシャル成長により形成されてもよく、ＭＯＣＶＤ方法、ＭＢＥ方法、ＶＰＥ方法、ＬＰＥ方法などで形成することができる。実施例に応じて、第１導電性半導体層１１と犠牲層３との間には、バッファ層、非ドープ半導体層などの結晶性を向上させるための追加の半導体層がさらに形成されてもよい。
第１導電性半導体層１１は、ＩＩＩ（Ｇａ、Ａｌ、Ｉｎ）－Ｖ（Ｐ、Ａｓ）族からなる半導体材料を含んでもよく、Ｓｉ、Ｇｅ、Ｓｎなどの第１導電性ドーパントがドープされた半導体層を含んでもよい。例えば、第１導電性半導体層１１は、ＳｉでドープされたＧａＰ、ＧａＡｓ、ＧａＩｎＰ、ＡｌＧａＩｎＰのうち少なくとも１つの半導体材料を含んでもよい。即ち、第１導電性半導体層１１は少なくとも１つのｎ型半導体層を含んでもよい。第１導電性半導体層１１を構成する物質はこれに限定されず、その他にも様々な物質が第１導電性半導体層１１を構成することができる。
実施例に応じて、発光素子ＬＤが第１導電性半導体層１１の下部面１１＿１と接触する伝導性物質層（不図示）を含む場合、犠牲層３上に第１導電性半導体層１１を形成する前に上記伝導性物質層が形成されてもよい。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｄを参照すると、第１導電性半導体層１１上に活性層１２を形成する。活性層１２は電子と正孔が再結合する領域で、上記電子と正孔が再結合することにより低いエネルギー準位に遷移し、それに相応する波長を有する光を放出することができる。
活性層１２は第１導電性半導体層１１上に形成されてもよく、単一または多重量子井戸構造で形成されてもよい。活性層１２の位置は発光素子ＬＤの種類に応じて多様に変更されてもよい。
活性層１２は、ＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＰ、ＩｎＡｓのうち少なくとも１つの物質を含んでもよい。活性
層１２は４００ｎｍ～９００ｎｍの波長を有する光を放出することができる。活性層１２は二重ヘテロ構造（ｄｏｕｂｌｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）を使用することができる。実施例に応じて、活性層１２の上部面１２＿２及び／または下部面１２＿１には、導電性ドーパントがドープされたクラッド層（不図示）がさらに形成されてもよい。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｅを参照すると、活性層１２上に第２導電性半導体層１３を形成する。第２導電性半導体層１３は第１導電性半導体層１１と異なるタイプの半導体層を含んでもよい。第２導電性半導体層１３は、ＩＩＩ（Ｇａ、Ａｌ、Ｉｎ）－Ｖ（Ｐ、Ａｓ）族からなる半導体材料を含んでもよく、Ｍｇなどの第２導電性ドーパントがドープされた半導体層を含んでもよい。例えば、第２導電性半導体層１３は、ＭｇがドープされたＧａＰ、ＧａＡｓ、ＧａＩｎＰ、ＡｌＧａＩｎＰのうち少なくとも１つの半導体材料を含んでもよい。即ち、第２導電性半導体層１３はｐ型半導体層を含んでもよい。第２導電性半導体層１３を構成する物質はこれに限定されず、その他にも様々な物質が第２導電性半導体層１３を構成することができる。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｆを参照すると、第２導電性半導体層１３上に電極層１５を形成する。電極層１５は金属または金属酸化物を含んでもよい。例えば、電極層１５は、Ｃｒ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。本発明の一実施例において、電極層１５は、活性層１２で生成されて発光素子ＬＤの外部に放出される光の損失を最小化し、第２導電性半導体層１３への電流拡散（ｓｐｒｅａｄｉｎｇ）効果を向上させるためにインジウムスズ酸化物（ＩＴＯ）のように透明な金属酸化物からなってもよい。
上述したように、基板１上に順に積層された第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５は発光積層体ＬＤ’を構成する。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｇを参照すると、発光積層体ＬＤ’の上部にマスク（不図示）を配置してから１次エッチング工程を行ってナノスケールまたはマイクロスケールの間隔で上記発光積層体ＬＤ’をパターニングし、複数の発光積層パターン１０を形成する。
本発明の一実施例において、マスクは複数の開口部（不図示）を含んでもよく、上記開口部に対応する発光積層体ＬＤ’の一領域がエッチングされて第１導電性半導体層１１の一領域Ａを外部に露出する溝部ＨＭが形成されてもよい。マスクの開口部に対応する発光積層体ＬＤ’の一領域はエッチングされ、上記マスクの開口部に対応しない発光積層体ＬＤ’の一領域はエッチングされない。実施例に応じて、その逆も可能である。即ち、マスクの開口部に対応する発光積層体ＬＤ’の一領域がエッチングされず、上記マスクの開口部に対応しない発光積層体ＬＤ’の一領域がエッチングされてもよい。
溝部ＨＭは、各発光積層パターン１０の電極層１５の上部面１５＿１から垂直方向に沿って第１導電性半導体層１１の一領域Ａまで凹んだ形状を有することができる。
１次エッチングは、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）、ＲＩＢＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ：反応性イオンビームエッチング）またはＩＣＰ－ＲＩＥ（ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：誘導結合プラズマ反応性イオンエッチング）のようなドライエッチング法が用いられてもよい。このようなドライエッチング法は、ウェットエッチング法とは異なって一方性エッチングが可能で、発光積層パターン１０を形成するのに適している。即ち、ウェットエッチング法は、等
方性（ｉｓｏｔｒｏｐｉｃ）エッチングが行われ、全ての方向にエッチングが行われるが、これとは異なり、ドライエッチング法は、溝部ＨＭを形成するための深さ方向が主にエッチングされるエッチングが可能であり、溝部ＨＭのサイズ及び間隔などを所望するパターンに形成することができる。
本発明の一実施例において、発光積層パターン１０のそれぞれはナノスケールまたはマイクロスケールのサイズを有することができる。
１次エッチング工程を行った後、発光積層パターン１０上に残っている残余物（不図示）は、通常のウェットエッチングまたはドライエッチング方法により除去されてもよいが、これに限定されず、通常の除去方法で除去されてもよい。ここで、残余物は、マスク工程時に必要なエッチングマスク、絶縁物質などを含んでもよい。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｈを参照すると、発光積層パターン１０と第１導電性半導体層１１の一領域Ａ上に絶縁物質層１４’を形成する。絶縁物質層１４’は、上部絶縁物質層１４ｂ、側面絶縁物質層１４ａ、及び下部絶縁物質層１４ｃを含んでもよい。上部絶縁物質層１４ｂは発光積層パターン１０のそれぞれの上面を完全に覆うことができる。即ち、上部絶縁物質層１４ｂは電極層１５の上部面１５＿１を完全に覆うことができる。側面絶縁物質層１４ａは発光積層パターン１０のそれぞれの側面を完全に覆うことができる。下部絶縁物質層１４ｃは溝部ＨＭにより外部に露出された第１導電性半導体層１１の一領域Ａを完全に覆うことができる。
上部絶縁物質層１４ｂ、側面絶縁物質層１４ａ、及び下部絶縁物質層１４ｃは、基板１上において互いに連結され連続することができる。
絶縁物質層１４’を形成する方法は、基板１上に付着された発光積層パターン１０上に絶縁物質を塗布する方法を用いてもよいが、これに限定されない。絶縁物質層１４’として使用できる物質は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３及びＴｉＯ２からなる群より選択される何れか１つ以上を含んでもよいが、これに限定されない。例えば、Ａｌ２Ｏ３膜はＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）方式により形成してもよく、ＴＭＡ（ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｕｍ）とＨ２Ｏソースをパルス形態で供給して化学的吸着と脱着を利用し薄膜を形成することができる。絶縁物質層１４’の厚さは３０ｎｍ～１５０ｎｍであってもよいが、これに限定されない。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｉを参照すると、２次エッチング工程を行って基板１上に形成された絶縁物質層１４’の一部を除去し、絶縁被膜１４を形成する。
２次エッチング工程により、上部絶縁物質層１４ｂと下部絶縁物質層１４ｃが除去され、各発光積層パターン１０の側面を覆う側面絶縁物質層１４ａだけを含む絶縁被膜１４が最終的に形成されることができる。２次エッチング工程により、上部絶縁物質層１４ｂが除去されて電極層１５の上部面１５＿１が外部に露出されてもよい。このとき、絶縁被膜１４の上部面１４＿２は電極層１５の上部面１５＿１と同じ面上に提供されてもよい。
また、２次エッチング工程により犠牲層３の一部が除去されて上記犠牲層３の表面に少なくとも１つの凹凸パターン３’が形成され、第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されてもよい。
外部に露出された第１導電性半導体層１１の外周面１１＿２の一部は、絶縁被膜１４の外側面１４＿３ｂに一致し、上記絶縁被膜１４の外側面１４＿３ｂから延長されてもよい
。絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致し、上記絶縁被膜１４の内側面１４＿３ａと接触することができる。これにより、絶縁被膜１４によりカバーされない第１導電性半導体層１１の外周面１１＿２の一部と上記絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は、互いに異なる周長外周を有することができる。例えば、外部に露出された第１導電性半導体層１１の外周面１１＿２の一部の周長外周が絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの周長外周より大きくてもよい。第１導電性半導体層１１の外周面１１＿２の一部の外周周長は上記第１導電性半導体層１１の下部面１１＿１の周長外周Ｃ２に該当し、上記第１導電性半導体層１１の外周面１１＿２の残りの周長外周は絶縁被膜１４によりカバーされる発光積層パターン１０の表面周長外周Ｃ１に該当することができる。
凹凸パターン３’は、凹凸下面３＿２、凹凸上面３＿１、及び凹凸側面３＿３を含んでもよい。凹凸上面３＿１は第１導電性半導体層１１の下部面１１＿１に接触する面であってもよい。凹凸下面３＿２は２次エッチング工程により犠牲層３の一部が除去されて外部に露出された面であって、発光素子ＬＤの長さＬ方向上において凹凸上面３＿１より基板１に隣接することができる。凹凸側面３＿３は、凹凸上面３＿１及び凹凸下面３＿２と垂直する連結面であってもよい。また、凹凸側面３＿３は、第１導電性半導体層１１の外周面１１＿２の一部に延長されてもよい。
２次エッチング工程により、絶縁物質層１４’と犠牲層３のそれぞれの一部が除去されて第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されることにより、第１導電性半導体層１１の下部面１１＿１が絶縁被膜１４の下部面１４＿１より基板１にさらに隣接して位置することができる。また、絶縁被膜１４の下部面１４＿１が第１導電性半導体層１１の下部面１１＿１より活性層１２にさらに隣接して位置することができる。絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の距離差ｄは約１００ｎｍ前後であってもよいが、これに限定されるものではない。
２次エッチング工程を行って基板１上に絶縁被膜１４に取り囲まれた発光素子ＬＤが形成されてもよい。
図１ａ、図１ｂ、図１ｃ、図１ｄ、図２ａ～図２ｊを参照すると、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式を用いて発光素子ＬＤを基板１から分離する。化学的分離は、凹凸パターン３’を含む犠牲層３を除去することで行われてもよい。
上述した製造工程により最終的に製造された発光素子ＬＤのそれぞれは、第１導電性半導体層１１の下部面１１＿１とその外周面１１＿２の一部が外部に露出された形態を含むことができる。
図３ａは本発明の一実施例による発光素子を上から見た斜視図であり、図３ｂは図３ａの発光素子を下から見た斜視図であり、図３ｃは図３ａの発光素子を上から見た概略的な平面図であり、図４ａは図３ａの発光素子と異なる形態を有する発光素子を上から見た斜視図であり、図４ｂは図４ａの発光素子を下から見た斜視図であり、図４ｃは図４ａの発光素子を上から見た概略的な平面図ある。
図３ａ、図３ｂ、図３ｃ、図４ａ、図４ｂ、及び図４ｃに示された発光素子は、異なる形状を有することを除き、図１ａ～図１ｄの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図３ａ、図３ｂ、図３ｃ、図４ａ、図４ｂ、及び図４ｃの発光素子と関連して
、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図３ａ、図３ｂ、図３ｃ、図４ａ、図４ｂ、及び図４ｃを参照すると、本発明の一実施例による発光素子ＬＤは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５が積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
絶縁被膜１４は、発光素子ＬＤの一側端部に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の第２外周面１１＿２ｂをカバーしない。第１導電性半導体層１１は、その外周面１１＿２が絶縁被膜１４によりカバーされる第１領域Ｉと、その外周面１１＿２が上記絶縁被膜１４によりカバーされない第２領域ＩＩと、に区分されてもよい。
第１領域Ｉと第２領域ＩＩの間には境界面１１＿３が提供されてもよい。境界面１１＿３は、絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ａと上記絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの間の境界において絶縁被膜１４の内側面１４＿３ａの周長Ｃ１を含む仮想の面であってもよい。
本発明の一実施例において、発光積層パターン１０は様々な形状を有することができる。例えば、発光積層パターン１０は、図３ａ～図３ｃに示したように楕円柱状であってもよい。このような場合、第１導電性半導体層１１の下部面１１＿１、電極層１５の上部面１５＿１、及び境界面１１＿３のそれぞれは楕円形からなってもよい。また、発光素子ＬＤも発光積層パターン１０に対応する楕円柱状であってもよい。
境界面１１＿３及び電極層１５の上部面１５＿１のそれぞれの周長Ｃ１は、絶縁被膜１４の内側面１４＿３ａに取り囲まれた発光積層パターン１０の表面の周長Ｃ１と同一であってもよい。ここで、境界面１１＿３の周長Ｃ１は絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの周長であってもよい。
境界面１１＿３の周長Ｃ１はその直径（または直径）によって決まってもよい。境界面１１＿３が楕円形からなる場合、上記境界面１１＿３の周長Ｃ１は長軸方向への第１直径Ｄ１（楕円の周長上において最長距離を有する２つの点を繋いだ線）と短縮方向への第２直径Ｄ２（楕円の周長上において最短距離を有する２つの点を繋いだ線）によって決まってもよい。結局、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの周長は、境界面１１＿３の第１及び第２直径Ｄ１、Ｄ２によって決まってもよい。
絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂの一部の周長は、上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２と同一であってもよい。本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１は長軸方向への第３直径Ｄ３（楕円の周長上において最長距離を有する２つの点を繋いだ線）と短縮方向への第４直径Ｄ４（楕円の周長上において最短距離を有する２つの点を繋いだ線）を有する。このような場合、第１導電性半導体層１１の下部面１１＿１の周長Ｃ２は、第３直径Ｄ３と第４直径Ｄ４によって決まってもよい。
本願発明の一実施例において、第１導電性半導体層１１の第２外周面１１＿２ｂの周長は上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２に該当し、上記第１導電性半
導体層１１の第１外周面１１＿２ａの周長は境界面１１＿３の周長Ｃ１に該当してもよい。
特に、第１導電性半導体層１１の第２外周面１１＿２ｂは、第１外周面１１＿２ａより絶縁被膜１４の側面１４＿３の厚さ（図１ｄのｔを参照）分だけその周長が拡張されてもよい。即ち、絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂの周長は、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの周長より大きくてもよい。結局、第１導電性半導体層１１の下部面１１＿１の第３直径Ｄ３は境界面１１＿３の第１直径Ｄ１より大きく、第１導電性半導体層１１の下部面１１＿１の第４直径Ｄ４は上記境界面１１＿３の第２直径Ｄ２より大きくてもよい。
一方、実施例に応じて、発光積層パターン１０は、図４ａ～図４ｃに示したように多角柱状、例えば、六角柱状であってもよい。即ち、発光積層パターン１０は、第１導電性半導体層１１の下部面１１＿１、電極層１５の上部面１５＿１、及び境界面１１＿３のそれぞれが六角形である六角柱状であってもよい。また、発光素子ＬＤも発光積層パターン１０に対応する六角柱状であってもよい。本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１、電極層１５の上部面１５＿１、及び境界面１１＿３のそれぞれは正六角形であってもよい。
境界面１１＿３の周長Ｃ１はその直径（または直径）によって決まってもよい。境界面１１＿３が正六角形からなる場合、上記境界面１１＿３の周長Ｃ１は上記境界面１１＿３の外接円の半径ｒによって決まってもよい。ここで、境界面１１＿３の外接円の半径ｒは、正六角形からなる上記境界面１１＿３の一辺の長さｒと同一であってもよい。境界面１１＿３の周長Ｃ１は、上記境界面１１＿３の外接円の半径ｒに６を掛けた値であってもよい。結局、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの周長は、境界面１１＿３の外接円の半径ｒによって決まってもよい。
絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂの周長は、上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２と同一であってもよい。本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１の周長Ｃ２は、その直径（または直径）によって決まってもよい。第１導電性半導体層１１の下部面１１＿１が正六角形からなる場合、上記下部面１１＿１の周長Ｃ２は上記下部面１１＿１の外接円の半径Ｒによって決まってもよい。ここで、第１導電性半導体層１１の下部面１１＿１の外接円の半径Ｒは、正六角形からなる上記下部面１１＿１の一辺の長さＲと同一であってもよい。第１導電性半導体層１１の下部面１１＿１の周長Ｃ２は、上記下部面１１＿１の外接円の半径Ｒに６を掛けた値であってもよい。結局、絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂの一部の周長は、上記第１導電性半導体層１１の下部面１１＿１の外接円の半径Ｒによって決定されてもよい。
本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１の一辺（または外接円の半径Ｒ）の長さが境界面１１＿３の一辺（または外接円の半径ｒ）の長さより大きくてもよい。これにより、上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２が上記境界面１１＿３の周長Ｃ１より大きくてもよい。結局、絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂの周長は、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａの周長より大きくてもよい。
図５ａは本発明の一実施例による発光素子を示した斜視図であり、図５ｂは図５ａのＩＩ～ＩＩ’線に沿った断面図である。
図５ａ及び図５ｂに示された発光素子は、電極層の上部に追加の電極層が配置される点を除いては、図１ａ～図１ｄの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図５ａ及び図５ｂの発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図５ｂにおいて、絶縁被膜によりカバーされない第１導電性半導体層の外周面１１＿２の一部は、図５ａにおいて第１導電性半導体層の第２外周面１１＿２ｂであり、絶縁被膜によりカバーされる第１導電性半導体層の外周面１１＿２の残りの部分は、図５ａにおいて第１導電性半導体層の第１外周面１１＿２ａである。
図５ａ及び図５ｂを参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、電極層１５が順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。発光積層パターン１０が円柱状である場合、発光素子ＬＤも上記発光積層パターン１０に対応する円柱状であってもよい。
電極層１５は、第２導電性半導体層１３上に配置された第１電極層１５ａ、及び上記第１電極層１５ａ上に配置された第２電極層１５ｂを含んでもよい。このような場合、発光素子ＬＤの一側端部（例えば、円柱の下部）には第１導電性半導体層１１が配置され、上記発光素子ＬＤの他側端部（例えば、円柱の上部）には第２電極層１５ｂが配置されてもよい。即ち、発光素子ＬＤは、上記発光素子ＬＤの両端部に位置し、外部に露出された第１導電性半導体層１１の下部面１１＿１と第２電極層１５ｂの上部面１５ｂ＿１を含んでもよい。第１導電性半導体層１１の下部面１１＿１と第２電極層１５ｂの上部面１５ｂ＿１は、外部の伝導性物質と接触して電気的に連結される面であってもよい。
第１電極層１５ａは金属または金属酸化物を含んでもよく、例えば、Ｃｒ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。
発光素子ＬＤの活性層１２が４００ｎｍ～５８０ｎｍ波長帯の青色系列及び／または緑色系列の光を放出する場合、第１電極層１５ａはインジウムスズ酸化物（ＩＴＯ）のような透明な金属酸化物からなってもよい。また、発光素子ＬＤの活性層１２が５８０ｎｍ～９００ｎｍ波長帯の赤色系列または赤外線系列の光を放出する場合、第１電極層１５ａはＣｒ、Ｔｉ、Ａｌ、Ｎｉなどのような不透明な金属からなってもよい。実施例に応じて、第１電極層１５ａは発光素子ＬＤから最終的に放出される光の色に応じて選択的にインジウムスズ酸化物（ＩＴＯ）のような透明な金属酸化物或いは不透明な金属からなってもよい。
第２電極層１５ｂは、第１電極層１５ａをカバーして外部から上記第１電極層１５ａを保護することにより上記第１電極層１５ａの損傷を防止することができる。第２電極層１５ｂは、Ｃｒ、Ａｌ、Ｔｉ、Ｎｉなどを含む金属からなってもよく、１０ｎｍ～１００ｎｍの厚さを有してもよい。
絶縁被膜１４は下部面１４＿１、上部面１４＿２、及び側面１４＿３を含み、絶縁被膜１４の側面１４＿３は内側面１４＿３ａ及び外側面１４＿３ｂを含んでもよい。
本発明の一実施例において、絶縁被膜１４は、発光素子ＬＤの一側端部（例えば、円柱の下部）に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の第２外周面１１＿２ｂをカバーしない。絶縁被膜１４によりカバーされない第１導電性半導体層１１の下部面１１＿１と第２外周面１１＿２ｂは外部に露出されてもよい。第１導電性半導体層１１の第２外周面１１＿２ｂを除いた第１外周面１１＿２ａは、絶縁被膜１４によりカバーされてもよい。
絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂは、絶縁被膜１４の外側面１４＿３ｂに一致し、上記外側面１４＿３ｂに延長されてもよい。また、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａは絶縁被膜１４の内側面１４＿３ａに一致し、上記内側面１４＿３ａに接触することができる。これにより、第１導電性半導体層１１の第２外周面１１＿２ｂの周長が第１導電性半導体層１１の第１外周面１１＿２ａの周長より大きくなり、第１導電性半導体層１１は絶縁被膜１４のカバー有無に応じて相違する周長を有する形態で具現されることができる。
本発明の一実施例において、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は一定間隔ｄを置いて水平方向に平行であってもよい。絶縁被膜１４の上部面１４＿２と第２電極層１５ｂの上部面１５ｂ＿１は同一平面上に位置してもよい。
図６ａ～図６ｋは、図５ａ及び図５ｂの発光素子の製造方法を順に示した断面図である。
図６ａ～図６ｅに示された発光素子の製造方法は、図２ａ～図２ｅに示された発光素子の製造方法と実質的に同一であってもよい。そこで、図６ａ～図６ｅの発光素子の製造方法に関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図５ａ、図５ｂ、図６ａ～図６ｅを参照すると、基板１上に犠牲層３を形成し、上記犠牲層３上に第１導電性半導体層１１を形成し、上記第１導電性半導体層１１上に活性層１２を形成し、上記活性層１２上に第２導電性半導体層１３を形成する。
基板１はＧａＡｓからなるＧａＡｓ基板であってもよく、犠牲層３はＧａＡｓ、ＡｌＡｓまたはＡｌＧａＡｓからなってもよい。
第１導電性半導体層１１は少なくとも１つのｎ型半導体層を含み、活性層１２はＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＰ、ＩｎＡｓのうち少なくとも１つの物質を含み、第２導電性半導体層１３は少なくとも１つのｐ型半導体層を含んでもよい。
図５ａ、図５ｂ、図６ａ～図６ｆを参照すると、第２導電性半導体層１３上に第１電極層１５ａを形成する。第１電極層１５ａは、第２導電性半導体層１３に電気的に連結されるオーミック（Ｏｈｍｉｃ）コンタクト電極であってもよい。本発明の一実施例において、第１電極層１５ａは活性層１２で生成されて発光素子ＬＤの外部に放出される光の損失を最小化し、第２導電性半導体層１３への電流拡散（ｓｐｒｅａｄｉｎｇ）効果を向上させるためにインジウムスズ酸化物（ＩＴＯ）のような透明な金属酸化物からなってもよいが、本発明は必ずしもこれに限定されない。実施例に応じて、第１電極層１５ａは不透明な金属からなってもよい。
図５ａ、図５ｂ、図６ａ～図６ｇを参照すると、第１電極層１５ａ上に第２電極層１５ｂを形成する。第２電極層１５ｂは第１電極層１５ａをカバーし、後述する１次及び２次エッチング工程を行う際に第１電極層１５ａを保護する。このため、第２電極層１５ｂはエッチング抵抗性に優れた物質を使用することができる。
エッチング抵抗性に優れた物質としては、例えば、リチウム（Ｌｉ）、ベリリウム（Ｂｅ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、インジウム（Ｉｎ）、硫黄（Ｓ）、カリウム（Ｋ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、セレン（Ｓｅ）、ルビジウム（Ｒｂ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、バリウム（Ｂａ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、ガドリニウム（Ｇｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、ポロニウム（Ｐｏ）及びウラニウム（Ｕ）からなる群より選択される少なくとも何れか１つを含んでもよい。
上述したように、基板１上に順に積層された第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａ、及び第２電極層１５ｂは、発光積層体ＬＤ’を構成する。
図５ａ、図５ｂ、図６ａ～図６ｈを参照すると、発光積層体ＬＤ’の上部に複数の開口部を含むマスク（不図示）を配置してから１次エッチング工程を行ってナノスケールまたはマイクロスケールの間隔で上記発光積層体ＬＤ’をパターニングし、複数の発光積層パターン１０を形成する。
１次エッチング工程の際にマスクの開口部に対応する発光積層体ＬＤ’の一領域がエッチングされて第１導電性半導体層１１の一領域Ａを外部に露出する溝部ＨＭが形成されてもよい。溝部ＨＭは、各発光積層パターン１０の上部面から垂直方向に沿って第１導電性半導体層１１の一領域Ａまで凹んだ形状を有することができる。ここで、各発光積層パターン１０の上部面は第２電極層１５ｂの上部面１５ｂ＿１であってもよい。
本発明の一実施例において、発光積層パターン１０のそれぞれはナノスケールまたはマイクロスケールのサイズであってもよい。
図５ａ、図５ｂ、図６ａ～図６ｉを参照すると、発光積層パターン１０と第１導電性半導体層１１の一領域Ａ上に絶縁物質層１４’を形成する。絶縁物質層１４’は、発光積層パターン１０のそれぞれの上面を完全に覆う上部絶縁物質層１４ｂと、発光積層パターン１０のそれぞれの側面を完全に覆う側面絶縁物質層１４ａと、第１導電性半導体層１１の一領域Ａを完全に覆う下部絶縁物質層１４ｃと、を含んでもよい。
図５ａ、図５ｂ、図６ａ～図６ｊを参照すると、２次エッチング工程を行って絶縁被膜１４を形成する。２次エッチング工程により、各発光積層パターン１０の側面を覆う側面絶縁物質層１４ａだけを含む絶縁被膜１４が最終的に形成されてもよい。２次エッチング工程により、上部絶縁物質層１４ｂが除去されて第２電極層１５ｂの上部面１５ｂ＿１が外部に露出されてもよい。このとき、絶縁被膜１４の上部面１４＿２は、第２電極層１５
ｂの上部面１５ｂ＿１と同じ面上に提供されてもよい。
また、２次エッチング工程により犠牲層３の一部が除去されて上記犠牲層３の表面に少なくとも１つ以上の凹凸パターン３’が形成され、第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されてもよい。
一般的に、２次エッチング工程は、ＢＣｌ３、ＳｉＣｌ４、Ｃｌ２、ＨＢｒ、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、ＣＨ４、ＣＨＦ３、ＮＦ３、ＣＦＣｓ（ｃｈｌｏｒｏｆｌｕｏｒｏｃａｒｂｏｎｓ）、Ｈ２及びＯ２からなる群より選択された少なくとも何れか１つ以上のエッチングガスを使用したドライエッチング法で行われてもよく、上記エッチングガスにＮ２、Ａｒ及びＨｅから選択される少なくとも１つの不活性ガスをさらに含ませて使用することが望ましい。
エッチング抵抗性に優れた物質を含む第２電極層１５ｂが各発光積層パターン１０の最上層に配置されるため、第２電極層１５ｂの下部に位置する第１電極層１５ａが２次エッチング工程の際に使用されるエッチングガスに影響を受けないようにすることができる。即ち、第２電極層１５ｂが第１電極層１５ａの上部に配置されて上記第１電極層１５ａを保護することにより、エッチングガスによる第１電極層１５ａの損傷を防止することができる。実施例に応じて、２次エッチング工程の際に第２電極層１５ｂの上部面１５ｂ＿１の一部が除去されてもよい。
外部に露出された第１導電性半導体層１１の外周面１１＿２の一部は、絶縁被膜１４の外側面１４＿３ｂに一致し、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致してもよい。
２次エッチング工程により、絶縁物質層１４’と犠牲層３のそれぞれの一部が除去されて第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されることにより、第１導電性半導体層１１の下部面１１＿１が絶縁被膜１４の下部面１４＿１より基板１にさらに隣接して位置してもよい。絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の距離差ｄは約１００ｎｍ以内であってもよいが、これに限定されるものではない。
２次エッチング工程を行って基板１上に絶縁被膜１４に取り囲まれた発光素子ＬＤが形成されてもよい。
図５ａ、図５ｂ、図６ａ～図６ｋを参照すると、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式を用いて発光素子ＬＤを基板１から分離する。化学的分離は凹凸パターン３’を含む犠牲層３を除去することで行われてもよい。
一般的に、化学的分離はウェットエッチング法により行われてもよい。このとき、エッチング抵抗性に優れた物質を含む第２電極層１５ｂが各発光積層パターン１０の最上層に配置されるため、第２電極層１５ｂの下部に位置する第１電極層１５ａが化学的分離時に使用されるエッチング液に影響を受けないようにすることができる。即ち、第２電極層１５ｂが第１電極層１５ａの上部に配置されて上記第１電極層１５ａを保護することにより、エッチング液による第１電極層１５ａの損傷を減少させることができる。実施例に応じて、第２電極層１５ｂは各発光素子ＬＤから除去されてもよい。このような場合、第２電極層１５ｂは化学的分離工程の後に除去されるか、または化学的分離工程の前に除去されることができる。
図７ａは本発明の一実施例による発光素子を示した斜視図であり、図７ｂは図７ａのＩ
ＩＩ～ＩＩＩ’線に沿った断面図である。
図７ａ及び図７ｂに示された発光素子は、第２導電性半導体層上の電極層の上部面と絶縁被膜の上部面が同一面上に配置されない点を除いては、図５ａ及び図５ｂの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図７ａ及び図７ｂの発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図７ｂにおいて、絶縁被膜によりカバーされない第１導電性半導体層の外周面１１＿２の一部は、図７ａにおいて第１導電性半導体層の第２外周面１１＿２ｂであり、絶縁被膜によりカバーされる第１導電性半導体層の外周面１１＿２の残りの部分は、図７ａにおいて第１導電性半導体層の第１外周面１１＿２ａである。
図７ａ及び図７ｂを参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａが順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
本発明の一実施例において、発光素子ＬＤの一側端部（例えば、円柱の下部）には第１導電性半導体層１１が配置され、上記発光素子ＬＤの他側端部（例えば、円柱の上部）には第１電極層１５ａが配置されてもよい。即ち、発光素子ＬＤは、上記発光素子ＬＤの両端部に位置し、外部に露出された第１導電性半導体層１１の下部面１１＿１と第１電極層１５ａの上部面１５ａ＿１を含んでもよい。第１導電性半導体層１１の下部面１１＿１と第１電極層１５ａの上部面１５ａ＿１は、外部の伝導性物質と接触して電気的に連結される面であってもよい。
第１電極層１５ａは図５ａの第１電極層１５ａに対応する構成で、金属または金属酸化物を含んでもよく、例えば、Ｃｒ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。本発明の一実施例において、第１電極層１５ａはインジウムスズ酸化物（ＩＴＯ）のような透明な金属酸化物からなってもよい。
絶縁被膜１４は、発光素子ＬＤの一側端部（例えば、円柱の下部）に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の第２外周面１１＿２ｂをカバーしない。絶縁被膜１４によりカバーされない第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の第２外周面１１＿２ｂは外部に露出されてもよい。第１導電性半導体層１１の第２外周面１１＿２ｂを除いた上記第１導電性半導体層１１の第１外周面１１＿２ａは、絶縁被膜１４によりカバーされてもよい。
絶縁被膜１４によりカバーされない第１導電性半導体層１１の第２外周面１１＿２ｂは絶縁被膜１４の外側面１４＿３ｂに一致し、上記外側面１４＿３ｂに延長されてもよい。また、絶縁被膜１４によりカバーされる第１導電性半導体層１１の第１外周面１１＿２ａは絶縁被膜１４の内側面１４＿３ａに一致し、上記内側面１４＿３ａに接触してもよい。
本発明の一実施例において、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は一定間隔ｄ１を置いて水平方向に平行であってもよい。第１導電性半導体層１１の下部面１１＿１は絶縁被膜１４の下部面１４＿１から下部方向に突出しても
よい。このような場合、絶縁被膜１４の下部面１４＿１が第１導電性半導体層１１の下部面１１＿１より活性層１２に隣接して配置されてもよい。
また、絶縁被膜１４は長さＬ方向上において第１電極層１５ａを完全にカバーし、上記第１電極層１５ａの上部面１５ａ＿１から上部方向に向かって突出した上部面１４＿２を含んでもよい。本発明の一実施例において、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１は一定間隔ｄ２を置いて水平方向に平行であってもよい。絶縁被膜１４の上部面１４＿２は第１電極層１５ａの上部面１５ａ＿１から上部方向に向かって突出してもよい。このような場合、第１電極層１５ａの上部面１５ａ＿１は絶縁被膜１４の上部面１４＿２より活性層１２に隣接して配置されてもよい。
本発明の一実施例において、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の間隔ｄ２は、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の間隔ｄ１より小さくてもよいが、これに限定されない。実施例に応じて、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の間隔ｄ２は、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の間隔ｄ１と同一であってもよい。
図８ａ～図８ｌは、図７ａ及び図７ｂの発光素子の製造方法を順に示した断面図である。
図８ａ～図８ｋに示された発光素子の製造方法は、図６ａ～図６ｋに示された発光素子の製造方法と実質的に同一であってもよい。そこで、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図７ａ、図７ｂ、図８ａ～図８ｇを参照すると、基板１上に第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａ、及び第２電極層１５ｂを順に形成する。本発明の一実施例において、基板１と第１導電性半導体層１１との間には犠牲層３が形成されてもよい。
基板１上に順に積層された第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａ、及び第２電極層１５ｂは発光積層体ＬＤ’を構成する。第２電極層１５ｂはエッチング抵抗性に優れた物質を含んでもよい。
図７ａ、図７ｂ、図８ａ～図８ｈを参照すると、発光積層体ＬＤ’の上部に複数の開口部を含むマスク（不図示）を配置してから１次エッチング工程を行ってナノスケールまたはマイクロスケールの間隔で上記発光積層体ＬＤ’をパターニングし、複数の発光積層パターン１０を形成する。
１次エッチング工程の際に発光積層体ＬＤ’の一領域がエッチングされて第１導電性半導体層１１の一領域Ａを外部に露出する溝部ＨＭが形成されてもよい。
図７ａ、図７ｂ、図８ａ～図８ｉを参照すると、発光積層パターン１０と第１導電性半導体層１１の一領域Ａ上に絶縁物質層１４’を形成する。
図７ａ、図７ｂ、図８ａ～図８ｊを参照すると、２次エッチング工程を行って絶縁被膜１４を形成する。２次エッチング工程により、各発光積層パターン１０の側面を覆う側面絶縁物質層１４ａだけを含む絶縁被膜１４が最終的に形成されることができる。２次エッ
チング工程により、第２電極層１５ｂの上部面１５ｂ＿１が外部に露出されてもよい。
エッチング抵抗性に優れた物質を含む第２電極層１５ｂが各発光積層パターン１０の最上層に配置されるため、第２電極層１５ｂの下部に位置する第１電極層１５ａが２次エッチング工程時に使用されるエッチングガスに影響を受けないようにすることができる。
２次エッチング工程により犠牲層３の一部が除去されて上記犠牲層３の表面に少なくとも１つ以上の凹凸パターン３’が形成され、第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されてもよい。外部に露出された第１導電性半導体層１１の外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致してもよい。
２次エッチング工程を行って基板１上に絶縁被膜１４に取り囲まれた発光素子ＬＤが形成されてもよい。
図７ａ、図７ｂ、図８ａ～図８ｋを参照すると、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式を用いて発光素子ＬＤを基板１から分離する。
上述した製造工程によって製造された発光素子ＬＤのそれぞれは第１導電性半導体層１１の下部面１１＿１及びその外周面１１＿２の一部と第２電極層１５ｂの上部面１５ｂ＿１が外部に露出された形態を含むことができる。
図７ａ、図７ｂ、図８ａ～図８ｌを参照すると、３次エッチング工程を行って第２電極層１５ｂを除去し、第１電極層１５ａの上部面１５ａ＿１を露出させる。
３次エッチング工程により第２電極層１５ｂが除去されて第１電極層１５ａの上部面１５ａ＿１が外部に露出されることにより、第１電極層１５ａの上部面１５ａ＿１が絶縁被膜１４の上部面１４＿２より基板１に隣接して位置することができる。このとき、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の距離差ｄ２は約１００ｎｍ以内であってもよいが、これに限定されない。本発明の一実施例において、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の距離差ｄ２は、３次エッチング工程で除去された第２電極層１５ｂの厚さと同一であってもよい。第２電極層１５ｂの厚さは１０ｎｍ～１００ｎｍ程度であってもよい。
上述したように、第２電極層１５ｂを除去する３次エッチング工程は、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式により発光素子ＬＤを基板１から分離する工程の後に行われてもよいが、本発明はこれに限定されない。実施例に応じて、第２電極層１５ｂを除去する３次エッチング工程は、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式により発光素子ＬＤを基板１から分離する工程の前に行われてもよい。
図９ａは本発明の一実施例による発光素子を示した斜視図であり、図９ｂは図９ａのＩＶ～ＩＶ’線に沿った断面図である。
図９ａ及び図９ｂに示された発光素子は、絶縁被膜の下部面が第１導電性半導体層の下部面より下部方向に突出した点を除いては、図７ａ及び図７ｂの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図９ａ及び図９ｂの発光素子と関連して、重複する説明を避けるために上述し
た実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図９ａ及び図９ｂを参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａが順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
絶縁被膜１４は下部面１４＿１、上部面１４＿２、及び側面１４＿３を含み、絶縁被膜１４の側面１４＿３は内側面１４＿３ａ及び外側面１４＿３ｂを含んでもよい。
本発明の一実施例において、絶縁被膜１４は、第１導電性半導体層１１の外周面１１＿２、活性層１２の外周面、第２導電性半導体層１３の外周面、及び第１電極層１５ａの外周面のそれぞれをカバーすることができる。絶縁被膜１４が第１導電性半導体層１１の外周面１１＿２をカバーすることにより、第１導電性半導体層１１の外周面１１＿２は絶縁被膜１４の内側面１４＿３ａに一致し、上記内側面１４＿３ａに接触することができる。これにより、第１導電性半導体層１１の外周面１１＿２の周長は、絶縁被膜１４の内側面１４＿３ａの周長と同一であることができる。本発明の一実施例において、第１導電性半導体層１１の外周面１１＿２の周長は上記第１導電性半導体層１１の下部面１１＿１の周長と同一であってもよい。従って、第１導電性半導体層１１の下部面１１＿１の直径は発光積層パターン１０の直径Ｄと同一であってもよい。
また、絶縁被膜１４は、第１電極層１５ａの上部面１５ａ＿１と第１導電性半導体層１１の下部面１１＿１をカバーしなくてもよい。これにより、第１導電性半導体層１１の下部面１１＿１と第１電極層１５ａの上部面１５ａ＿１の少なくとも一部を露出させせることができる。ここで、第１導電性半導体層１１の下部面１１＿と第１電極層１５ａの上部面１５ａ＿１は、外部の伝導性物質と接触して電気的に連結される面であってもよい。
絶縁被膜１４の上部面１４＿２は、発光素子ＬＤの長さＬ方向上において第１電極層１５ａの上部面１５ａ＿１より上側方向に突出してもよい。これにより、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１が異なる面上に配置されてもよい。また、第１電極層１５ａの上部面１５ａ＿１は、絶縁被膜１４の上部面１４＿２より活性層１２にさらに隣接して位置してもよい。絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１は、一定間隔ｄ２を置いて発光素子ＬＤの長さＬ方向に交差する一方向（例えば、水平方向）に平行であってもよい。
絶縁被膜１４の下部面１４＿１は、発光素子ＬＤの長さＬ方向上において第１導電性半導体層１１の下部面１１＿１より下側方向に突出してもよい。これにより、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１が異なる面上に配置されてもよい。特に、第１導電性半導体層１１の下部面１１＿１は、絶縁被膜１４の下部面１４＿１より活性層１２にさらに隣接して位置してもよい。絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は、一定間隔ｄ１を置いて発光素子ＬＤの長さＬ方向に交差する水平方向に平行であってもよい。
本発明の一実施例において、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の間隔ｄ２は、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の間隔ｄ１と同一または類似であってもよい。しかし、本発明はこれに限定されず、実施例に応じて、絶縁被膜１４の上部面１４＿２と第１電極層１５ａの上部面１５ａ＿１の間の間隔ｄ２が絶縁被膜１４の下部面１４＿１と第１導電性半導体
層１１の下部面１１＿１の間の間隔ｄ１より大きいか、その逆の場合も可能である。
上述したように、本発明の一実施例による発光素子ＬＤは、絶縁被膜１４の上部面１４＿２が長さＬ方向に沿って第１電極層１５ａ＿１の上部面１５ａ＿１より上部方向に向かって突出し、絶縁被膜１４の下部面１４＿１が第１導電性半導体層１１の下部面１１＿１より下部方向に向かって突出した形態を含んでもよい。即ち、発光素子ＬＤの長さＬ方向を基準として絶縁被膜１４の側面１４＿３の長さは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び第１電極層１５ａを含む発光積層パターン１０の長さより長くてもよい。
図１０ａ～図１０ｌは、図９ａ及び図９ｂの発光素子の製造方法を順に示した断面図である。
図１０ａ～図１０ｇに示された発光素子の製造方法は、図８ａ～図８ｇに示された発光素子の製造方法と実質的に同一であってもよい。そこで、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図９ａ、図９ｂ、図１０ａ～図１０ｇを参照すると、基板１上に第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａ、及び第２電極層１５ｂを順に形成する。本発明の一実施例において、基板１と第１導電性半導体層１１との間には犠牲層３が形成されてもよい。
基板１上に順に積層された第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、第１電極層１５ａ、及び第２電極層１５ｂは発光積層体ＬＤ’を構成する。第２電極層１５ｂはエッチング抵抗性に優れた物質を含んでもよい。
図９ａ、図９ｂ、図１０ａ～図１０ｈを参照すると、参照すると、発光積層体ＬＤ’の上部に複数の開口部を含むマスク（不図示）を配置してから１次エッチング工程を行って、ナノスケールまたはマイクロスケールの間隔で上記発光積層体ＬＤ’をパターニングして、複数の発光積層パターン１０を形成する。
１次エッチング工程の際に発光積層体ＬＤ’の一領域がエッチングされて犠牲層３の一領域Ｂを外部に露出する溝部ＨＭが形成されてもよい。溝部ＨＭは、各発光積層パターン１０の第２電極層１５ｂの上部面１５ｂ＿１から垂直方向に沿って犠牲層３の一領域Ｂまで凹んだ形状を有してもよい。
これと同時に、犠牲層３の一部が除去されて上記犠牲層３の表面に少なくとも１つ以上の凹凸パターン３’が形成されてもよい。犠牲層３の凹凸パターン３’は、凹凸下面３＿２、凹凸上面３＿１、及び凹凸側面３＿３を含んでもよい。凹凸上面３＿１は発光積層パターン１０と接触する面で、特に第１導電性半導体層１１の下部面１１＿１と接触してもよい。凹凸下面３＿２は溝部ＨＭと垂直方向に重畳する面であってもよく、凹凸側面３＿３は凹凸上面３＿１及び凹凸下面３＿２と垂直する連結面であり、第１導電性半導体層１１の外周面１１＿２に延長されてもよい。
図９ａ、図９ｂ、図１０ａ～図１０ｉを参照すると、発光積層パターン１０と犠牲層３の一領域Ｂ上に絶縁物質層１４’を形成する。絶縁物質層１４’は、上部絶縁物質層１４ｂ、側面絶縁物質層１４ａ、及び下部絶縁物質層１４ｃを含んでもよい。上部絶縁物質層１４ｂは第２電極層１５ｂの上部面１５ｂ＿１を完全に覆い、側面絶縁物質層１４ａは発
光積層パターン１０のそれぞれの側面、犠牲層３の凹凸側面３＿３、及び犠牲層３の凹凸下面３＿２の一部を覆い、下部絶縁物質層１４ｃは露出された犠牲層３の一領域Ｂ、即ち、犠牲層３の凹凸下面３＿２の残りを完全に覆うことができる。
図９ａ、図９ｂ、図１０ａ～図１０ｊを参照すると、２次エッチング工程を行って絶縁被膜１４を形成する。
２次エッチング工程により、各発光積層パターン１０の側面を覆う側面絶縁物質層１４ａだけを含む絶縁被膜１４が最終的に形成されてもよい。即ち、２次エッチング工程により、上部絶縁物質層１４ｂと下部絶縁物質層１４ｃが除去されて第２電極層１５ｂの上部面１５ｂ＿１と犠牲層３の一領域Ｂ、即ち、凹凸下面３＿２が外部に露出されてもよい。
本発明の一実施例において、犠牲層３の凹凸側面３＿３及び犠牲層３の凹凸下面３＿２の一部は絶縁被膜１４によりカバーされてもよい。これにより、絶縁被膜１４の下部面１４＿１は犠牲層３の凹凸下面３＿２と同じ面上に配置され、犠牲層３の凹凸上面３＿１より基板１に隣接して位置してもよい。
また、絶縁被膜１４の下部面１４＿１は、犠牲層３の凹凸上面３＿１と同じ面上に位置する第１導電性半導体層１１の下部面１１＿１より基板１に隣接して位置してもよい。即ち、絶縁被膜１４の下部面１４＿１は、第１導電性半導体層１１の下部面１１＿１より基板１に隣接して突出した形態であってもよい。このとき、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は一定間隔ｄ１を置いて平行であってもよい。
２次エッチング工程を行って基板１上に絶縁被膜１４に取り囲まれた発光素子ＬＤが形成されてもよい。
図９ａ、図９ｂ、図１０ａ～図１０ｋを参照すると、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式を用いて発光素子ＬＤを基板１から分離する。化学的分離は、犠牲層３を除去して行われてもよい。化学分離方式で犠牲層３が除去されることにより、絶縁被膜１４の下部面１４＿１は各発光素子ＬＤの長さＬ方向上において第１導電性半導体層１１の下部面１１＿１から下側方向に向かって突出してもよい。
上述した製造工程により製造された発光素子ＬＤのそれぞれは、第１導電性半導体層１１の下部面１１＿１及び第２電極層１５ｂの上部面１５ｂ＿１が外部に露出した形態を含んでもよい。
図９ａ、図９ｂ、図１０ａ～図１０ｌを参照すると、３次エッチング工程を行って第２電極層１５ｂを除去し、第１電極層１５ａの上部面１５ａ＿１を露出させる。
３次エッチング工程により第２電極層１５ｂが除去されて第１電極層１５ａの上部面１５ａ＿１が外部に露出されることにより、第１電極層１５ａの上部面１５ａ＿１が絶縁被膜１４の上部面１４＿２より基板１に隣接して位置することができる。即ち、絶縁被膜１４の上部面１４＿２は、第１電極層１５ａの上部面１５ａ＿１より各発光素子ＬＤの長さＬ方向に上部方向に突出してもよい。
３次エッチング工程は、化学的分離方法を通じて発光素子ＬＤを基板１から分離する工程の後に行われてもよいが、本発明はこれに限定されない。実施例に応じて、３次エッチング工程は、化学的分離方法により発光素子ＬＤを基板１から分離する工程の前に行われてもよい。
図１１ａは本発明の一実施例による発光素子を示した斜視図であり、図１１ｂは図１１ａのＶ～Ｖ’線に沿った断面図である。
図１１ａ及び図１１ｂに示された発光素子は、絶縁被膜の上部面と電極層の上部面が同じ面上に配置される点を除いては、図９ａ及び図９ｂの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図１１ａ及び図１１ｂの発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図１１ａ及び図１１ｂを参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、電極層１５が順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
本発明の一実施例において、絶縁被膜１４は、第１導電性半導体層１１の外周面１１＿２、活性層１２の外周面、第２導電性半導体層１３の外周面、及び第１電極層１５ａの外周面のそれぞれをカバーすることができる。絶縁被膜１４が第１導電性半導体層１１の外周面１１＿２をカバーすることにより、第１導電性半導体層１１の外周面１１＿２は絶縁被膜１４の内側面１４＿３ａに一致してもよい。これにより、第１導電性半導体層１１の外周面１１＿２の周長は、絶縁被膜１４の内側面１４＿３ａの周長と同一であることができる。本発明の一実施例において、第１導電性半導体層１１の外周面１１＿２の周長は、上記第１導電性半導体層１１の下部面１１＿１の周長と同一であってもよい。従って、第１導電性半導体層１１の下部面１１＿１の直径は、発光積層パターン１０の直径Ｄと同一であってもよい。
また、絶縁被膜１４は、電極層１５の上部面１５＿１と第１導電性半導体層１１の下部面１１＿１をカバーしなくてもよい。これにより、第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１の少なくとも一部を露出させることができる。
本発明の一実施例において、絶縁被膜１４の上部面１４＿２は、発光素子ＬＤの長さＬ方向上において電極層１５の上部面１５＿１と同じ面上に位置してもよい。絶縁被膜１４の下部面１４＿１は、発光素子ＬＤの長さＬ方向上において第１導電性半導体層１１の下部面１１＿１から下側方向に突出してもよい。これにより、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１が異なる面上に配置されてもよい。特に、第１導電性半導体層１１の下部面１１＿１は、絶縁被膜１４の下部面１４＿１より活性層１２にさらに隣接して位置してもよい。
上述したように、本発明の一実施例による発光素子ＬＤは、絶縁被膜１４の下部面１４＿１が発光素子ＬＤの長さＬ方向に沿って第１導電性半導体層１１の下部面１１＿１から下部方向に向かって突出した形態を含んでもよい。これにより、発光素子ＬＤの長さＬ方向を基準として絶縁被膜１４の側面１４＿３の長さは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５を含む発光積層パターン１０の長さより長くてもよい。
図１２ａは本発明の一実施例による発光素子を示した斜視図であり、図１２ｂは図１２ａのＶＩ～ＶＩ’線に沿った断面図である。
図１２ａ及び図１２ｂに示された発光素子は、第２導電性半導体層上の電極層の上部に追加の電極層が配置される点を除いては、図１１ａ及び図１１ｂの発光素子と実質的に同一または類似する構成であってもよい。
そこで、図１２ａ及び図１２ｂの発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図１２ａ及び図１２ｂを参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、電極層１５が順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
電極層１５は、第２導電性半導体層１３上に配置された第１電極層１５ａ及び上記第１電極層１５ａ上に配置された第２電極層１５ｂを含んでもよい。このような場合、発光素子ＬＤの一側端部（例えば、円柱の下部）には第１導電性半導体層１１が配置され、上記発光素子ＬＤの他側端部（例えば、円柱の上部）には第２電極層１５ｂが配置されてもよい。
第１金属層１５ａは金属または金属酸化物を含んでもよく、例えば、Ｃｒ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。
第２金属層１５ｂは第１電極層１５ａをカバーして外部から上記第１電極層１５ａを保護することにより、上記第１電極層１５ａの損傷を防止することができる。実施例に応じて、発光素子ＬＤの活性層１２が４００ｎｍ～５８０ｎｍ波長帯の青色系列及び／または緑色系列の光を放出する場合、第２金属層１５ｂは、Ｃｒ、Ａｌ、Ｔｉ、Ｎｉなどを含む金属からなってもよく、１０ｎｍ～１００ｎｍの厚さを有してもよい。実施例に応じて、発光素子ＬＤの活性層１２が５８０ｎｍ～９００ｎｍ波長帯の赤色系列や赤外線系列の光を放出する場合、第２金属層１５ｂはインジウムスズ酸化物（ＩＴＯ）のような透明な金属酸化物からなってもよい。
本発明の一実施例において、絶縁被膜１４は、第１導電性半導体層１１の外周面１１＿２、活性層１２の外周面、第２導電性半導体層１３の外周面、第１電極層１５ａの外周面、及び第２電極層１５ｂの外周面のそれぞれをカバーすることができる。絶縁被膜１４が第１導電性半導体層１５ａの外周面１１＿２をカバーすることにより、第１導電性半導体層１１の外周面１１＿２は絶縁被膜１４の内側面１４＿３に一致する。
また、絶縁被膜１４は、第２電極層１５ｂの上部面１５ｂ＿１と第１導電性半導体層１１の下部面１１＿１をカバーしなくてもよい。これにより、第１導電性半導体層１１の下部面１１＿１と第２電極層１５ｂの上部面１５ｂ＿１の少なくとも一部を露出させることができる。
本発明の一実施例において、絶縁被膜１４の上部面１４＿２は、発光素子ＬＤの長さＬ方向上において第２電極層１５ｂの上部面１５ｂ＿１と同じ面上に位置してもよい。絶縁被膜１４の下部面１４＿１は、発光素子ＬＤの長さＬ方向上において第１導電性半導体層１１の下部面１１＿１から下側方向に突出してもよい。これにより、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１が異なる面上に配置されてもよい
。特に、第１導電性半導体層１１の下部面１１＿１は、絶縁被膜１４の下部面１４＿１より活性層１２にさらに隣接して位置してもよい。
本発明の一実施例において、発光素子ＬＤの長さＬ方向を基準として絶縁被膜１４の側面１４＿３の長さは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５を含む発光積層パターン１０の長さより長くてもよい。
図１３は本発明の一実施例による発光素子を示したもので、図１ａのＩ～Ｉ’線に対応する断面図である。
図１３の発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図１ａ及び図１３を参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、電極層１５が順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。本発明の一実施例において、発光積層パターン１０が円柱状である場合、発光素子ＬＤも上記発光積層パターン１０に対応する円柱状であってもよい。
本発明の一実施例において、発光素子ＬＤの一側端部（例えば、円柱の下部）には第１導電性半導体層１１が配置され、発光素子ＬＤの他側端部（例えば、円柱の上部）には電極層１５が配置されてもよい。即ち、発光素子ＬＤは、上記発光素子ＬＤの両側端部に位置し、外部に露出された第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１を含んでもよい。第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１は、外部の伝導性物質と接触して電気的に連結される面であってもよい。
第１導電性半導体層１１は、ｎ型不純物がドープされた少なくとも１つのｎ型半導体層であってもよい。第１導電性半導体層１１は活性層１２に電子を供給することができる。このような第１導電性半導体層１１はｎ型不純物、例えば、ＳｉがドープされたＧａＮ層を含んでもよい。しかし、これに限定されず、第１導電性半導体層１１は様々な半導体物質を含んでもよい。第１導電性半導体層１１は、ＧａＩｎ層、ＡｌＧａＮ層、ＩｎＡｌＧａＮ層、ＡｌＧａＡｓ層、ＧａＰ層、ＧａＡｓ層、ＧａＡｓＰ層、ＡｌＧａＩｎＰ層のうち何れか１つ以上で形成されてもよい。
本発明の一実施例において、第１導電性半導体層１１は、ＧａＡｓ層１１ａ、上記ＧａＡｓ層１１ａ上に形成されたＧａＩｎ層１１ｂ、上記ＧａＩｎ層１１ｂ上に形成されたＡｌＧａＩｎＰ層１１ｃ、及び上記ＡｌＧａＩｎＰ層１１ｃ上に形成されたＡｌＩｎＰ層１１ｄを含む多層構造で形成されてもよい。しかし、本発明はこれに必ずしも限定されるものではない。実施例に応じて、第１導電性半導体層１１は、ＧａＡｓ層１１ａ、ＧａＩｎ層１１ｂ、ＡｌＧａＩｎＰ層１１ｃ、ＡｌＩｎＰ層１１ｄのうち１つの層だけを含む単層構造で形成されてもよい。本発明の一実施例において、ＧａＡｓ層１１ａ、ＧａＩｎ層１１ｂ、ＡｌＧａＩｎＰ層１１ｃ、ＡｌＩｎＰ層１１ｄはｎ型半導体層であってもよい。
本発明の一実施例において、ＡｌＧａＩｎＰ層１１ｃとＡｌＩｎＰ層１１ｄは活性層１２の下部に配置され、上記活性層１２のバンドギャップより大きい半導体層で電子やホールを拘束するクラッド層として機能することができる。
活性層１２は第１導電性半導体層１１のＡｌＩｎＰ層１１ｄの上部面に配置され、単一
井戸構造（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏ Ｓｔｒｕｃｔｕｒｅ）、多重井戸構造、単一量子井戸構造、多重量子井戸（ＭＱＷ： ＭｕｌｔｉＱｕａｎｔｕｍ Ｗｅｌｌ）構造、量子ドット構造または量子細線構造のうち何れか１つを含んでもよい。
活性層１２は、ＩＩＩ－Ｖ族元素の化合物半導体材料を用いて井戸層と障壁層、例えば、ＡｌＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＡｌＧａＮ／ＧａＮ、ＩｎＡｌＧａＮ／ＧａＮ、ａＡｓ（ＩｎＧａＡｓ）／ＡｌＧａＡｓ、ＧａＰ（ＩｎＧａＰ）／ＡｌＧａＰのうち何れか１つ以上のペア構造で形成されてもよいが、これに限定されない。井戸層は、障壁層のエネルギーバンドギャップより小さなエネルギーバンドギャップを有する物質で形成されてもよい。
第２導電性半導体層１３は活性層１２上に提供され、活性層１２に正孔を供給することができる。第２導電性半導体層１３は第１導電性半導体層１１と異なるタイプの半導体層を含んでもよい。例えば、第２導電性半導体層１３は少なくとも１つのｐ型半導体層を含んでもよい。例えば、第２導電性半導体層１３は、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮのうち少なくとも１つの半導体材料を含んでもよい。
本発明の一実施例において、第２導電性半導体層１３は、ＡｌＩｎＰ層１３ａ、上記ＡｌＩｎＰ層１３ａ上に形成されたＧａＩｎＰ層１３ｂ、及び上記ＧａＩｎＰ層１３ｂ上に形成されたＧａＰ層１３ｃを含む多層構造で形成されてもよい。しかし、本発明はこれに必ずしも限定されるものではない。実施例に応じて、第２導電性半導体層１３は、ＡｌＩｎＰ層１３ａ、ＧａＩｎＰ層１３ｂ、ＧａＰ層１３ｃのうち１つの層だけを含む単層構造で形成されてもよい。本発明の一実施例において、ＡｌＩｎＰ層１３ａ、ＧａＩｎＰ層１３ｂ、ＧａＰ層１３ｃはｐ型半導体層であってもよい。
本発明の一実施例において、ＡｌＩｎＰ層１３ａとＧａＩｎＰ層１３ｂは活性層１２の上部に配置され、上記活性層１２のバンドギャップより大きい半導体層で電子やホールを拘束するクラッド層として機能することができる。
第２半導体層１３の最上層に位置するＧａＰ層１３ｃは、Ｍｇなどの第２導電性ドーパントがドープされた透光性導電層であってもよい。以下の実施例では、便宜上、ＧａＰ層１３ｃを透光性導電層と称する。
透光性導電層１３ｃは、順に積層されたＭｇがドープされた数マイクロメートル厚さの低濃度層とカーボンがドープされた数百ｎｍ厚さの高濃度層を含んでもよい。このような透光性導電層１３ｃは電流拡散層として動作することができる。透光性導電層１３ｃは、下部のｐ型ＧａＩｎＰ層１３ｂと格子不整合をもたらしてもよい。従って、透光性導電層１３ｃは、十分な厚さを保持して格子不整合によって効果を減衰させてもよい。透光性導電層１３ｃの上部面は十分な表面粗さを有してもよい。表面粗さは光取り出し効率を増加させることができる。
電極層１５は第２導電性半導体層１３上に提供され、第１電極層１５ａ及び第２電極層１５ｂを含んでもよい。
第１電極層１５ａは第２導電性半導体層１３上に配置されて上記第２導電性半導体層１３とオーミック接合を行うことができる。第２電極層１５ｂは第１電極層１５ａ上に配置され、上記第１電極層１５ａとともに電流拡散（ｓｐｒｅａｄｉｎｇ）効果を提供し、低い抵抗と高い透過率を提供する電極として動作することができる。
第１電極層１５ａは金属または金属酸化物を含んでもよく、例えば、Ｃｒ、Ｔｉ、Ａｌ
、Ａｕ、Ｎｉ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ及びこれらの酸化物または合金などを単独または混合して使用することができる。本発明の一実施例において、第１電極層１５ａはＢｅが拡散（ｄｉｆｆｕｓｉｏｎ）されたｐ型のＧａＰ層で、その厚さは２０ｎｍ以下であってもよいが、本発明はこれに限定されない。第１電極層１５ａは、Ａｕ、ＡｕＢｅ、Ｎｉ、ＮｉＺｎ、ＮｉＢｅ、Ｐｄ、ＰｄＺｎ、及びＰｄＢｅのうち少なくとも１つを含む層との熱処理工程により形成されてもよい。このような熱処理は、第１電極層１５ａのコンタクト抵抗を減少させ、透過度を増加させることができる。
第２電極層１５ｂは、第１電極層１５ａをカバーして外部から上記第１電極層１５ａを保護することにより、上記第１電極層１５ａの損傷を防止することができる。第２電極層１５ｂは、ＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＺｎＯ、ＡＺＯ（Ａｌ－ＺｎＯ）、ＧＺＯ（Ｇａｌｌｉｕｍ－ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、及びＩＧＺＯ（Ｉｎ－Ｇａ ＺｎＯ）のうち少なくとも１つを含む透明な金属酸化物で形成されて、外部の伝導性物質（不図示）から第２導電性半導体層１３への電流拡散効果を向上させることができる。このような第２電極１５ｂの厚さは１０ｎｍ～１００ｎｍであってもよいが、本発明はこれに限定されない。本発明の一実施例において、第２電極層１５ｂの屈折率は、透光性導電層１３ｃの屈折率より小さい物質で構成されてもよい。
絶縁被膜１４は透明な絶縁物質を含んでもよい。例えば、絶縁被膜１４は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３及びＴｉＯ２からなる群より選択された１つ以上の絶縁物質を含んでもよいが、これに限定されず、絶縁性を有する様々な材料が使用されてもよい。
絶縁被膜１４は、発光素子ＬＤの長さＬ方向に交差する一方向に第１導電性半導体層１１の下部面１１＿１と平行な下部面１４＿１と、長さＬ方向上において上記下部面１４＿１と対向する上部面１４＿２と、長さＬ方向に発光積層パターン１０の表面の一部を覆う側面１４＿３と、を含む。絶縁被膜１４の下部面１４＿１、絶縁被膜１４の上部面１４＿２、及び絶縁被膜１４の側面１４＿３は互いに連結され連続することができる。
本発明の一実施例において、絶縁被膜１４は電極層１５の外周面を全体的に覆うことができる。このような場合、絶縁被膜１４の上部面１４＿２と電極層１５の上部面１５＿１は同じ面上に提供されてもよい。
本発明の一実施例において、絶縁被膜１４は、発光素子ＬＤの一側端部（例えば、円柱の下部）に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の外周面１１＿２の一部をカバーしない。絶縁被膜１４によりカバーされない第１導電性半導体層１１の下部面１１＿１と外周面１１＿２の一部は外部に露出されてもよい。第１導電性半導体層１１の外周面１１＿２の一部を除いた外周面１１＿２の残りの部分は、絶縁被膜１４によりカバーされてもよい。絶縁被膜１４によりカバーされない第１導電性半導体層１１の第１外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致してもよい。
本発明の一実施例において、発光素子ＬＤの長さＬ方向を基準として絶縁被膜１４の側面１４＿３の長さは、第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５を含む発光積層パターン１０の長さより短くてもよい。しかし、本発明はこれに限定されず、実施例に応じて、絶縁被膜１４の側面１４＿３の長さは、発光素子ＬＤの長さＬ方向を基準として発光積層パターン１０の長さより長くてもよい。
絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は、一定間隔ｄを置いて長さＬ方向（例えば、垂直方向）と交差する水平方向に平行であってもよい
。本発明の一実施例において、第１導電性半導体層１１の下部面１１＿１は絶縁被膜１４の下部面１４＿１から下部方向に突出してもよい。このような場合、絶縁被膜１４の下部面１４＿１は、第１導電性半導体層１１の下部面１１＿１より活性層１２に隣接して配置されてもよい。
本発明の一実施例において、第１導電性半導体層１１は、絶縁被膜１４に取り囲まれた第１領域Ｉと、上記絶縁被膜１４に取り囲まれていない第２領域ＩＩとに区分することができる。
本発明の一実施例において、第２領域ＩＩにおいて第１導電性半導体層１１の外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、第１領域Ｉにおいて第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致する。これにより、円柱状の第１導電性半導体層１１の周長は、第１領域Ｉと第２領域ＩＩにおいて異なることができる。本発明の一実施例において、第２領域ＩＩにおける第１導電性半導体層１１の外周面１１＿２の一部の周長は上記第１導電性半導体層１１の下部面１１＿１の周長Ｃ２と同一であり、第１領域Ｉにおける第１導電性半導体層１１の外周面１１＿２の残りの周長は絶縁被膜１４によりカバーされる発光積層パターン１０の周長Ｃ１と同一であってもよい。これにより、第２領域ＩＩにおける第１導電性半導体層１１の直径Ｄ２は、第１領域Ｉにおける第１導電性半導体層１１の直径Ｄ１より大きくてもよい。
上述したように、絶縁被膜１４が第１導電性半導体層１１の外周面１１＿２を完全にカバーせず、上記第１導電性半導体層１１の下部面１１＿１と外周面１１＿２の一部を露出させる場合、上記第１導電性半導体層１１の露出面積を増加させることができる。第１導電性半導体層１１の露出面積が増加すると、伝導性物質とのコンタクト面積を増加させることができる。これにより、第１導電性半導体層１１と伝導性物質は、電気的及び／または物理的に安定的に連結することができる。
図１４ａ～図１４ｍは、図１３の発光素子の製造方法を順に示した断面図である。
図１４ａ～図１４ｃに示された発光素子の製造方法は、図２ａ～図２ｃの発光素子の製造方法と実質的に同一または類似する。そこで、図１４ａ～図１４ｃの発光素子の製造方法に関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。
図１３、図１４ａ～図１４ｃを参照すると、基板１上に犠牲層３を形成し、上記犠牲層３上に第１導電性半導体層１１を形成する。
基板１はＧａＡｓからなるＧａＡｓ基板を含んでもよい。犠牲層３はＧａＡｓで形成されてもよい。
第１導電性半導体層１１は、犠牲層３上に順に形成されたＧａＡｓ層１１ａ、ＧａＩｎ層１１ｂ、ＡｌＧａＩｎＰ層１１ｃ、ＡｌＩｎＰ層１１ｄを含んでもよい。ＧａＡｓ層１１ａ、ＧａＩｎ層１１ｂ、ＡｌＧａＩｎＰ層１１ｃ、ＡｌＩｎＰ層１１ｄはｎ型半導体層であってもよい。本発明の一実施例において、第１導電性半導体層１１は少なくとも１つ以上のｎ型半導体層を含む多層構造で形成されてもよい。
図１３、図１４ａ～図１４ｄを参照すると、第１導電性半導体層１１上に活性層１２を形成する。活性層１２は第１導電性半導体層１１上に形成されてもよく、不純物がドープされていない真性半導体層であってもよい。活性層１２は単一または多重量子井戸構造で
形成されてもよい。
本発明の一実施例において、活性層１２は、ＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＰ、ＩｎＡｓのうち少なくとも１つの物質を含んでもよい。また、活性層１２は、５８０ｎｍ～９００ｎｍの波長を有する赤色または赤外線帯域の光を放出することができる。
実施例に応じて、活性層１２の下部に位置し、第１導電性半導体層１１の最上部層に該当するＡｌＩｎＰ層１１ｄは、活性層１２の電子やホールを拘束するクラッド層として作用することができる。ＡｌＩｎＰ層１１ｄは、活性層１２の発光効率を向上させる条件を満たす範囲内で活性層１２のバンドギャップより大きい少なくとも１つのｎ型半導体層であってもよい。
図１３、図１４ａ～図１４ｅを参照すると、活性層１２上に第２導電性半導体層１３を形成する。第２導電性半導体層１３は、活性層１２上に順に積層されたＡｌＩｎＰ層１３ａ、ＧａＩｎＰ層１３ｂ、及びＧａＰ層１３ｃを含む多層構造で形成されてもよい。ＡｌＩｎＰ層１３ａ、ＧａＩｎＰ層１３ｂ、及びＧａＰ層１３ｃはｐ型半導体層であってもよい。本発明の一実施例において、第２導電性半導体層１３は少なくとも１つ以上のｐ型半導体層を含んで形成されてもよい。
実施例に応じて、活性層１２の上部に位置し、第２導電性半導体層１３の最下部層に該当するＡｌＩｎＰ層１３ａは、活性層１２の電子やホールを拘束するクラッド層として作用することができる。ＡｌＩｎＰ層１３ａは、活性層１２の発光効率を向上させる条件を満たす範囲内で活性層１２のバンドギャップより大きい少なくとも１つのｐ型半導体層であってもよい。
図１３、図１４ａ～図１４ｆを参照すると、第２導電性半導体層１３の最上層に該当するＧａＰ層１３ｃ上に導電層１５ａ’を形成する。本発明の一実施例において、導電層１５ａ’はＭｇをドープしたｐ型ＧａＰ層で形成されてもよい。導電層１５ａ’は、ＭＯＶＰＥ法によりエピタキシャルに成長させることができるが、これに限定されるものではない。
図１３、図１４ａ～図１４ｇを参照すると、導電層１５ａ’上にＡｕＢｅ層２０を形成する。例えば、導電層１５ａ’の全面上にＡｕＢｅ層２０を形成する。ここで、ＡｕＢｅ層２０はオーミック（Ｏｈｍｉｃ）物質層であってもよい。
次いで、導電層１５ａ’とＡｕＢｅ層２０の熱処理工程を行う。熱処理工程は、例えば、合金化工程であってもよく、約３５０℃以下で行われてもよい。このような熱処理工程により導電層１５ａ’にＡｕＢｅ層２０のＢｅが拡散（ｄｉｆｆｕｓｉｏｎ）された第１電極層１５ａが形成されてもよい。
次いで、図１３、図１４ａ～図１４ｈを参照すると、第１電極層１５ａ上からＡｕＢｅ層２０を分離して上記ＡｕＢｅ層２０を除去する。このとき、ＡｕＢｅ層２０の分離は、ウェットエッチング工程で行うことができるが、本発明はこれに限定されない。
図１３、図１４ａ～図１４ｉを参照すると、第１電極層１５ａ上に第２電極層１５ｂを形成する。第２電極層１５ｂは第１電極層１５ａをカバーして、後述する絶縁被膜１４の製造工程の際に上記第１電極層１５ａを保護する。本発明の一実施例において、第２電極層１５ｂは透明な金属酸化物で形成されてもよく、一定水準以上の厚さを有してもよい。順に積層された第１電極層１５ａと第２電極層１５ｂは、第２導電性半導体層１３にオー
ミック接触する電極層１５であってもよい。
上述したように、基板１上に順に積層された第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５は発光積層体ＬＤ’を構成することができる。
図１３、図１４ａ～図１４ｊを参照すると、発光積層体ＬＤ’の上部に複数の開口部を含むマスク（不図示）を配置してから１次エッチング工程を行って、ナノスケールまたはマイクロスケールの間隔で上記発光積層体ＬＤ’をパターニングし、複数の発光積層パターン１０を形成する。
１次エッチング工程の際にマスクの開口部に対応する発光積層体ＬＤ’の一領域がエッチングされて第１導電性半導体層１１の一領域Ａを外部に露出する溝部ＨＭが形成されてもよい。ここで、溝部ＨＭによって外部に露出される第１導電性半導体層１１の一領域Ａは、ＧａＡｓ層１１ａの表面であってもよい。
溝部ＨＭは、各発光積層パターン１０の上部面から垂直方向に沿って第１導電性半導体層１１の一領域Ａまで凹んだ形状を有していてもよい。ここで、各発光積層パターン１０の上部面は電極層１５の上部面１５＿１であってもよい。本発明の一実施例において、電極層１５の上部面１５＿１は、上記電極層１５の最上層に位置する第２電極層１５ｂの上部面１５ｂ＿１であってもよい。
本発明の一実施例において、発光積層パターン１０のそれぞれはナノスケールまたはマイクロスケールのサイズであってもよい。
図１３、図１４ａ～図１４ｋを参照すると、発光積層パターン１０と第１導電性半導体層１１の一領域Ａ上に絶縁物質層１４’を形成する。絶縁物質層１４’は、上部絶縁物質層１４ｂ、側面絶縁物質層１４ａ、及び下部絶縁物質層１４ｃを含んでもよい。
絶縁物質層１４’として使用し得る物質は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３及びＴｉＯ２からなる群より選択される何れか１つ以上を含んでもよい。
図１３、図１４ａ～図１４ｌを参照すると、２次エッチング工程を行って絶縁被膜１４を形成する。
２次エッチング工程により、各発光積層パターン１０の側面を覆う側面絶縁物質層１４ａだけを含む絶縁被膜１４が最終的に形成されてもよい。２次エッチング工程により、第２電極層１５ｂの上部面１５ｂ＿１が外部に露出されてもよい。このとき、絶縁被膜１４の上部面１４＿２は、第２電極層１５ｂの上部面１５ｂ＿１と同じ面上に提供されてもよい。本発明の一実施例において、２次エッチング工程はドライエッチング法により行われてもよい。
また、２次エッチング工程により犠牲層３の一部が除去されて上記犠牲層３の表面に少なくとも１つ以上の凹凸パターン３’が形成され、第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されてもよい。
外部に露出された第１導電性半導体層１１の外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、上記絶縁被膜１４の外側面１４＿３ｂに延長されてもよい。絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致し、上記絶縁被膜１４の内側面１４＿３ａに接触してもよい。これにより、絶縁被膜１４によりカバーされない第１導電性半導体層１１の
外周面１１＿２の一部と上記絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は、互いに相違する周長を有する。例えば、第１導電性半導体層１１の外周面１１＿２の一部の周長が第１導電性半導体層１１の外周面１１＿２の残りの部分の周長より大きくてもよい。これにより、絶縁被膜１４によりカバーされずに外部に露出された第１導電性半導体層１１の直径Ｄ２を絶縁被膜１４によりカバーされる第１導電性半導体層１１の直径Ｄ１より大きくすることができる。
凹凸パターン３’は、凹凸下面３＿２、凹凸上面３＿１、及び凹凸側面３＿３を含んでもよい。凹凸上面３＿１は第１導電性半導体層１１の下部面１１＿１に接触する面であってもよい。凹凸下面３＿２は、２次エッチング工程により犠牲層３の一部が除去されて外部に露出された面であってもよい。凹凸側面３＿３は、凹凸上面３＿１及び凹凸下面３＿２と垂直な連結面であってもよい。また、凹凸側面３＿３は、第１導電性半導体層１１の外周面１１＿２の一部に延長されてもよい。
２次エッチング工程により、絶縁物質層１４’と犠牲層３のそれぞれの一部が除去されて第１導電性半導体層１１の外周面１１＿２の一部が外部に露出されることにより、第１導電性半導体層１１の下部面１１＿１が絶縁被膜１４の下部面１４＿１より基板１にさらに隣接して位置してもよい。また、絶縁被膜１４の下部面１４＿１が第１導電性半導体層１１の下部面１１＿１より活性層１２にさらに隣接して位置してもよい。絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１の間の距離差ｄは約１００ｎｍ以下であってもよいが、これに限定されるものではない。
実施例に応じて、２次エッチング工程の際に使用されるエッチングガスによって第２電極層１５ｂはその一部が除去されてもよいが、上記第２電極層１５ｂが一定水準以上の厚さを有するため、その下部に配置された第１電極層１５ａを十分にカバーすることができる。これにより、第１電極層１５ａが２次エッチング工程の際に使用されるエッチングガスの影響を受けないようにすることができる。即ち、第２電極層１５ｂが第１電極層１５ａ上に配置されて上記第１電極層１５ａを保護することにより、エッチングガスによる第１電極層１５ａの損傷を防止することができる。
２次エッチング工程を行って基板１上には絶縁被膜１４に取り囲まれた発光素子ＬＤが形成されてもよい。
図１３、図１４ａ～図１４ｍを参照すると、化学的分離（Ｃｈｅｍｉｃａｌ ｌｉｆｔ－ｏｆｆ；ＣＬＯ）方式を用いて発光素子ＬＤを基板１から分離する。化学的分離は、凹凸パターン３’を含む犠牲層３を除去して行うことができる。
上述した製造工程により最終的に製造された発光素子ＬＤのそれぞれは、第１導電性半導体層１１の下部面１１＿１とその外周面１１＿２の一部が外部に露出された形態を含んでもよい。
図１５は本発明の一実施例による発光素子を示したもので、図１２ａのＶＩ～ＶＩ’線に対応する断面図である。
図１５の発光素子は、絶縁被膜の下部面が第１導電性半導体層の下部面から下部方向に突出している点を除いては、図１３の発光素子と実質的に類似または同一であってもよい。
そこで、図１５の発光素子と関連して、重複する説明を避けるために上述した実施例と異なる点を中心として説明する。本実施例において特に説明しない部分は上述した一実施
例に従い、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
図１２ａ及び図１５を参照すると、本発明の一実施例による発光素子ＬＤは、長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、電極層１５が順に積層された発光積層パターン１０を含んでもよい。また、発光素子ＬＤは、発光積層パターン１０の表面に提供された絶縁被膜１４をさらに含んでもよい。
本発明の一実施例において、絶縁被膜１４は、第１導電性半導体層１１の外周面１１＿２、活性層１２の外周面、第２導電性半導体層１３の外周面、及び電極層１５の外周面のそれぞれをカバーすることができる。絶縁被膜１４が第１導電性半導体層１１の外周面１１＿２をカバーすることにより、第１導電性半導体層１１の外周面１１＿２は絶縁被膜１４の内側面１４＿３ａに一致することができる。このため、第１導電性半導体層１１の外周面１１＿２の周長は、絶縁被膜１４の内側面１４＿３ａの周長と同一であってもよい。本発明の一実施例において、第１導電性半導体層１１の外周面１１＿１の周長は、上記第１導電性半導体層１１の下部面１１＿１の周長と同一であってもよい。従って、第１導電性半導体層１１の下部面１１＿１の直径は発光積層パターン１０の直径Ｄと同一であってもよい。
また、絶縁被膜１４は、電極層１５の上部面１５＿１と第１導電性半導体層１１の下部面１１＿１をカバーしなくてもよい。ここで、電極層１５の上部面１５＿１は電極層１５に含まれた第２電極層１５ｂの上部面１５ｂ＿１であってもよい。
絶縁被膜１４の下部面１４＿１は、発光素子ＬＤの長さＬ方向上において第１導電性半導体層１１の下部面１１＿１より下側方向に突出してもよい。これにより、絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１が異なる面上に配置されてもよい。特に、第１導電性半導体層１１の下部面１１＿１は、絶縁被膜１４の下部面１４＿１より活性層１２にさらに隣接して位置してもよい。絶縁被膜１４の下部面１４＿１と第１導電性半導体層１１の下部面１１＿１は、一定間隔ｄを置いて発光素子ＬＤの長さＬ方向に交差する水平方向に平行であることができる。
図１６は本発明の一実施例による表示装置を示したもので、特に図１ａに示された発光素子を発光源として使用した表示装置の概略的な平面図である。
図１６には、便宜上、映像が表示される表示領域を中心に上記表示装置の構造を簡単に示した。但し、実施例に応じて図示されていない少なくとも１つの駆動回路部（例えば、走査駆動部及びデータ駆動部）及び／または複数の信号配線が上記表示装置にさらに配置されてもよい。
図１ａ及び図１６を参照すると、本発明の一実施例による表示装置は、基板ＳＵＢと、基板ＳＵＢ上に設けられ、少なくとも１つの発光素子ＬＤを含む複数の画素ＰＸＬと、基板ＳＵＢ上に設けられ、画素ＰＸＬを駆動する駆動部（不図示）と、画素ＰＸＬと駆動部を連結する配線部（不図示）と、を含んでもよい。
表示装置は、発光素子ＬＤを駆動する方式によってパッシブマトリクス型表示装置とアクティブマトリクス型表示装置に分類することができる。例えば、表示装置がアクティブマトリクス型で具現される場合、画素ＰＸＬのそれぞれは、発光素子ＬＤに供給される電流量を制御する駆動トランジスタと駆動トランジスタにデータ信号を伝達するスイッチングトランジスタなどを含んでもよい。
最近では、解像度、コントラスト、動作速度の観点から画素ＰＸＬ毎に選択して点灯す
るアクティブマトリクス型表示装置が主流となっているが、本発明はこれに限定されず、画素ＰＸＬグループ別に点灯するパッシブマトリックス型表示装置も発光素子ＬＤを駆動するための構成要素（例えば、第１及び第２電極など）を使用することができる。
基板ＳＵＢは表示領域ＤＡ及び非表示領域ＮＤＡを含んでもよい。
実施例に応じて、表示領域ＤＡは表示装置の中央領域に配置され、非表示領域ＮＤＡは表示領域ＤＡを取り囲むように表示装置の端領域に配置されてもよい。但し、表示領域ＤＡ及び非表示領域ＮＤＡの位置はこれに限定されず、これらの位置は変更されてもよい。
表示領域ＤＡは、映像を表示する画素ＰＸＬが設けられる領域であってもよい。非表示領域ＮＤＡは、画素ＰＸＬを駆動するための駆動部、及び画素ＰＸＬと駆動部を連結する配線部の一部が設けられる領域であってもよい。
表示領域ＤＡは様々な形状を有することができる。例えば、表示領域ＤＡは直線からなる辺を含む閉じた形状の多角形、曲線からなる辺を含む円、楕円など、直線と曲線からなる辺を含む半円、半楕円などの様々な形状で設けられてもよい。
非表示領域ＮＤＡは表示領域ＤＡの少なくとも一側に設けられてもよい。本発明の一実施例において、非表示領域ＮＤＡは表示領域ＤＡの周長を取り囲んでもよい。
基板ＳＵＢは硬性基板または可撓性基板であってもよく、その材料や物性は特に限定されない。例えば、基板ＳＵＢは、ガラスまたは強化ガラスからなる硬性基板、またはプラスチックまたは金属材質の薄膜フィルムからなる可撓性基板であってもよい。また、基板ＳＵＢは透明基板であってもよいが、これに限定されない。例えば、基板ＳＵＢは、半透明基板、不透明基板、または反射性基板であってもよい。
画素ＰＸＬのそれぞれは基板ＳＵＢ上の表示領域ＤＡ内に設けられてもよい。画素ＰＸＬのそれぞれは映像を表示する最小単位であり、複数個で設けられてもよい。
画素ＰＸＬのそれぞれは、対応する走査信号及びデータ信号によって駆動される発光素子ＬＤを含んでもよい。発光素子ＬＤは、マイクロスケールまたはナノスケール程度に小さなサイズを有し、隣接して配置された発光素子と互いに並列に連結されてもよい。発光素子ＬＤは各画素ＰＸＬの光源を構成することができる。
また、画素ＰＸＬのそれぞれは複数のサブ画素を含んでもよい。例えば、各画素ＰＸＬは、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３を含んでもよい。実施例に応じて、第１、第２及び第３サブ画素ＳＰ１、ＳＰ２、ＳＰ３は、互いに異なる色の光を放出してもよい。例えば、第１サブ画素ＳＰ１は赤色の光を放出する赤色サブ画素で、第２サブ画素ＳＰ２は緑色の光を放出する緑色サブ画素で、第３サブ画素ＳＰ３は青色の光を放出する青色サブ画素であってもよい。但し、各画素ＰＸＬを構成するサブ画素の色、種類、及び／または個数などは特に限定されず、例えば、各サブ画素が放出する光の色は多様に変更されてもよい。また、図１６には、表示領域ＤＡに画素ＰＸＬがストライプ状に配列されている実施例を示したが、本発明はこれに限定されない。例えば、表示領域ＤＡは現在公知の様々な画素配列の形態であってもよい。
駆動部は配線部を介して各画素ＰＸＬに信号を供給し、これにより、各画素ＰＸＬの駆動を制御することができる。図１６では、説明の便宜上、配線部は省略されている。
駆動部は、走査線を介して画素ＰＸＬに走査信号を供給する走査駆動部と、発光制御線
を介して画素ＰＸＬに発光制御信号を供給する発光駆動部と、データ線を介して画素ＰＸＬにデータ信号を供給するデータ駆動部と、タイミング制御部と、を含んでもよい。タイミング制御部は、走査駆動部、発光駆動部、及びデータ駆動部を制御することができる。
図１７ａ～図１７ｃは、図１６の表示装置の単位発光領域を様々な実施例に応じて示した回路図である。
図１７ａ～図１７ｃにおいて、第１～第３サブ画素のそれぞれは能動型画素からなってもよい。但し、第１～第３サブ画素のそれぞれの種類、構造、及び／または駆動方式は特に限定されない。例えば、第１～第３サブ画素のそれぞれは、現在公知の多様な構造の受動型または能動型表示装置の画素で構成されてもよい。
また、図１７ａ～図１７ｃにおいて、第１～第３サブ画素は実質的に同一または類似する構造であってもよい。以下では、便宜上、第１～第３サブ画素のうち第１サブ画素を代表で説明する。
まず、図１ａ、図１６、及び図１７ａを参照すると、第１サブ画素ＳＰ１は、データ信号に対応する輝度の光を生成する発光部ＥＭＡと、上記発光部ＥＭＡを駆動するための画素駆動回路１４４と、を含んでもよい。
実施例に応じて、発光部ＥＡＭは、第１駆動電源ＶＤＤと第２駆動電源ＶＳＳの間に並列に連結された複数の発光素子ＬＤを含んでもよい。ここで、第１駆動電源ＶＤＤと第２駆動電源ＶＳＳは異なる電位を有していてもよい。例えば、第１駆動電源ＶＤＤは高電位電源に設定され、第２駆動電源ＶＳＳは低電位電源に設定されてもよい。このとき、第１及び第２駆動電源ＶＤＤ、ＶＳＳの電位差は、第１サブ画素ＳＰ１の発光期間の間発光素子ＬＤのしきい値電圧以上に設定されてもよい。発光素子ＬＤのそれぞれの第１電極（例えば、アノード電極）は、画素駆動回路１４４を経由して第１駆動電源ＶＤＤに接続され、発光素子ＬＤのそれぞれの第２電極（例えば、カソード電極）は第２駆動電源ＶＳＳに接続される。
発光素子ＬＤのそれぞれは、画素駆動回路１４４によって制御される駆動電流に相応する輝度で発光することができる。
一方、図１７ａ～図１７ｃには、発光素子ＬＤが第１及び第２駆動電源ＶＤＤ、ＶＳＳの間に互いに同じ方向（例えば、順方向）で並列連結された実施例を示したが、本発明はこれに限定されない。例えば、他の実施例では、発光素子ＬＤのうち一部は第１及び第２駆動電源ＶＤＤ、ＶＳＳの間に順方向に連結され、他の一部は逆方向に連結されてもよい。第１及び第２駆動電源ＶＤＤ、ＶＳＳのうち１つは交流電圧の形態で供給されてもよい。この場合、発光素子ＬＤは連結方向が同じグループ別に交互に発光することができる。または、さらに他の実施例では、第１サブ画素ＳＰ１が単一の発光素子ＬＤだけを含んでもよい。
本発明の一実施例によると、画素駆動回路１４４は、第１及び第２トランジスタＴ１、Ｔ２とストレージキャパシタＣｓｔを含んでもよい。但し、画素駆動回路１４４の構造は、図１７ａに示された実施例に限定されない。
第１トランジスタＴ１（スイッチングトランジスタ）の第１電極はデータ線Ｄｊに接続され、第２電極は第１ノードＮ１に接続される。ここで、第１トランジスタＴ１の第１電極と第２電極は互いに異なる電極であり、例えば、第１電極がソース電極であれば、第２電極はドレイン電極であってもよい。そして、第１トランジスタＴ１のゲート電極は走査
線Ｓｉに接続される。
このような第１トランジスタＴ１は、走査線Ｓｉから第１トランジスタＴ１がターンオンできる電圧（例えば、ロー電圧）の走査信号が供給されるときターンオンされて、データ線Ｄｊと第１ノードＮ１を電気的に連結する。このとき、データ線Ｄｊには該当フレームのデータ信号が供給され、これにより、第１ノードＮ１にデータ信号が伝達される。第１ノードＮ１に伝達されたデータ信号はストレージキャパシタＣｓｔに充電される。
第２トランジスタＴ２（駆動トランジスタ）の第１電極は第１駆動電源ＶＤＤに接続され、第２電極は発光素子ＬＤのそれぞれの第１電極に電気的に連結される。第２トランジスタＴ２のゲート電極は第１ノードＮ１に接続される。このような第２トランジスタＴ２は、第１ノードＮ１の電圧に対応して発光素子ＬＤに供給される駆動電流の量を制御する。
ストレージキャパシタＣｓｔの一電極は第１駆動電源ＶＤＤに接続され、他の電極は第１ノードＮ１に接続される。このようなストレージキャパシタＣｓｔは第１ノードＮ１に供給されるデータ信号に対応する電圧を充電し、次のフレームのデータ信号が供給されるまで充電された電圧を保持する。
便宜上、図１７ａでは、データ信号を第１サブ画素ＳＰ１の内部に伝達するための第１トランジスタＴ１と、データ信号を保存するためのストレージキャパシタＣｓｔと、上記データ信号に対応する駆動電流を発光素子ＬＤに供給するための第２トランジスタＴ２と、を含む比較的単純な構造の画素駆動回路１４４を示した。
しかし、本発明はこれに限定されるものではなく、画素駆動回路１４４の構造は多様に変更実施されてもよい。例えば、画素駆動回路１４４は、第２トランジスタＴ２のしきい値電圧を補償するためのトランジスタ素子、第１ノードＮ１を初期化するためのトランジスタ素子、及び／または発光素子ＬＤの発光時間を制御するためのトランジスタ素子などのような少なくとも１つのトランジスタ素子や、第１ノードＮ１の電圧をブーストするためのブーストキャパシタなどのような他の回路素子を追加的にさらに含んでもよい。
また、図１７ａでは、画素駆動回路１４４に含まれるトランジスタ、例えば、第１及び第２トランジスタＴ１、Ｔ２の全てをＰ型トランジスタで示したが、本発明はこれに限定されない。即ち、画素駆動回路１４４に含まれる第１及び第２トランジスタＴ１、Ｔ２のうち少なくとも１つは、Ｎ型トランジスタに変更されてもよい。
次に、図１ａ、図１６、及び図１７ｂを参照すると、本発明の一実施例によると、第１及び第２トランジスタＴ１、Ｔ２はＮ型トランジスタで具現されてもよい。図１７ｂに示された画素駆動回路１４４は、トランジスタタイプの変更による一部の構成要素の接続位置の変更を除き、その構成や動作が図１７ａの画素駆動回路１４４と類似する。従って、それに対する詳細な説明は省略する。
本発明の一実施例において、画素駆動回路１４４の構成は図１７ａ及び図１７ｂに示された実施例に限定されない。例えば、画素駆動回路１４４は図１７ｃに示された実施例のように構成されてもよい。
図１ａ、図１６、及び図１７ｃを参照すると、画素駆動回路１４４は、第１サブ画素ＳＰ１の走査線Ｓｉ及びデータ線Ｄｊに連結されてもよい。例えば、第１サブ画素ＳＰ１が表示領域ＤＡのｉ番目の行及びｊ番目の列に配置される場合、第１サブ画素ＳＰ１の画素駆動回路１４４は、表示領域ＤＡのｉ番目の走査線Ｓｉ及びｊ番目のデータ線Ｄｊに連結
されてもよい。
また、実施例に応じて、画素駆動回路１４４は少なくとも１つの他の走査線にさらに連結されてもよい。例えば、表示領域ＤＡのｉ番目の行に配置された第１サブ画素ＳＰ１は、ｉ－１番目の走査線Ｓｉ－１及び／またはｉ＋１番目の走査線Ｓｉ＋１にさらに連結されてもよい。
また、実施例に応じて、画素駆動回路１４４は、第１及び第２駆動電源ＶＤＤ、ＶＳＳの他にも第３の電源にさらに連結されてもよい。例えば、画素駆動回路１４４は初期化電源Ｖｉｎｔにも連結されてもよい。
画素駆動回路１４４は、第１～第７トランジスタＴ１～Ｔ７とストレージキャパシタＣｓｔを含んでもよい。
第１トランジスタＴ１（駆動トランジスタ）の一電極、例えば、ソース電極は第５トランジスタＴ５を経由して第１駆動電源ＶＤＤに接続され、他の一電極、例えば、ドレイン電極は第６トランジスタＴ６を経由して発光素子ＬＤの一側端部に接続されてもよい。そして、第１トランジスタＴ１のゲート電極は第１ノードＮ１に接続されてもよい。このような第１トランジスタＴ１は、第１ノードＮ１の電圧に対応して、発光素子ＬＤを経由して第１駆動電源ＶＤＤと第２駆動電源ＶＳＳの間に流れる駆動電流を制御する。
第２トランジスタＴ２（スイッチングトランジスタ）は、第１サブ画素ＳＰ１に連結されたｊ番目のデータ線Ｄｊと第１トランジスタＴ１のソース電極の間に接続される。また、上記第２トランジスタＴ２のゲート電極は、第１サブ画素ＳＰ１に連結されたｉ番目の走査線Ｓｉに接続される。このような第２トランジスタＴ２は、ｉ番目の走査線Ｓｉからゲートオン電圧（例えば、ロー電圧）の走査信号が供給されるときターンオンされてｊ番目のデータ線Ｄｊを第１トランジスタＴ１のソース電極に電気的に連結する。従って、第２トランジスタＴ２がターンオンされると、ｊ番目のデータ線Ｄｊから供給されるデータ信号が第１トランジスタＴ１に伝達される。
第３トランジスタＴ３は、第１トランジスタＴ１のドレイン電極と第１ノードＮ１の間に接続される。そして、第３トランジスタＴ３のゲート電極はｉ番目の走査線Ｓｉに接続される。このような第３トランジスタＴ３は、ｉ番目の走査線Ｓｉからゲートオン電圧の走査信号が供給されるときターンオンされて第１トランジスタＴ１のドレイン電極と第１ノードＮ１を電気的に連結する。従って、第３トランジスタＴ３がターンオンされるとき、第１トランジスタＴ１はダイオード状に接続される。
第４トランジスタＴ４は第１ノードＮ１と初期化電源Ｖｉｎｔの間に接続される。そして、第４トランジスタＴ４のゲート電極は以前の走査線、例えば、ｉ－１番目の走査線Ｓｉ－１に接続される。このような第４トランジスタＴ４は、ｉ－１番目の走査線Ｓｉ－１にゲートオン電圧の走査信号が供給されるときターンオンされて初期化電源Ｖｉｎｔの電圧を第１ノードＮ１に伝達する。ここで、初期化電源Ｖｉｎｔは、データ信号の最低電圧以下の電圧を有していてもよい。
第５トランジスタＴ５は第１駆動電源ＶＤＤと第１トランジスタＴ１の間に接続される。そして、第５トランジスタＴ５のゲート電極は対応する発光制御線、例えば、ｉ番目の発光制御線Ｅｉに接続される。このような第５トランジスタＴ５はｉ番目の発光制御線Ｅｉにゲートオフ電圧の発光制御信号が供給されるときターンオフされ、それ以外の場合にターンオンされる。
第６トランジスタＴ６は第１トランジスタＴ１と発光素子ＬＤの一端部の間に接続される。そして、第６トランジスタＴ６のゲート電極はｉ番目の発光制御線Ｅｉに接続される。このような第６トランジスタＴ６は、ｉ番目の発光制御線Ｅｉにゲートオフ電圧の発光制御信号が供給されるときターンオフされ、それ以外の場合にターンオンされる。
第７トランジスタＴ７は発光素子ＬＤの一端部と初期化電源Ｖｉｎｔの間に接続される。そして、第７トランジスタＴ７のゲート電極は次の段の走査線のうち何れか１つ、例えば、ｉ＋１番目の走査線Ｓｉ＋１に接続される。このような第７トランジスタＴ７は、ｉ＋１番目の走査線Ｓｉ＋１にゲートオン電圧の走査信号が供給されるときターンオンされて初期化電源Ｖｉｎｔの電圧を発光素子ＬＤの一端部に供給する。
ストレージキャパシタＣｓｔは第１駆動電源ＶＤＤと第１ノードＮ１の間に接続される。このようなストレージキャパシタＣｓｔは、各フレーム期間に第１ノードＮ１に供給されるデータ信号及び第１トランジスタＴ１のしきい値電圧に対応する電圧を貯蔵する。
便宜のために、図１７ｃでは、第１～第７トランジスタＴ１～Ｔ７の全てをＰ型トランジスタで示したが、本発明はこれに限定されない。例えば、画素駆動回路１４４に含まれる第１～第７トランジスタＴ１～Ｔ７のうち少なくとも１つがＮ型トランジスタに変更されたり、上記第１～第７トランジスタＴ１～Ｔ７の全てがＮ型トランジスタに変更されたりしてもよい。
図１８は図１６に示された画素のうち１つの画素に含まれた第１～第３サブ画素を概略的に示した平面図であり、図１９は図１８のＶＩＩ～ＶＩＩ’線に沿った断面図であり、図２０は図１９のＥＡ１領域を概略的に拡大した断面図であり、図２１は図２０のＥＡ２領域を概略的に拡大した断面図である。
図１８には、便宜上、それぞれのサブ画素内に設けられた複数の発光素子が水平方向に整列されたものを示したが、上記発光素子の配列はこれに限定されない。例えば、上記発光素子のうち少なくとも一部は上記水平方向と交差する方向に整列されてもよい。
また、図１８では、便宜上、上記発光素子に連結されるトランジスタ及び上記トランジスタに連結された信号配線の図示を省略した。
これに加えて、図１８～図２１には、それぞれの電極を単一の電極層としてだけ図示するなど上記１つの画素の構造を単純化して示したが、本発明はこれに限定されない。
図１ａ、図１６、図１８～図２１を参照すると、本発明の一実施例による表示装置は、複数の画素ＰＸＬが設けられた基板ＳＵＢを含んでもよい。
画素ＰＸＬのそれぞれは、基板ＳＵＢ上に設けられた第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、及び第３サブ画素ＳＰ３を含んでもよい。本発明の一実施例において、第１サブ画素ＳＰ１は赤色サブ画素で、上記第２サブ画素ＳＰ２は緑色サブ画素で、上記第３サブ画素ＳＰ３は青色サブ画素であってもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれは、光を放出する発光領域ＥＭＡと発光領域ＥＭＡの周辺に位置する周辺領域ＰＰＡを含んでもよい。本発明の一実施例において、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの画素領域は、該当サブ画素の発光領域ＥＭＡと周辺領域ＰＰＡを含んでもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの画素領域には、基板ＳＵＢ、画素回路
部ＰＣＬ、及び表示素子層ＤＰＬが設けられてもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの画素回路部ＰＣＬは、基板ＳＵＢ上に配置されたバッファ層ＢＦＬと、上記バッファ層ＢＦＬ上に配置された第１及び第２トランジスタＴ１、Ｔ２と、駆動電圧配線ＤＶＬと、を含んでもよい。また、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの画素回路部ＰＣＬは、第１及び第２トランジスタＴ１、Ｔ２と駆動電圧配線ＤＶＬ上に設けられた保護層ＰＳＶをさらに含んでもよい。
基板ＳＵＢはガラス、有機高分子、水晶などの絶縁性材料を含んでもよい。また、基板ＳＵＢは曲がったり折り曲げられたりできるように可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有する材料からなってもよく、単層構造または多層構造であってもよい。
バッファ層ＢＦＬは基板ＳＵＢ上に設けられ、第１及び第２トランジスタＴ１、Ｔ２に不純物が拡散するのを防止することができる。バッファ層ＢＦＬは、基板ＳＵＢの材料及び工程条件に応じて省略されてもよい。
第１トランジスタＴ１は、対応するサブ画素の表示素子層ＤＰＬに備えられた発光素子ＬＤのうち一部に電気的に連結されて発光素子ＬＤを駆動する駆動トランジスタであり、第２トランジスタＴ２は、第１トランジスタＴ１をスイッチングするスイッチングトランジスタであってもよい。
第１及び第２トランジスタＴ１、Ｔ２のそれぞれは、半導体層ＳＣＬ、ゲート電極ＧＥ、ソース及びドレイン電極ＳＥ、ＤＥを含んでもよい。
半導体層ＳＣＬはバッファ層ＢＦＬ上に配置されてもよい。半導体層ＳＣＬはソース電極ＳＥに接触されるソース領域とドレイン電極ＤＥに接触されるドレイン領域を含んでもよい。ソース領域と上記ドレイン領域の間の領域はチャネル領域であってもよい。
半導体層ＳＣＬは、ポリシリコン、アモルファスシリコン、酸化物半導体などからなる半導体パターンであってもよい。チャネル領域は不純物がドープされない半導体パターンで、真性半導体であってもよい。ソース領域及びドレイン領域は不純物がドープされた半導体パターンであってもよい。
ゲート電極ＧＥは、ゲート絶縁層ＧＩを介して半導体層ＳＣＬ上に設けられてもよい。
ソース電極ＳＥとドレイン電極ＤＥのそれぞれは、層間絶縁層ＩＬＤとゲート絶縁層ＧＩを貫通するコンタクトホールを介して半導体層ＳＣＬのソース領域及びドレイン領域に接触してもよい。
駆動電圧配線ＤＶＬは層間絶縁層ＩＬＤ上に設けられてもよいが、本発明はこれに限定されず、実施例に応じて画素回路部ＰＣＬ内に含まれた絶縁層のうち何れか１つの絶縁層上に設けられてもよい。駆動電圧配線ＤＶＬには第２駆動電源（図１７ａのＶＳＳを参照）が印加されてもよい。
保護層ＰＳＶは、第１トランジスタＴ１のドレイン電極ＤＥの一部を露出する第１コンタクトホールＣＨ１と駆動電圧配線ＤＶＬの一部を露出する第２コンタクトホールＣＨ２を含んでもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの表示素子層ＤＰＬは、保護層ＰＳＶ上に設けられた隔壁ＰＷと、第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１及び第２連結配
線ＣＮＬ１、ＣＮＬ２と、複数の発光素子ＬＤと、第１及び第２コンタクト電極ＣＮＥ１、ＣＮＥ２と、を含んでもよい。
隔壁ＰＷは、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの発光領域ＥＭＡ内の保護層ＰＳＶ上に設けられてもよい。図面に直接図示していないが、隔壁ＰＷと同じ物質からなる画素定義膜（またはダム部）が隣接するサブ画素の間の周辺領域ＰＰＡに形成及び／または設けられることで、各サブ画素の発光領域ＥＭＡを定義することができる。
隔壁ＰＷは、保護層ＰＳＶ上において隣接して配置された隔壁ＰＷと一定間隔離隔されてもよい。隣接する２つの隔壁ＰＷは、１つの発光素子ＬＤの長さＬ以上に保護層ＰＳＶ上において離隔されてもよい。隔壁ＰＷは、図１９に示したように保護層ＰＳＶの一面から上部に向かうほど幅が狭くなる半円、半楕円などの断面を有する曲面を含むことができるが、本発明はこれに限定されない。
実施例に応じて、隔壁ＰＷは、保護層ＰＳＶの一面から上部に向かうほど幅が狭くなる台形の断面を有することもできる。断面上で見たとき、隔壁ＰＷの形状は上述した実施例に限定されるものではなく、発光素子ＬＤのそれぞれから出射された光の効率を向上させる範囲内で多様に変更されてもよい。隣接する２つの隔壁ＰＷは、保護層ＰＳＶ上の同じ平面上に配置されてもよく、同じ高さを有してもよい。
発光素子ＬＤのそれぞれは無機結晶構造の材料を用いた超小型の、例えば、ナノまたはマイクロスケール程度に小さなサイズの、発光ダイオードであってもよい。
発光素子ＬＤのそれぞれは、各発光素子ＬＤの長さＬ方向に沿って第１導電性半導体層１１、活性層１２、第２導電性半導体層１３、及び電極層１５が順に積層された発光積層パターン１０を含んでもよい。
発光素子ＬＤのそれぞれは、長さＬ方向に沿って第１端部ＥＰ１と第２端部ＥＰ２を有してもよい。本発明の一実施例において、各発光素子ＬＤの第１端部ＥＰ１には第１導電性半導体層１１が配置され、その第２端部ＥＰ２には電極層１５が配置されてもよい。このとき、各発光素子ＬＤは、上記発光素子ＬＤの両端部ＥＰ１、ＥＰ２に位置し、外部に露出された第１導電性半導体層１１の下部面１１＿１と電極層１５の上部面１５＿１を含んでもよい。
各発光素子ＬＤは、各発光積層パターン１０の表面に設けられた絶縁被膜１４をさらに含んでもよい。絶縁被膜１４は、少なくとも活性層１２の外周面を取り囲むように各発光積層パターン１０の表面に形成されてもよく、その他に第１及び第２導電性半導体層１１、１３の一領域と電極層１５の外周面をさらに取り囲んでもよい。
絶縁被膜１４は、長さＬ方向上において発光素子ＬＤの両端部ＥＰ１、ＥＰ２に位置する第１及び第２導電性半導体層１１、１３のうち第１導電性半導体層１１の一部をカバーせずに外部に露出させることができる。絶縁被膜１４は、発光素子ＬＤの長さＬ方向に交差する一方向に第１導電性半導体層１１の下部面１１＿１と平行な下部面１４＿１と、長さＬ方向上において上記下部面１４＿１と対向する上部面１４＿２と、長さＬ方向に発光積層パターン１０の表面の一部を覆う側面１４＿３と、を含んでもよい。絶縁被膜１４の下部面１４＿１、絶縁被膜１４の上部面１４＿２、及び絶縁被膜１４の側面１４＿３は互いに連結され連続してもよい。絶縁被膜１４は、内側面１４＿３ａ及び外側面１４＿３ｂを含んでもよい。
本発明の一実施例において、絶縁被膜１４は電極層１５の外周面を全体的に取り囲んで
もよい。このような場合、絶縁被膜１４の上部面１４＿２と電極層１５の上部面１５＿１は、同じ面上に設けられてもよい。
本発明の一実施例において、絶縁被膜１４は、発光素子ＬＤの一側端部（例えば、円柱の下部）に位置する第１導電性半導体層１１の下部面１１＿１と上記第１導電性半導体層１１の外周面１１＿２の一部をカバーしない。絶縁被膜１４によりカバーされない第１導電性半導体層１１の下部面１１＿１と外周面１１＿２の一部は、外部に露出されてもよい。第１導電性半導体層１１の外周面１１＿２の一部を除いた外周面１１＿２の残りの部分は、絶縁被膜１４によりカバーされてもよい。
絶縁被膜１４によりカバーされない第１導電性半導体層１１の外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致してもよい。
発光素子ＬＤ上にそれぞれ発光素子ＬＤのそれぞれの上面の一部をカバーする第２絶縁層ＩＮＳ２が設けられてもよい。発光素子ＬＤのそれぞれと保護層ＰＳＶの間には第１絶縁層ＩＮＳ１が設けられてもよい。
第１連結配線ＣＮＬ１は、上記第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれから第１方向ＤＲ１に延長されてもよい。第１連結配線ＣＮＬ１は、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれを独立して駆動するために対応する１つのサブ画素内にのみ設けられてもよい。
第２連結配線ＣＮＬ２は第１連結配線ＣＮＬ１の延長方向と平行に延長されてもよい。第２連結配線ＣＮＬ２は第１～第３サブ画素ＳＰ～ＳＰ３に共通して設けられてもよい。これにより、第１～第３サブ画素ＳＰ１～ＳＰ３は上記第２連結配線ＣＮＬ２に共通して連結されてもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２のそれぞれは、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの発光領域ＥＭＡに設けられ、第１方向ＤＲ１と交差する第２方向ＤＲ２に沿って延長されてもよい。第１及び第２電極ＲＥＬ１、ＲＥＬ２は同じ平面上に設けられ、一定間隔離隔されてもよい。
第１電極ＲＥＬ１は、第１方向ＤＲ１に延長された第１連結配線ＣＮＬ１から第２方向ＤＲ２に沿って分岐された第１－１電極ＲＥＬ１＿１と第１－２電極ＲＥＬ１＿２を含んでもよい。第１－１電極ＲＥＬ１＿１と、第１－２電極ＲＥＬ１＿２と、第１連結配線ＣＮＬ１は一体で設けられて電気的及び／または物理的に互いに連結されてもよい。
第２電極ＲＥＬ２は第２方向ＤＲ２に沿って延長され、第２連結配線ＣＮＬ２と電気的に連結されてもよい。本発明の一実施例において、第２電極ＲＥＬ２は第２連結配線ＣＮＬ２から第２方向ＤＲ２に沿って分岐されてもよい。これにより、第２電極ＲＥＬ２と第２連結配線ＣＮＬ２は一体で設けられて電気的及び／または物理的に互いに連結されてもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２のそれぞれは、第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの発光領域ＥＭＡ内に発光素子ＬＤを整列するための整列電極として機能してもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの発光領域ＥＭＡ内に発光素子ＬＤが整
列される前に、第１電極ＲＥＬには第１連結配線ＣＮＬ１を介して第１整列電圧が印加され、第２電極ＲＥＬ２には第２連結配線ＣＮＬ２を介して第２整列電圧が印加されてもよい。第１整列電圧と第２整列電圧は互いに異なる電圧レベルを有してもよい。第１電極ＲＥＬ１と第２電極ＲＥＬ２のそれぞれに互いに異なる電圧レベルを有する所定の整列電圧が印加されることによって、第１電極ＲＥＬ１と第２電極ＲＥＬ２の間に電界が形成されてもよい。電界により第１電極ＲＥＬ１と第２電極ＲＥＬ２の間の保護層ＰＳＶ上に発光素子ＬＤが整列されてもよい。
平面上で見たとき、第２電極ＲＥＬ２は第１－１電極ＲＥＬ１＿１と第１－２電極ＲＥＬ１＿２の間に設けられ、第１－１及び第１－２電極ＲＥＬ１＿１、ＲＥＬ１＿２と一定間隔離隔されてもよい。第１－１電極ＲＥＬ１＿１と、第１－２電極ＲＥＬ１＿２と、第２電極ＲＥＬ２は、保護層ＰＳＶ上において互いに交互に配置されてもよい。
第１～第３サブ画素ＳＰ１～ＳＰ３のそれぞれの発光領域ＥＭＡ内に発光素子ＬＤが整列された後、第１及び第２電極ＲＥＬ１、ＲＥＬ２のそれぞれは、発光素子ＬＤを駆動するための駆動電極として機能してもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２は、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２から出射される光を表示装置の画像が表示される方向（例えば、正面方向）に進行するように一定の反射率を有する材料からなってもよい。
本発明の一実施例において、第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１連結配線ＣＮＬ１と、第２連結配線ＣＮＬ２は同じ層に提供され、同じ物質からなってもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１連結配線ＣＮＬ１と、第２連結配線ＣＮＬ２は、一定の反射率を有する導電性材料からなってもよい。導電性材料としては、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ、Ｔｉ、これらの合金のような金属、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＺｎＯ（ｚｉｎｃ ｏｘｉｄｅ）、ＩＴＺＯ（ｉｎｄｉｕｍ ｔｉｎ
ｚｉｎｃ ｏｘｉｄｅ）のような導電性酸化物、ＰＥＤＯＴのような導電性高分子などが含まれてもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１連結配線ＣＮＬ１と、第２連結配線ＣＮＬ２の材料は、上述した材料に限定されない。
また、第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１連結配線ＣＮＬ１と、第２連結配線ＣＮＬ２は単一膜で形成されてもよいが、本発明はこれに限定されず、金属、合金、導電性酸化物、導電性高分子のうち２以上の物質が積層された多重膜で形成されてもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２と、第１連結配線ＣＮＬ１と、第２連結配線ＣＮＬ２のそれぞれは、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２に信号を伝達するとき、信号遅延による電圧降下を最小化するために多重膜で形成されてもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２は隔壁ＰＷの形状に対応する形状を有するため、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２から出射された光は、第１及び第２電極ＲＥＬ１、ＲＥＬ２によって反射されて表示装置の正面方向にさらに進行することができる。従って、発光素子ＬＤのそれぞれから出射された光の効率が向上する。
本発明の一実施例において、隔壁ＰＷと、第１及び第２電極ＲＥＬ１、ＲＥＬ２は発光素子ＬＤのそれぞれから出射された光を表示装置の正面方向に進行させて発光素子ＬＤの
出光効率を向上させる反射部材として機能してもよい。
第１及び第２電極ＲＥＬ１、ＲＥＬ２のうち何れか１つの電極はアノード電極で、残り１つの電極はカソード電極であってもよい。本発明の一実施例において、第１電極ＲＥＬ１はアノード電極で、第２電極ＲＥＬ２はカソード電極であってもよい。
本発明の一実施例において、発光素子ＬＤは、第１－１電極ＲＥＬ１＿１と第２電極ＲＥＬ２の間に整列された複数の第１発光素子ＬＤ１と、第２電極ＲＥＬ２と第１－２電極ＲＥＬ１＿２の間に整列された複数の第２発光素子ＬＤ２とに区分されてもよい。
本発明の一実施例において、第１連結配線ＣＮＬ１は、保護層ＰＳＶの第１コンタクトホールＣＨ１を介して第１トランジスタＴ１のドレイン電極ＤＥに電気的に連結されてもよい。第１連結配線ＣＮＬ１は第１電極ＲＥＬ１と一体で設けられるため、上記第１連結配線ＣＮＬ１に印加された第１トランジスタＴ１の信号は第１電極ＲＥＬ１に伝達されてもよい。
第１電極ＲＥＬ１は、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２のうち１つの端部に隣接して配置され、第１コンタクト電極ＣＮＥ１を介して発光素子ＬＤのそれぞれに電気的に連結されてもよい。これにより、第１電極ＲＥＬ１に印加された第１トランジスタＴ１の信号が第１コンタクト電極ＣＮＥ１を介して発光素子ＬＤのそれぞれに伝達されてもよい。
本発明の一実施例において、第２連結配線ＣＮＬ２は、保護層ＰＳＶの第２コンタクトホールＣＨ２を介して駆動電圧配線ＤＶＬに電気的に連結されてもよい。第２連結配線ＣＮＬ２は第２電極ＲＥＬ２と一体で設けられるため、上記第２連結配線ＣＮＬ２に印加された駆動電圧配線ＤＶＬの第２駆動電源ＶＳＳが第２電極ＲＥＬ２に伝達されてもよい。
第２電極ＲＥＬ２は、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２のうち残りの端部に隣接して配置され、第２コンタクト電極ＣＮＥ２を介して発光素子ＬＤのそれぞれに電気的に連結されてもよい。これにより、第２電極ＲＥＬ２に印加された第２駆動電源ＶＳＳが発光素子ＬＤのそれぞれに伝達されてもよい。
第１電極ＲＥＬ１上には第１電極ＲＥＬ１と発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２のうち１つの端部を電気的及び／または物理的に安定的に連結する第１コンタクト電極ＣＮＥ１が設けられてもよい。第１コンタクト電極ＣＮＥ１は、発光素子ＬＤのそれぞれから出射され第１電極ＲＥＬ１によって表示装置の正面方向に反射された光が損失なく上記正面方向に進行できるように透明な導電性材料からなってもよい。
第１コンタクト電極ＣＮＥ１は、平面上で見たとき、第１電極ＲＥＬ１をカバーし、第１電極ＲＥＬ１に重畳されてもよい。また、第１コンタクト電極ＣＮＥ１は、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２のうち１つの端部に部分的に重畳されてもよい。
本発明の一実施例において、第１コンタクト電極ＣＮＥ１は、第１－１電極ＲＥＬ１＿１上に設けられた第１－１コンタクト電極ＣＮＥ１＿１と、第１－２電極ＲＥＬ１＿２上に設けられた第１－２コンタクト電極ＣＮＥ１＿２と、を含んでもよい。
第１コンタクト電極ＣＮＥ１上には第１コンタクト電極ＣＮＥ１をカバーする第３絶縁層ＩＮＳ３が設けられてもよい。第３絶縁層ＩＮＳ３は、第１コンタクト電極ＣＮＥ１が外部に露出しないようにして第１コンタクト電極ＣＮＥ１の腐食を防止することができる。
第３絶縁層ＩＮＳ３は、無機材料からなる無機絶縁膜または有機材料からなる有機絶縁膜を含んでもよい。第３絶縁層ＩＮＳ３は、図面に示されたように単一層からなってもよいが、本発明はこれに限定されない。例えば、第３絶縁層ＩＮＳ３は多重層からなってもよい。第３絶縁層ＩＮＳ３が多重層からなる場合、第３絶縁層ＩＮＳ３は、複数の無機絶縁膜または複数の有機絶縁膜が交互に積層された構造を有してもよい。例えば、第３絶縁層ＩＮＳ３は、第１無機絶縁膜、有機絶縁膜、及び第２無機絶縁膜が順に積層された構造であってもよい。
第２電極ＲＥＬ２上には第２コンタクト電極ＣＮＥ２が設けられてもよい。第２コンタクト電極ＣＮＥ２は、平面上で見たとき、第２電極ＲＥＬ２をカバーし、第２電極ＲＥＬ２に重畳されてもよい。また、第２コンタクト電極ＣＮＥ２は、第１発光素子ＬＤ１のそれぞれの第２端部ＥＰ２及び第２発光素子ＬＤ２のそれぞれの第１端部ＥＰ１にそれぞれ重畳されてもよい。第２コンタクト電極ＣＮＥ２は第１コンタクト電極ＣＮＥ１と同じ物質からなってもよいが、本発明はこれに限定されない。
第２コンタクト電極ＣＮＥ２上には第２コンタクト電極ＣＮＥ２をカバーする第４絶縁層ＩＮＳ４が設けられてもよい。第４絶縁層ＩＮＳ４は、第２コンタクト電極ＣＮＥ２が外部に露出しないようにして第２コンタクト電極ＣＮＥ２の腐食を防止することができる。第４絶縁層ＩＮＳ４は、無機絶縁膜または有機絶縁膜のうち何れか１つの絶縁膜からなってもよい。
第４絶縁層ＩＮＳ４上にはオーバーコート層ＯＣが設けられてもよい。オーバーコート層ＯＣは、その下部に配置された隔壁ＰＷ、第１及び第２電極ＲＥＬ１、ＲＥＬ２、第１及び第２コンタクト電極ＣＮＥ１、ＣＮＥ２などにより生じた段差を緩和させる平坦化層であってもよい。オーバーコート層ＯＣは、発光素子ＬＤに酸素及び水分などが浸透することを防止する封止層であってもよい。実施例に応じて、オーバーコート層ＯＣが省略されてもよい。
発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２には第１電極ＲＥＬ１と第２電極ＲＥＬ２を介して所定の電圧が印加されてもよい。これにより、発光素子ＬＤのそれぞれの活性層１２において電子－正孔対が結合して発光素子ＬＤのそれぞれは光を放出することができる。ここで、活性層１２は、４００ｎｍ～９００ｎｍ波長帯の光を放出することができる。
上述したように、本発明の一実施例において、発光素子ＬＤのそれぞれの両端部ＥＰ１、ＥＰ２のうち第１端部ＥＰ１の一部が外部に露出されてもよい。具体的には、発光素子ＬＤのそれぞれの第１端部ＥＰ１に配置された第１導電性半導体層１１の外周面１１＿２の一部及びその下部面１１＿１が絶縁被膜１４によりカバーされないため、上記第１導電性半導体層１１の下部面１１＿１とその外周面１１＿２の一部が露出されてもよい。ここで、第１導電性半導体層１１の下部面１１＿１とその外周面１１＿２の一部は互いに連結され連続する面であってもよい。特に、第１導電性半導体層１１の外周面１１＿２の一部は絶縁被膜１４の外側面１４＿３ｂに一致し、絶縁被膜１４によりカバーされる第１導電性半導体層１１の外周面１１＿２の残りの部分は絶縁被膜１４の内側面１４＿３ａに一致してもよい。これにより、第１導電性半導体層１１の外周面１１＿２の一部の周長が第１導電性半導体層１１の外周面１１＿２の残りの部分の周長より大きくなり、第１導電性半導体層１１は絶縁被膜１４のカバー有無によって相違する直径を有する形態で具現され得る。
発光素子ＬＤのそれぞれの第１導電性半導体層１１の下部面１１＿１とその外周面１１
＿２の一部が露出される場合、第１導電性半導体層１１の露出面積を増加させることができる。第１導電性半導体層１１の露出面積が増加すると、各発光素子ＬＤの第１導電性半導体層１１と第１コンタクト電極ＣＮＥ１の有効コンタクト面積をさらに確保することができる。
例えば、図２０及び図２１に示したように、第１導電性半導体層１１の下部面１１＿１とともに第１導電性半導体層１１の外周面１１＿２の一部が露出されるため、上記第１導電性半導体層１１の外周面１１＿２の一部にも第１コンタクト電極ＣＮＥ１が接触され、第１導電性半導体層１１と第１コンタクト電極ＣＮＥ１の有効コンタクト面積をさらに確保することができる。
各発光素子ＬＤの有効コンタクト面積の確保は、該当発光素子ＬＤのコンタクト不良を最小化することができ、第１導電性半導体層１１のコンタクト抵抗を減らすことができる。これにより、各発光素子ＬＤの素子特性が向上し、各発光素子ＬＤから放出される光の出光効率を向上させることができる。
以上では、本発明の好ましい実施例を参照して説明したが、該当技術分野の熟練された当業者または該当技術分野で通常の知識を有する者であれば、添付の特許請求の範囲に記載された本発明の思想及び技術領域から外れない範囲内で、本発明を多様に修正及び変更できることが理解できるだろう。
従って、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定められるべきである。

Claims (1)

  1. 第１導電性半導体層と、
    前記第１導電性半導体層の一面上に配置された活性層と、
    前記活性層上に配置された第２導電性半導体層と、
    前記第１導電性半導体層、前記活性層、及び前記第２導電性半導体層のそれぞれの外周面を取り囲む絶縁被膜と、
    前記第２導電性半導体層上に配置された電極層と、を含み、
    前記第１導電性半導体層は、その外周面が前記絶縁被膜によりカバーされる第１領域及び前記絶縁被膜によりカバーされない第２領域を含み、
    前記第１導電性半導体層、前記活性層、前記第２導電性半導体層、及び前記電極層は順に積層されて発光積層パターンを構成し、
    前記絶縁被膜は、前記発光積層パターンの表面に対応する内側面と前記内側面に対向し前記発光積層パターンの表面に対応しない外側面を含み、
    前記第１領域における前記第１導電性半導体層の外周面は前記絶縁被膜の内側面に一致し、前記第２領域における前記第１導電性半導体層の外周面は前記絶縁被膜の外側面に一致し、
    前記絶縁被膜の下端と対向する上端は、前記第２導電性半導体層が設けられない前記電極層の一面と同じ面上に位置し、
    前記電極層の外周面は、前記絶縁被膜の内側面に一致することを特徴とする発光素子。
JP2022200323A 2018-09-07 2022-12-15 表示装置 Active JP7280430B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023078709A JP7499916B2 (ja) 2018-09-07 2023-05-11 表示装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0107323 2018-09-07
KR1020180107323A KR102608987B1 (ko) 2018-09-07 2018-09-07 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치
PCT/KR2019/002669 WO2020050468A1 (ko) 2018-09-07 2019-03-07 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치
JP2021512630A JP7197686B2 (ja) 2018-09-07 2019-03-07 発光素子、及びその製造方法、並びに発光素子を備えた表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021512630A Division JP7197686B2 (ja) 2018-09-07 2019-03-07 発光素子、及びその製造方法、並びに発光素子を備えた表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023078709A Division JP7499916B2 (ja) 2018-09-07 2023-05-11 表示装置

Publications (3)

Publication Number Publication Date
JP2023025278A true JP2023025278A (ja) 2023-02-21
JP2023025278A5 JP2023025278A5 (ja) 2023-03-01
JP7280430B2 JP7280430B2 (ja) 2023-05-23

Family

ID=69722696

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2021512630A Active JP7197686B2 (ja) 2018-09-07 2019-03-07 発光素子、及びその製造方法、並びに発光素子を備えた表示装置
JP2022200323A Active JP7280430B2 (ja) 2018-09-07 2022-12-15 表示装置
JP2023078709A Active JP7499916B2 (ja) 2018-09-07 2023-05-11 表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021512630A Active JP7197686B2 (ja) 2018-09-07 2019-03-07 発光素子、及びその製造方法、並びに発光素子を備えた表示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023078709A Active JP7499916B2 (ja) 2018-09-07 2023-05-11 表示装置

Country Status (6)

Country Link
US (1) US20210202450A1 (ja)
EP (1) EP3848983A4 (ja)
JP (3) JP7197686B2 (ja)
KR (2) KR102608987B1 (ja)
CN (1) CN112655097A (ja)
WO (1) WO2020050468A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110344A1 (de) * 2018-04-30 2019-10-31 Osram Opto Semiconductors Gmbh Bauteil, bauteilverbund und verfahren zur herstellung eines bauteils oder bauteilverbunds
KR20200063411A (ko) 2018-11-27 2020-06-05 삼성디스플레이 주식회사 발광 소자, 이의 제조 방법 및 발광 소자를 구비한 표시 장치
KR20210035362A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
KR20210065239A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
JP7424038B2 (ja) * 2019-12-23 2024-01-30 セイコーエプソン株式会社 発光装置、および、プロジェクター
KR20210102560A (ko) * 2020-02-11 2021-08-20 삼성디스플레이 주식회사 표시 장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
US20230223492A1 (en) * 2020-04-27 2023-07-13 Kookmin University Industry Academy Cooperation Foundation Micro-nanopin led element and method for producing same
KR20220014388A (ko) * 2020-07-24 2022-02-07 삼성디스플레이 주식회사 발광 소자, 이의 제조 방법 및 표시 장치
KR20220019902A (ko) * 2020-08-10 2022-02-18 삼성디스플레이 주식회사 발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법
KR20220030425A (ko) * 2020-08-31 2022-03-11 삼성디스플레이 주식회사 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20220030424A (ko) * 2020-08-31 2022-03-11 삼성디스플레이 주식회사 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20220028944A (ko) 2020-08-31 2022-03-08 삼성전자주식회사 나노 막대 발광 소자 및 그 제조 방법
KR20220078016A (ko) * 2020-12-02 2022-06-10 삼성디스플레이 주식회사 표시 장치 및 발광 소자의 제조 방법
KR20220083939A (ko) * 2020-12-11 2022-06-21 삼성디스플레이 주식회사 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치
KR20220085931A (ko) * 2020-12-15 2022-06-23 삼성디스플레이 주식회사 발광 다이오드 및 이를 포함한 표시 장치
KR102573265B1 (ko) * 2021-03-25 2023-08-31 국민대학교산학협력단 초박형 led 전극어셈블리 및 이의 제조방법
KR20220145435A (ko) * 2021-04-21 2022-10-31 삼성디스플레이 주식회사 발광 소자, 이를 포함하는 표시 장치, 및 반도체 구조물
KR20230092089A (ko) * 2021-12-16 2023-06-26 삼성디스플레이 주식회사 발광 소자 및 발광 소자의 제조 방법
WO2023152873A1 (ja) * 2022-02-10 2023-08-17 日本電信電話株式会社 ナノ構造デバイスの作製方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267780A (ja) * 1992-01-21 1993-10-15 Mitsubishi Electric Corp 半導体装置とその製造方法並びに製造装置
WO1996028852A1 (fr) * 1995-03-15 1996-09-19 Hitachi, Ltd. Dispositif optique a semiconducteur du groupe iv
US20110133221A1 (en) * 2009-02-19 2011-06-09 Choi Jeong Hyeon Led and led package
JP2012253318A (ja) * 2011-06-02 2012-12-20 Lg Innotek Co Ltd 発光素子
KR20140006428A (ko) * 2012-07-05 2014-01-16 엘지이노텍 주식회사 발광소자
JP2014056994A (ja) * 2012-09-13 2014-03-27 Murata Mfg Co Ltd 実装基板および発光装置
KR101426434B1 (ko) * 2013-06-11 2014-08-05 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법
JP2015067530A (ja) * 2013-10-01 2015-04-13 日本電信電話株式会社 ナノワイヤの作製方法
KR20150139680A (ko) * 2014-06-03 2015-12-14 주식회사 글로벌식스 반도체 광소자용 지지 기판 및 이를 이용하는 반도체 광소자를 제조하는 방법
KR20160072447A (ko) * 2014-12-15 2016-06-23 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 패키지
JP2018029189A (ja) * 2012-08-31 2018-02-22 日亜化学工業株式会社 発光装置及びその製造方法
JP2018505567A (ja) * 2015-01-06 2018-02-22 アップル インコーポレイテッド 非発光性側壁再結合を低減させるｌｅｄ構造
US20180175104A1 (en) * 2016-12-19 2018-06-21 Samsung Display Co., Ltd. Light emitting device and manufacturing method of the light emitting device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426434B1 (ko) * 2000-06-29 2004-04-13 (주)모바일타운 고객관계관리 및 메시지 태그를 이용한 타겟마케팅 방법및 시스템
US20080291455A1 (en) * 2003-11-07 2008-11-27 Kyle Harold Holland Active Light Sensor
TWI288979B (en) * 2006-02-23 2007-10-21 Arima Optoelectronics Corp Light emitting diode bonded with metal diffusion and manufacturing method thereof
JP5130730B2 (ja) * 2007-02-01 2013-01-30 日亜化学工業株式会社 半導体発光素子
KR101501934B1 (ko) * 2008-09-03 2015-03-12 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP5616659B2 (ja) 2010-03-19 2014-10-29 シャープ株式会社 液晶表示装置
JP4848464B2 (ja) 2010-03-12 2011-12-28 シャープ株式会社 発光装置の製造方法
KR101490758B1 (ko) 2013-07-09 2015-02-06 피에스아이 주식회사 초소형 led 전극어셈블리 및 이의 제조방법
JP6256235B2 (ja) 2014-07-18 2018-01-10 日亜化学工業株式会社 半導体発光素子の製造方法
KR102500273B1 (ko) * 2015-10-19 2023-02-16 삼성디스플레이 주식회사 표시 장치
KR20180079081A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 액정 표시 장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267780A (ja) * 1992-01-21 1993-10-15 Mitsubishi Electric Corp 半導体装置とその製造方法並びに製造装置
WO1996028852A1 (fr) * 1995-03-15 1996-09-19 Hitachi, Ltd. Dispositif optique a semiconducteur du groupe iv
US20110133221A1 (en) * 2009-02-19 2011-06-09 Choi Jeong Hyeon Led and led package
JP2012253318A (ja) * 2011-06-02 2012-12-20 Lg Innotek Co Ltd 発光素子
KR20140006428A (ko) * 2012-07-05 2014-01-16 엘지이노텍 주식회사 발광소자
JP2018029189A (ja) * 2012-08-31 2018-02-22 日亜化学工業株式会社 発光装置及びその製造方法
JP2014056994A (ja) * 2012-09-13 2014-03-27 Murata Mfg Co Ltd 実装基板および発光装置
KR101426434B1 (ko) * 2013-06-11 2014-08-05 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법
JP2015067530A (ja) * 2013-10-01 2015-04-13 日本電信電話株式会社 ナノワイヤの作製方法
KR20150139680A (ko) * 2014-06-03 2015-12-14 주식회사 글로벌식스 반도체 광소자용 지지 기판 및 이를 이용하는 반도체 광소자를 제조하는 방법
KR20160072447A (ko) * 2014-12-15 2016-06-23 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 패키지
JP2018505567A (ja) * 2015-01-06 2018-02-22 アップル インコーポレイテッド 非発光性側壁再結合を低減させるｌｅｄ構造
US20180175104A1 (en) * 2016-12-19 2018-06-21 Samsung Display Co., Ltd. Light emitting device and manufacturing method of the light emitting device

Also Published As

Publication number Publication date
KR102608987B1 (ko) 2023-12-05
EP3848983A1 (en) 2021-07-14
JP2021536134A (ja) 2021-12-23
KR20200029100A (ko) 2020-03-18
KR20230167334A (ko) 2023-12-08
JP7197686B2 (ja) 2022-12-27
JP7280430B2 (ja) 2023-05-23
JP7499916B2 (ja) 2024-06-14
CN112655097A (zh) 2021-04-13
EP3848983A4 (en) 2022-06-15
WO2020050468A1 (ko) 2020-03-12
US20210202450A1 (en) 2021-07-01
JP2023106470A (ja) 2023-08-01

Similar Documents

Publication Publication Date Title
JP7280430B2 (ja) 表示装置
EP3893279A1 (en) Display device and manufacturing method thereof
EP3929989A1 (en) Light-emitting element and display device including same
EP3843142A1 (en) Light-emitting device, manufacturing method thereof, and display device having same
US11984539B2 (en) Light-emitting element, manufacturing method therefor, and display device having light-emitting element
CN116583961A (zh) 发光二极管和包括该发光二极管的显示装置
TW202315161A (zh) 發光元件、包含該發光元件的顯示裝置以及發光元件的製造方法
CN116648784A (zh) 显示设备和用于制造发光元件的方法
KR20230167260A (ko) 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법
EP4398319A1 (en) Light-emitting device, display device comprising same, and method for manufacturing light-emitting device
KR20220069185A (ko) 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20240053726A (ko) 발광 소자, 이를 포함한 표시 장치, 및 발광 소자의 제조 방법
TW202236699A (zh) 發光元件、發光元件的製造方法及包含發光元件的顯示裝置
KR20240022044A (ko) 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법
KR20220030425A (ko) 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20230130201A (ko) 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법
KR20220030424A (ko) 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
JP2024072258A (ja) 発光素子、これを含む表示装置、および発光素子の製造方法
KR20220019902A (ko) 발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법
KR20230132649A (ko) 표시 장치 및 이의 제조 방법
KR20230043296A (ko) 표시 장치 및 발광 소자의 제조 방법
CN115136330A (zh) 发光元件和包括该发光元件的显示装置
CN112567538A (zh) 发光元件、其制造方法以及包括发光元件的显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230511

R150 Certificate of patent or registration of utility model

Ref document number: 7280430

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150