WO2023152873A1 - ナノ構造デバイスの作製方法 - Google Patents
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Definitions
- the present invention relates to a method for fabricating a nanostructure device for use in photonic crystal optical devices.
- Patent Document 1 is a Si photonic crystal processed on an SOI substrate and a III-V group compound. It is realized using InAsP-based nanowires.
- the nanowire-photonic crystal laser uses Si photonic crystals produced by advanced and mature Si processing technology, so that elements with high Q values can be produced with high precision. Therefore, it is expected to realize an optical circuit in which an ultra-low threshold laser, a high-sensitivity light receiving element, a high-speed modulation element, etc. are integrated.
- crystals are grown mainly by a method of selectively growing crystals from holes such as SiO2 formed in a substrate, or by a VLS (Vapor-Liquid-Solid) method in which crystals are grown catalytically using fine particles such as gold. It is a method to let With this method, nanowires with a relatively large aspect ratio can be produced only by crystal growth, but it is difficult to precisely control the film thickness and doping concentration.
- VLS Very-Liquid-Solid
- the latter is a method of fabricating a structure by patterning an epitaxial substrate on which a multilayer film that constitutes a device has been grown in advance with a resist or the like and etching it.
- an epitaxial substrate grown with controlled film thickness and doping concentration is used, it is possible to fabricate a device with an accurate film structure as it is.
- devices fabricated by dry etching are subject to damage such as defects and impurities that occur during etching, resulting in current leakage and light loss at the surface, resulting in device characteristics inferior to devices fabricated by bottom-up methods. ing.
- a method for fabricating a nanostructured device comprises a base layer and a fine feature part in this order on one surface of a first substrate, and forming a second insulating film on a surface of the semiconductor nanostructure substrate having the first electrode at one end of the semiconductor nanostructure substrate, the surface of the semiconductor nanostructure substrate having the fine shape portion; bonding the surface on which the second insulating film is formed to the surface of a second substrate via a metal film; performing a first dry etching on the other portion of the first substrate and a portion of the base layer after removing; a step of sequentially forming a second electrode and a third insulating film so as to be substantially aligned with the position of the shape portion; a step of performing a second dry etching; a step of forming the first electrode and the second electrode into ohmic electrodes by annealing; and removing the second insulating film and the third insulating film. and a step of performing.
- a method for fabricating a nanostructure device comprises a base layer and a fine feature portion in this order on one surface of a first substrate, and a first electrode is provided at one end of the fine feature portion.
- a step of performing a third dry etching to a depth performing a first wet etching on the second insulating film from the first opening and subsequently performing a second wet etching to remove the fine shape portion;
- the second insulating film is removed and the semiconductor nanowires are formed in the base layer by transferring the first openings.
- forming a third insulating film so as to cover the surface of the semiconductor nanowires and the base layer; and forming a second opening on the third insulating film.
- the first opening is formed to surround at least one side of the fine shape portion, The second opening is formed so as to be aligned with the other end of the semiconductor nanowire.
- a nanostructure device having an ohmic electrode formed thereon can be easily manufactured with reduced damage.
- FIG. 1A is a schematic diagram showing a nanostructured device according to a first embodiment of the invention.
- FIG. 1B is a schematic diagram showing an example of a nanostructured device according to a first embodiment of the invention.
- FIG. 2A is a diagram for explaining a method for fabricating a nanostructure device according to the first embodiment of the present invention;
- FIG. 2B is a diagram for explaining the method of fabricating the nanostructure device according to the first embodiment of the present invention;
- FIG. 2C is a diagram for explaining a method for fabricating a nanostructure device according to the first embodiment of the present invention;
- FIG. 2D is a diagram for explaining a method for fabricating a nanostructure device according to the first embodiment of the present invention;
- FIG. 1A is a schematic diagram showing a nanostructured device according to a first embodiment of the invention.
- FIG. 1B is a schematic diagram showing an example of a nanostructured device according to a first embodiment of the invention.
- FIG. 2A is
- FIG. 2E is a diagram for explaining the method of fabricating the nanostructure device according to the first embodiment of the present invention
- FIG. 2F is a diagram for explaining a method for fabricating a nanostructure device according to the first embodiment of the present invention
- FIG. 2G is a diagram for explaining the method of fabricating the nanostructure device according to the first embodiment of the present invention
- FIG. 2H is a diagram for explaining a method of fabricating a nanostructure device according to the first embodiment of the present invention
- FIG. 3A is a diagram for explaining a method for fabricating a nanostructure device according to the first embodiment of the present invention
- FIG. 3B is a diagram for explaining a method of manufacturing an example of the nanostructure device according to the first embodiment of the present invention
- FIG. 4A is a schematic diagram of an example of application of the nanostructure device according to the first embodiment of the present invention to a photonic crystal device.
- FIG. 4B is a schematic diagram of an example of application of the nanostructure device according to the first embodiment of the present invention to a photonic crystal device.
- FIG. 5A is a diagram for explaining a method for fabricating a nanostructure device according to a second embodiment of the present invention;
- FIG. 5B is a diagram for explaining a method for fabricating a nanostructure device according to the second embodiment of the present invention;
- FIG. 5C is a diagram for explaining the fabrication method of the nanostructure device according to the second embodiment of the present invention.
- FIG. 5D is a diagram for explaining the fabrication method of the nanostructure device according to the second embodiment of the present invention.
- FIG. 5E is a diagram for explaining a method for fabricating a nanostructure device according to the second embodiment of the present invention
- FIG. 5F is a diagram for explaining a method for fabricating a nanostructure device according to the second embodiment of the present invention
- FIG. 5G is a diagram for explaining the fabrication method of the nanostructure device according to the second embodiment of the present invention.
- FIG. 5H is a diagram for explaining the fabrication method of the nanostructure device according to the second embodiment of the present invention
- FIG. 5I is a diagram for explaining the fabrication method of the nanostructure device according to the second embodiment of the present invention.
- FIG. 6A is a diagram for explaining a method for fabricating a nanostructure device according to a second embodiment of the present invention
- FIG. 6B is a diagram for explaining a method for fabricating an example of a nanostructure device according to the second embodiment of the present invention;
- the nanostructure device 1 is a columnar nanowire device, and has electrodes 12 and 18 at both ends of an active layer 11 .
- the active layer 11 includes an InP first layer 111 , an InGaAsP-based MQW 112 , and an InP second layer 113 .
- the nanostructure device 2 may be a nanostructure device having a linear structure as shown in FIG. 1B.
- FIGS. 2A-H show schematic side cross-sectional views of a sample in each step of the method of fabricating the nanostructure device 1.
- FIG. 1 as an example of a method of manufacturing a nanostructure device, a method of manufacturing a nanowire device by top-down processing of an epitaxial crystal grown on an InP substrate will be described.
- An epitaxial crystal substrate (semiconductor active layer substrate) having a laser structure emitting light at 1550 nm is used as a sample.
- the epitaxial crystal substrate comprises an active layer 11 crystal-grown in order on one surface of an InP (100) substrate (first substrate) 10 .
- the active layer 11 includes an InP first layer 111, an InGaAsP-based MQW 112, and an InP second layer 113, each having a layer thickness of 1 ⁇ m, 100 nm, and 3 ⁇ m.
- a circular photoresist pattern (photoresist pattern for nanoprocessing) 14 is formed on an AuZnNi (first electrode) 12 and a SiO 2 film (first insulating film) 13 which are formed in order on the upper surface of the active layer 11 .
- the film thicknesses of AuZnNi and SiO 2 are 50 nm and 2000 nm, respectively.
- FIG. 3A shows an SEM photograph (left figure) and a schematic diagram (right figure) of the photoresist pattern 14 .
- the photoresist pattern 14 has an upwardly convex lens shape and a diameter of about 1 ⁇ m.
- the side surface of the photoresist pattern (photoresist pattern for nanoprocessing) 14 is inclined.
- the diameter of the photoresist pattern is preferably longer than 500 nm and 1.5 ⁇ m or less.
- the unmasked AuZnNi12/SiO 2 film 13 is removed (etched) by RIE (reactive ion etching, dry etching for pattern formation) using CF 3 using the photoresist pattern 14 as a mask (FIG. 2B).
- RIE reactive ion etching, dry etching for pattern formation
- the photoresist pattern 14 is also removed in the process of removing the AuZnNi12/SiO 2 film 13 by RIE, the thin portion at the edge of the photoresist pattern 14 is removed and the thick portion near the center of the photoresist pattern is removed. remain. Therefore, the thin portion of the AuZnNi12/SiO 2 film 13 at the edge of the photoresist pattern 14 is also removed, leaving the thick portion of the AuZnNi12/SiO 2 film 13 near the center of the photoresist pattern 14 to form a nano-sized pattern. can.
- a line-shaped pattern can be produced. Since this photoresist pattern for nano-processing also has inclined side surfaces, it is possible to fabricate a nano-sized pattern in the same manner as the circular pattern.
- TMAH tetramethylammonium hydroxide, tetramethyl hydroxide
- FIG. 2C wet etching for semiconductor processing
- the photoresist pattern 14 is removed by ICP etching, but if the photoresist remains, the photoresist pattern 14 is removed by oxygen plasma treatment or the like.
- the active layer 11 has a cylindrical shape and the diameter of the active layer 11 is uniform in the vertical direction.
- a columnar active layer (fine shape portion) 11_2 and a planar InP first layer (hereinafter referred to as “base layer”) 111_1 are formed on the InP substrate 10 .
- the columnar active layer 11_2 includes a columnar InP first layer 111_2, an MQW 112, and an InP second layer 113.
- AuZnNi12/ A SiO 2 film 13 is provided on the upper surface of the active layer 11_2 (InP second layer 113).
- the diameter of the columnar active layer 11_2 is about 200 nm. Also, the diameter of the columnar active layer 11_2 may be 20 nm or more and 500 nm or less.
- the semiconductor nanostructure substrate is composed of the base layer 111_1 and the columnar active layer (fine shape portion) 11_2 on one surface of the InP substrate (first substrate) 10 in this order. and an AuZnNi (first electrode) 12 is provided at one end of the columnar active layer (fine shape portion) 11_2. Also, a SiO 2 film (first insulating film) 13 is provided on the AuZnNi (first electrode) 12 .
- a SiO 2 film (second insulating film) 15 is formed to a thickness of 10 nm on the entire surface of the sample (semiconductor nanostructure substrate) (the surface having the cylindrical active layer 11_2) by vapor deposition or sputtering, for example. Form. (Fig. 2D).
- a glass substrate (second substrate) 16 for lamination is prepared to which In is adhered as a metal film 17.
- a surface of the glass substrate 16 to which the metal film (In) 17 is adhered and a sample (semiconductor nano Structural substrate) The surface of the SiO 2 film 15 is made to face, and bonding is performed at 250°C. (Fig. 2E).
- metals having a relatively low melting point such as Ga (melting point of 30° C.) and Sn (melting point of 232° C.) may be used.
- the second substrate is not limited to a glass substrate, and may be a substrate made of other dielectrics, metals, semiconductors, or the like.
- the InP substrate 10 and a part of the base layer 111_1 are etched by ICP dry etching (first dry etching). .
- etching is performed until the shape of the columnar active layer 11_2 can be visually recognized through the thinned base layer 111_1.
- a circular pattern of AuZnNi (second electrode) 18 and a SiO 2 film are sequentially formed on the etched surface (surface) of the thinned base layer 111_1 by photolithography or EB lithography in the same manner as in the embodiment of FIG. 2B.
- (Third insulating film) 19 is produced (FIG. 2F).
- the diameter of the circular shape is about 200 nm, and the film thicknesses of the AuZnNi 18 and the SiO 2 film 19 are 50 nm and 2000 nm, respectively.
- the position of the AuZnNi 18/SiO 2 film 19 is arranged so as to substantially match the position of the columnar active layer (fine shape portion) 11_2 via the thinned base layer 111_1.
- substantially match includes perfect match and includes an error of about 10% of the diameter.
- the base layer 111_1 is etched using the SiO 2 film 19 as a mask.
- the edges of the circular patterned SiO 2 film 19 and AuZnNi 18 are etched, and the side surface shape of the active layer 11, which was tapered after dry etching, becomes perpendicular to the substrate after wet etching with an aqueous TMAH solution. shape.
- the active layer 11 has a cylindrical shape and the diameter of the active layer 11 is uniform in the vertical direction. Their diameter is about 200 nm, which is about the same as the cylindrical active layer 11_2.
- nanowire device nanostructure device 1 having electrodes 12 and 18 at both ends of the nanowire composed of the active layer 11 is formed.
- the electrodes (AuZnNi) 12 and 18 at both ends of the columnar active layer 11_2 are turned into ohmic electrodes (FIG. 2G).
- the annealing temperature may be about 300.degree. C. to 700.degree.
- the SiO2 film 15 and the SiO2 film 19 are removed. This separates the nanowire device (nanostructure device) 1 into a free state without binding (FIG. 2H).
- RIE or hydrofluoric acid-based wet etching is used to remove the SiO 2 films 15 and 19 .
- a line-shaped photoresist pattern (FIG. 3B) is used, a nanostructure device 2 having a line-shaped structure shown in FIG. 1B can be fabricated.
- a nanowire device (nanostructure device) 1 produced by the fabrication method according to the present embodiment can be arranged in a trench 101 of a Si photonic crystal 100 as shown in FIG. 4A using AFM (A. Yokoo, M. Takiguchi, M. D. Birowosuto, K. Tateno, G. Zhang, E. Kuramochi, A. Shinya, H. Taniyama, and M. Notomi, “Subwavelength Nanowire Lasers on a Silicon Photonic Crystal Operating at Telecom Wavelengths,” ACS Photonics 4, pp.355-362, 2017.).
- AFM A. Yokoo, M. Takiguchi, M. D. Birowosuto, K. Tateno, G. Zhang, E. Kuramochi, A. Shinya, H. Taniyama, and M. Notomi, “Subwavelength Nanowire Lasers on a Silicon Photonic Crystal Operating at Telecom Wavelengths,” ACS Photonics 4, pp.355-362,
- the nanowire device (nanostructure device) 1 current can be injected into the Si photonic crystal 100 and arranging the electrodes 12 and 18 of the nanowire device (nanostructure device) 1 so as to match the wiring electrodes, the nanowire device (nanostructure device) 1 current can be injected into the Si photonic crystal 100 and arranging the electrodes 12 and 18 of the nanowire device (nanostructure device) 1 so as to match the wiring electrodes, the nanowire device (nanostructure device) 1 current can be injected into
- a nanostructure device 2 having a line-like structure can be placed in a trench 201 of a Si photonic crystal 200 as shown in FIG. 4B.
- a nanowire device having an ohmic electrode with less damage can be fabricated.
- low-resistance electrical connection can be easily established simply by arranging a nanowire device with ohmic electrodes formed in advance on a substrate such as a Si photonic crystal with wiring electrodes formed thereon. As a result, there is no need to heat the Si photonic crystal or the like after placement on the substrate, so there is no effect on other functional elements already incorporated on the optical IC.
- the nanowire itself is in a state where the layer thickness and doping are controlled, and the wet etching process reduces surface damage caused by dry etching, so highly efficient device characteristics can be achieved.
- the epitaxial crystal substrate is processed in a top-down manner to produce nanowires, the production of nanowire devices can be made highly efficient.
- a columnar active layer and nanowires are used as an example, but a columnar active layer and nanowires having a polygonal cross section may also be used.
- the diameters of the active layer and the nanowires are diameters when the cross section is circular, and about twice the length from the vertex to the center when the cross section is polygonal.
- the nanostructure device 3 is a columnar nanowire device and has electrodes at both ends of the active layer, as in the first embodiment.
- the active layer includes a GaN first layer, a GaInN-based MQW, and a GaN second layer, with thicknesses of 3 ⁇ m, 100 nm, and 500 nm, respectively.
- the cross-section of the nanowires is circular or polygonal.
- FIGS. 5A-I A method for fabricating the nanostructure device 1 according to this embodiment will be described with reference to FIGS. 5A-I.
- 5A to 5I respectively show a schematic side sectional view and a schematic top perspective view of the sample in each step of the method of fabricating the nanostructure device 1.
- FIG. 5A to 5I respectively show a schematic side sectional view and a schematic top perspective view of the sample in each step of the method of fabricating the nanostructure device 1.
- a nitride semiconductor epitaxial crystal substrate (semiconductor active layer substrate) having a laser structure emitting light at 400 nm is used as a sample.
- a nitride semiconductor epitaxial crystal substrate includes an active layer crystal-grown on a sapphire c-plane substrate (first substrate).
- the active layer includes a GaN first layer, a GaInN-based MQW, and a GaN second layer, with thicknesses of 3 ⁇ m, 100 nm, and 500 nm, respectively.
- a columnar active layer is formed by dry etching and wet etching.
- a columnar active layer (fine shape portion) 31_2 and a planar GaN first layer (hereinafter referred to as “base layer”) 311_1 are formed on the sapphire substrate 30 .
- the columnar active layer (fine shape portion) 31_2 includes a columnar GaN first layer 311_2, a GaInN-based MQW 312, and a GaN second layer 313. Also, an electrode 32 is formed on the upper surface of the columnar active layer 31_2 (FIG. 5A).
- the structure composed of the columnar active layer 31_2 and the electrode 32 will be referred to as a "columnar nanostructure 3_1".
- a circular pattern or a polygonal pattern is formed on the upper surface of the active layer, and Pd, Pt, and Au are used as the electrode (first electrode) 32, and a SiO 2 film (first electrode) is used as the mask.
- Insulating films) having thicknesses of 30 nm, 30 nm, 50 nm, and 100 nm, respectively, are annealed at 600° C. for 2 minutes.
- FIG. 6A shows an SEM photograph (left figure) and a schematic diagram (right figure) of the active layer 31_1 after dry etching taken from an oblique direction.
- the active layer 31_1 has a tapered structure with a large bottom diameter, the diameter of the top surface is about 610 nm, and the diameter of the bottom surface is about 1020 nm.
- FIG. 6B shows an SEM photograph (left figure) and a schematic diagram (right figure) of the active layer 31_2 after wet etching.
- the tapered active layer 31_2 after dry etching becomes a columnar shape with a uniform diameter after wet etching, and its side surface is perpendicular to the substrate.
- the diameter of the pillar-shaped active layer 31_2 is reduced to about 300 nm.
- the diameter of the columnar active layer 31_2 may be 20 nm or more and 500 nm or less.
- the diameter of the active layer is the diameter when the cross section is circular, and is about twice the length from the vertex to the center when the cross section is polygonal.
- the semiconductor nanostructure substrate is composed of a base layer 311_1 and a columnar active layer (fine shape portion) 31_2 on one surface of the sapphire substrate (first substrate) 30 in this order. and Pd, Pt, and Au are provided as electrodes (first electrodes) 32 at one end of the columnar active layer (fine shape portion) 31_2.
- a SiO 2 film (fourth insulating film) 33 having a thickness of 50 nm is formed on the entire surface (surface having the columnar active layer 31_2) of the sample (semiconductor nanostructure substrate) by vapor deposition, for example.
- a photoresist pattern 34 is formed in the vicinity of the pillar nanostructure 3_1 by photolithography.
- a photoresist pattern (first photoresist pattern) 34 covers the pillar nanostructures 3_1 and has a first opening.
- the first opening has a U-shaped opening at one end of the rectangular opening (rectangular portion), and the U-shaped opening is the pillar nanostructure 3_1, that is, the pillar-shaped active layer (fine shape portion). ) 31_2.
- the first opening is formed so as to surround at least one of the side surfaces of the columnar active layer (fine shape portion) 31_2 (the side on which the rectangular portion of the first opening is arranged). .
- the SiO 2 film 33 and the base layer 311_1 in the opening are dry etched to a depth of 3 ⁇ m (third dry etching).
- third dry etching for example, after RIE for removing the SiO 2 film 33, ICP etching using BCl 3 /Cl 2 is used.
- a groove having a U-shape at one end of the rectangle is produced in the vicinity of the columnar nanostructure 3_1.
- a U-shaped groove is formed so as to surround at least one of the side surfaces of the active layer 31_2 of the columnar nanostructure 3_1 (the side on which the rectangular portion of the first opening is arranged).
- the SiO 2 film 33 is horizontally etched (removed) from the openings of the photoresist pattern 34, thereby removing the lower portions of the active layers 31_2 of the columnar nanostructures 3_1.
- the side surface adjacent to the U-shaped groove is exposed (Fig. 5D).
- the lower part of the active layer 31_2 and a part of the base layer 311_1 of the columnar nanostructure 3_1 are wet-etched (second wet-etched) from the U-shaped groove side at 70° C. with a TMAH aqueous solution.
- the lower portion of the active layer 31_2 of the columnar nanostructure 3_1 is removed, and the remaining active layer 31_2 becomes the nanowire 31_3.
- the columnar nanostructure 3_2 will have a nanowire 31_3 and an electrode 32 at one end thereof.
- the first opening of the first photoresist pattern 34 is transferred to the base layer 311_1 to form a groove.
- the photoresist pattern 34 is removed by oxygen plasma irradiation or the like (FIG. 5E).
- the SiO 2 film 33 is etched by dry etching (fourth dry etching). As the etching progresses, the SiO2 film 33 supporting the side surfaces of the nanowires 31_3 of the columnar nanostructures 3_2 and the top surface of the base layer 311_1, that is, the SiO2 film 33 on the side surfaces of the nanowires 31_3 and the SiO2 film 33 on the top surface of the base layer 311_1 are formed. The contact point becomes thin. As a result, the columnar nanostructures 3_2 are broken and can be tilted in the direction of the grooves formed in the base layer 311_1 (FIG. 5F).
- the columnar nanostructures 3_2 are tilted in the direction of the rectangular portions of the grooves formed by transferring the first openings in the base layer 311_1, separating the columnar nanostructures 3_2 from the support of the SiO 2 film 33 .
- the columnar nanostructure 3_2 can be arranged in the groove (rectangular portion), and the surface of the other end of the nanowire 31_3 in the columnar nanostructure 3_2 (the end opposite to the surface provided with the electrode 32) can be directed upward by the step of the groove. can be done.
- a SiO 2 film (fifth insulating film) 35 is vapor-deposited or sputtered so as to cover the surfaces of the columnar nanostructures 3_2 and the base layer 311_1, thereby fixing the columnar nanostructures 3_2 to the surface of the base layer 311_1 ( FIG. 5G).
- a photoresist pattern (second photoresist pattern) 36 by photolithography or electron beam lithography and by RIE, an opening (second photoresist pattern) is formed in the SiO 2 film 35 so as to match the position of the other end surface of the nanowire 31_3. 2 opening) 36_2. (Fig. 5H).
- Ti, Pt, and Au are formed as second electrodes 38 with thicknesses of 10 nm, 30 nm, and 250 nm, respectively, in order on the surface of the other end of the nanowire 31_3.
- the sample is immersed in an organic solvent or the like to remove the photoresist.
- electrode metals (Ti and Pt) vapor-deposited on the surface of the other end of nanowire 31_3 through photoresist pattern (second photoresist pattern) 36 and opening (second opening) 36_2 of SiO 2 film 35. and Au) 38 remain.
- the electrode metal (Ti, Pt, and Au) 38 can be formed on the surface of the other end by vapor deposition from above.
- annealing is performed at 400° C. to turn the electrodes 32 and 38 on both ends of the nanowire 31_3 into ohmic electrodes.
- the annealing temperature may be about 300.degree. C. to 700.degree.
- the SiO2 film 35 is removed to leave the nanowire device 3 comprising the nanowires 31_3 and the ohmic contact electrodes 32, 38 at both ends free from the underlying layer 311_1 and the substrate 30 (Fig. 5I ).
- RIE or hydrofluoric acid-based wet etching is used to remove the SiO 2 film 35 .
- the nanowire device (nanostructure device) 3 can be fabricated and placed in a predetermined position (for example, groove) of the base layer 311_1 (substrate).
- the same effects as those of the first embodiment can be obtained, and the nanowires can be arranged as they are on the substrate used for manufacturing the nanowires.
- the end face of the nanowire separated from the substrate faces upward due to the steps of the grooves formed in the substrate, it is possible to form electrodes on the end face by vapor deposition of metal (electrode material) from above.
- nanowires with ohmic electrodes formed thereon that is, nanowire devices (nanostructure devices) can be easily fabricated and arranged on a substrate such as a photonics crystal with wiring electrodes formed thereon, and a current can flow.
- a substrate such as a photonics crystal with wiring electrodes formed thereon
- a nanostructure device functions as a light-emitting device such as a laser or LED by current injection.
- the active layer is not limited to this, and other semiconductors such as GaAs-based semiconductors, ZnSe, and SiGe may be used.
- the active layer includes MQW
- a mixed crystal semiconductor such as InGaAsP may be provided instead of MQW to form a double hetero structure, and in the case of a light emitting device, it may function as a light emitting layer.
- a substrate suitable for crystal growth of the active layer may be used as the first substrate.
- dry etching includes RIE, ICP (inductively coupled plasma) etching using Cl 2 , and ICP etching using BCl 3 /Cl 2 . Dry etching suitable for the material to be etched may be used.
- the metal of the electrode is not limited to this, and any metal capable of forming an ohmic contact may be used.
- the SiO2 film is used as the dielectric film, other dielectric films such as SiN may be used.
- both ends of the nanostructure device may be provided with a p-type semiconductor layer and an n-type semiconductor layer, respectively.
- the present invention can be applied to photonic crystal optical devices that operate in the optical communication wavelength band.
- nanostructure device 10 first substrate 11_2 fine shape portion 12 first electrode 13 first insulating film 15 second insulating film 16 second substrate 17 metal film 18 second electrode 19 third insulating film 111_1 stratum basale
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Abstract
本発明のナノ構造デバイス(1)の作製方法は、第1の基板(10)の表面上に順に基底層(111_1)と微細形状部(11_2)と第1の電極(12)を備える半導体ナノ構造基板に対して、半導体ナノ構造基板の表面に第2の絶縁膜(15)を形成する工程と、その表面を金属膜(17)を介して第2の基板(16)の表面に貼り合わせる工程と、第1の基板(10)の裏面から第1の基板(10)と基底層(111_1)の一部を除去する工程と、基底層(111_1)の裏面に微細形状部(11_2)の位置に略一致して配置されるように、順に第2の電極(18)と第3の絶縁膜(19)とを形成する工程と、第3の絶縁膜(19)をマスクに用いて基底層(111_1)に第2のドライエッチングを施す工程と、アニールする工程と、第2及び第3の絶縁膜(15、19)を除去する工程とを備える。 これにより、本発明のナノ構造デバイスの作製方法は、オーミック電極が形成された、低ダメージのナノ構造デバイスを提供できる。
Description
本発明は、フォトニック結晶光デバイスに用いるナノ構造デバイスの作製方法に関する。
近年、光通信波長帯で動作するフォトニック結晶光デバイスの研究開発が進展している。とくに、フォトニック結晶の光導波路部にナノワイヤが配置されたナノワイヤ-フォトニック結晶レーザが開示されており(特許文献1)、SOI基板上に加工したSiフォトニック結晶とIII-V族化合物であるInAsP系ナノワイヤを用いて実現されている。
ナノワイヤ-フォトニック結晶レーザは、高度で成熟したSi加工技術により作製されるSiフォトニック結晶を用いることで、高いQ値を有する素子を精度よく作製できる。そこで、超低閾値レーザや高感度受光素子、高速変調素子等を集積化した光回路の実現が期待される。
レーザやフォトダイオードなどのデバイス構造を有するナノワイヤの作製方法には、ボトムアップ的な手法とトップダウン的な手法がある。
前者は、主に基板に形成されたSiO2等の穴から選択的に結晶成長する方法や、金等の微粒子を用いて触媒反応的に結晶成長させるVLS(Vapor-liquid-solid)法によって結晶成長させる方法である。この手法では、結晶成長のみで比較的アスペクト比の大きいナノワイヤを作製することができるが、正確に膜厚やドーピング濃度を制御して成長することが難しい。
後者は、デバイスを構成する多層膜をあらかじめ成長したエピタキシャル基板をレジスト等でパターニングし、エッチングにより構造を作製する手法である。この手法では、膜厚やドーピング濃度が制御されて成長したエピタキシャル基板を用いるため、正確なデバイスの膜構成でそのまま作製することができる。しかしながら、ドライエッチングにより作製するデバイスはエッチング時に生じる欠陥や不純物などのダメージが導入されるため、表面での電流リーク、光損失等により、デバイス特性はボトムアップ的に作製されるものと比べて劣っている。
また、フォトニック結晶上に種々の光素子を配置する場合、それぞれの発光素子や受光素子、光スイッチを駆動するために電気を供給する必要がある。ここで、ナノワイヤデバイスをフォトニック結晶上に配置後に電極を形成する場合、オーミックコンタクトを形成するために温度を300℃以上に加熱する必要がある。
しかしながら、オーミックコンタクト形成時の高温加熱は、回路上の他の素子へ歪等により損傷(ダメージ)を与える可能性がある。したがって、個々のナノワイヤデバイスはオーミック電極が既に形成された状態でフォトニック結晶上に配置されることが望ましい。
また、ナノワイヤデバイスではpnドーピングやヘテロ構造で効率の良い素子構造を形成する必要があるため、トップダウン的な手法でダメージの少ない素子を作製する必要がある。
上述したような課題を解決するために、本発明に係るナノ構造デバイスの作製方法は、第1の基板の一方の面上に、順に、基底層と、微細形状部とを備え、前記微細形状部の一端に第1の電極を備える半導体ナノ構造基板に対して、前記半導体ナノ構造基板において前記微細形状部を備える面に、第2の絶縁膜を形成する工程と、前記半導体ナノ構造基板において前記第2の絶縁膜が形成された面を、金属膜を介して、第2の基板の表面に貼り合わせる工程と、前記第1の基板の他方の面から前記第1の基板の一部を除去した後に、前記第1の基板の他部と前記基底層の一部に第1のドライエッチングを施す工程と、前記基底層における前記第1のドライエッチングを施した側の面に、前記微細形状部の位置に略一致して配置されるように、順に、第2の電極と第3の絶縁膜とを形成する工程と、前記第3の絶縁膜をマスクに用いて、前記基底層に第2のドライエッチングを施す工程と、アニールにより、前記第1の電極と前記第2の電極とをオーミック電極化する工程と、前記第2の絶縁膜と、前記第3の絶縁膜とを除去する工程とを備える。
また、本発明に係るナノ構造デバイスの作製方法は、第1の基板の一方の面上に、順に、基底層と、微細形状部とを備え、前記微細形状部の一端に第1の電極を備える半導体ナノ構造基板に対して、前記微細形状部が柱状であって、前記半導体ナノ構造基板において前記微細形状部を備える面に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、第1の開口部を有する第1のフォトレジストパターンを形成する工程と、前記第1のフォトレジストパターンをマスクに用いて、前記第2の絶縁膜と前記基底層とに所定の深さで第3のドライエッチングを施す工程と、前記第1の開口部から前記第2の絶縁膜に第1のウェットエッチングを施し、引き続き、第2のウェットエッチングを施し、前記微細形状部を半導体ナノワイヤに加工する工程と、前記第1のフォトレジストパターンを除去した後に、前記第2の絶縁膜を除去し、前記半導体ナノワイヤを、前記第1の開口部が転写されて前記基底層に形成された溝に配置する工程と、前記半導体ナノワイヤと前記基底層の表面を覆うように、第3の絶縁膜を形成する工程と、前記第3の絶縁膜上に、第2の開口部を有する第2のフォトレジストパターンを形成する工程と、前記第2のフォトレジストパターンを用いて、前記半導体ナノワイヤの他端に第2の電極を形成する工程と、アニールにより、前記第1の電極と前記第2の電極とをオーミック電極化する工程と、前記第3の絶縁膜を除去する工程とを備え、前記第1の開口部が前記微細形状部の少なくとも一方の側を囲むように形成され、前記第2の開口部が前記半導体ナノワイヤの他端に合せて位置するように形成されることを特徴とする。
本発明によれば、オーミック電極が形成されたナノ構造デバイスを容易にダメージを低減して作製できる。
<第1の実施の形態>
本発明の第1の実施の形態に係るナノ構造デバイスの作製方法について、図1A~図4Bを参照して説明する。
本発明の第1の実施の形態に係るナノ構造デバイスの作製方法について、図1A~図4Bを参照して説明する。
<ナノ構造デバイスの構成>
本実施の形態に係るナノ構造デバイス1は、図1Aに示すように、円柱状のナノワイヤデバイスであり、活性層11の両端に電極12、18を備える。活性層11は、InP第1層111と、InGaAsP系のMQW112と、InP第2層113とを備える。
本実施の形態に係るナノ構造デバイス1は、図1Aに示すように、円柱状のナノワイヤデバイスであり、活性層11の両端に電極12、18を備える。活性層11は、InP第1層111と、InGaAsP系のMQW112と、InP第2層113とを備える。
また、本実施の形態に係るナノ構造デバイス2は、図1Bに示すように、ライン状構造のナノ構造デバイスであってもよい。
<ナノ構造デバイスの作製方法>
本実施の形態に係るナノ構造デバイス1の作製方法を、図2A-Hを参照して説明する。図2A-Hに、ナノ構造デバイス1の作製方法の各工程における試料の概略側面断面図を示す。本実施の形態では、ナノ構造デバイスの作製方法の一例として、InP基板上に結晶成長したエピタキシャル結晶をトップダウン的に加工して、ナノワイヤデバイスを作製する方法を示す。
本実施の形態に係るナノ構造デバイス1の作製方法を、図2A-Hを参照して説明する。図2A-Hに、ナノ構造デバイス1の作製方法の各工程における試料の概略側面断面図を示す。本実施の形態では、ナノ構造デバイスの作製方法の一例として、InP基板上に結晶成長したエピタキシャル結晶をトップダウン的に加工して、ナノワイヤデバイスを作製する方法を示す。
試料に、1550nm発光のレーザ構造を有するエピタキシャル結晶基板(半導体活性層基板)を用いる。エピタキシャル結晶基板は、InP(100)基板(第1の基板)10の一方の面上に順に結晶成長された活性層11を備える。活性層11は、InP第1層111と、InGaAsP系のMQW112と、InP第2層113を備え、それぞれの層厚は1μm、100nm、3μmである。
初めに、活性層11の上面に、順に形成されたAuZnNi(第1の電極)12とSiO2膜(第1の絶縁膜)13上に円形のフォトレジストパターン(ナノ加工用フォトレジストパターン)14を形成する(図2A)。ここで、AuZnNiとSiO2との膜厚はそれぞれ、50nm、2000nmである。
図3Aに、フォトレジストパターン14のSEM写真(左図)と模式図(右図)を示す。フォトレジストパターン14は、上方に凸型のレンズ形状で、直径は1μm程度である。このように、フォトレジストパターン(ナノ加工用フォトレジストパターン)14の側面は傾斜している。ここで、フォトレジストパターンの直径は、500nmより長く1.5μm以下が望ましい。
次に、フォトレジストパターン14をマスクとしてCF3を用いたRIE(反応性イオンエッチング、パターン形成用ドライエッチング)によりマスクされていないAuZnNi12/SiO2膜13を除去(エッチング)する(図2B)。
このとき、RIEによりAuZnNi12/SiO2膜13を除去する過程でフォトレジストパターン14の除去も進行するため、フォトレジストパターン14の端部の薄い部分が除去されフォトレジストパターンの中央付近の厚い部分が残る。そこで、フォトレジストパターン14の端部の薄い部分のAuZnNi12/SiO2膜13も除去され、フォトレジストパターン14の中央付近の厚い部分のAuZnNi12/SiO2膜13を残存させてナノサイズのパターンを作製できる。
また、図3Bに示すライン状のナノ加工用フォトレジストパターンを用いれば、ライン形状のパターンを作製できる。このナノ加工用フォトレジストパターンでも側面が傾斜状になっているので、円形パターンと同様にナノサイズのパターンを作製できる。
次に、Cl2を用いたICP(誘導結合プラズマ)エッチング(半導体加工用ドライエッチング)により、活性層11を4μmの厚さでエッチングした後、70℃のTMAH(Tetramethyl ammonium hydroxide、水酸化テトラメチルアンモニウム)水溶液で5分間ウェットエッチング(半導体加工用ウェットエッチング)を行う(図2C)。ここで、TMAH水溶液ウェットエッチングにより、ドライエッチングによる表面のダメージ層を除去し安定なファセットを形成できる。
このとき、ICPエッチングによりフォトレジストパターン14は除去されるが、フォトレジストが残存する場合には酸素プラズマ処理などによりフォトレジストパターン14を除去する。
これにより、ドライエッチング後にテーパー状であった活性層11の側面形状が、ウェットエッチング後に基板に垂直な形状となる。換言すれば、活性層11が円柱形状になり、垂直方向で活性層11の径は均一になる。
その結果、円柱状の活性層(微細形状部)11_2と平面状のInP第1層(以下、「基底層」)111_1がInP基板10上に形成される。詳細には、円柱状の活性層11_2は、円柱状のInP第1層111_2と、MQW112と、InP第2層113とを備え、活性層11_2(InP第2層113)の上面に、AuZnNi12/SiO2膜13を備える。
ここで、円柱状の活性層11_2の直径は、200nm程度である。また、円柱状の活性層11_2の直径は、20nm以上500nm以下であればよい。
このように、本実施の形態において、半導体ナノ構造基板は、InP基板(第1の基板)10の一方の面上に、順に、基底層111_1と、円柱状の活性層(微細形状部)11_2とを備え、円柱状の活性層(微細形状部)11_2の一端に、AuZnNi(第1の電極)12を備える。また、AuZnNi(第1の電極)12上に、SiO2膜(第1の絶縁膜)13を備える。
次に、試料(半導体ナノ構造基板)の表面(円柱状の活性層11_2を備える面)全面に、SiO2膜(第2の絶縁膜)15を、膜厚を10nmとして、例えば蒸着又はスパッタにより形成する。(図2D)。
次に、金属膜17としてInを付着した、貼り合わせ用のガラス基板(第2の基板)16を作製し、ガラス基板16に金属膜(In)17を付着させた面と、試料(半導体ナノ構造基板)表面のSiO2膜15の面とを対向させて、250℃で貼り合わせを行う。(図2E)。ここで融点が197℃のInを用いたが、Ga(融点30℃)やSn(融点232℃)等の比較的融点の低い金属を用いてもよい。また、第2の基板は、ガラス基板に限らず、他の誘電体、金属、半導体等を材料とする基板であってよい。
次に、InP基板10の他方の面から、その膜厚が10μmになるまで研磨により薄くした後に、ICPドライエッチング(第1のドライエッチング)によりInP基板10と基底層111_1の一部をエッチングする。ここで、エッチングは、薄層化した基底層111_1を通して円柱状の活性層11_2の形状が視認できるまで行う。
引き続き、図2Bの形態と同様にフォトリソグラフィ又はEBリソグラフィにより、薄層化した基底層111_1のエッチングされた面(表面)に、順に、円形パターンのAuZnNi(第2の電極)18とSiO2膜(第3の絶縁膜)19とを作製する(図2F)。円形形状の直径は200nm程度であり、AuZnNi18とSiO2膜19との膜厚はそれぞれ、50nm、2000nmである。
ここで、AuZnNi18/SiO2膜19の位置は、薄層化した基底層111_1を介して、円柱状の活性層(微細形状部)11_2の位置に略一致するように配置される。ここで、「略一致」は完全一致を含み、直径の10%程度の誤差を含む。
次に、ICPドライエッチング(第2のドライエッチング)により、SiO2膜19をマスクとして基底層111_1をエッチングする。このICPドライエッチングの結果、円形パターンのSiO2膜19とAuZnNi18との端部がエッチングされ、ドライエッチング後にテーパー状であった活性層11の側面形状が、TMAH水溶液によるウェットエッチング後に基板に垂直な形状となる。換言すれば、活性層11が円柱形状になり、垂直方向で活性層11の径は均一になる。それらの直径は200nm程度になり、円柱形状の活性層11_2と同程度になる。
これにより、活性層11からなるナノワイヤの両端に電極12,18を備えるナノワイヤデバイス(ナノ構造デバイス)1の構成が形成される。
次に、400℃でアニールすることにより、円柱形状の活性層11_2の両端の電極(AuZnNi)12、18をオーミック電極化する(図2G)。ここで、アニール温度は300℃~700℃程度でよい。
最後に、SiO2膜15とSiO2膜19とを除去する。これにより、ナノワイヤデバイス(ナノ構造デバイス)1は分離され、束縛のないフリーな状態となる(図2H)。ここで、SiO2膜15、19の除去には、RIE又はフッ酸系のウェットエッチングを用いる。
上述の作製プロセスにおいて、ライン状のフォトレジストパターン(図3B)を用いれば、図1Bに示すライン状構造のナノ構造デバイス2を作製できる。
本実施の形態に係る作製方法によるナノワイヤデバイス(ナノ構造デバイス)1を、AFMを用いて、図4Aに示すようなSiフォトニック結晶100のトレンチ101に配置できる(A. Yokoo, M. Takiguchi, M. D. Birowosuto, K. Tateno, G. Zhang, E. Kuramochi, A. Shinya, H. Taniyama, and M. Notomi, “Subwavelength Nanowire Lasers on a Silicon Photonic Crystal Operating at Telecom Wavelengths,”ACS Photonics 4, pp.355-362, 2017.)。
このように、Siフォトニック結晶100にあらかじめ配線電極を形成し、ナノワイヤデバイス(ナノ構造デバイス)1の電極12、18を配線電極に合わせるように配置することで、ナノワイヤデバイス(ナノ構造デバイス)1に電流注入することができる。
また、同様に、ライン状構造のナノ構造デバイス2を、図4Bに示すようなSiフォトニック結晶200のトレンチ201に配置できる。
<効果>
本実施の形態に係るナノ構造デバイスの作製方法によれば、ダメージが少ない、オーミック電極を有するナノワイヤデバイスを作製できる。
本実施の形態に係るナノ構造デバイスの作製方法によれば、ダメージが少ない、オーミック電極を有するナノワイヤデバイスを作製できる。
したがって、あらかじめオーミック電極が形成されたナノワイヤデバイスを、配線電極の形成されたSiフォトニック結晶などの基板に配置するだけで、容易に低抵抗な電気接続をすることができる。これにより、Siフォトニック結晶などの基板への配置後に加熱を行う必要がないので、光IC上で既に組み込まれた他の機能素子への影響がない。
また、ナノワイヤ自体が層厚やドーピングが制御された状態であり、ウェットエッチング処理によってドライエッチングによる表面のダメージも低減されているため、高効率なデバイス特性を実現できる。
また、エピタキシャル結晶基板をトップダウン的に加工しナノワイヤを作製するので、ナノワイヤデバイスの作製を高効率化できる。
本実施の形態では、円柱状の活性層およびナノワイヤを例としたが、断面が多角形である柱状の活性層およびナノワイヤでもよい。ここで、活性層およびナノワイヤの径は、断面が円形の場合には直径であり、断面が多角形の場合には頂点から中心までの長さの2倍程度である。
<第2の実施の形態>
本発明の第2の実施の形態に係るナノ構造デバイスの作製方法について、図5A~図6Bを参照して説明する。
本発明の第2の実施の形態に係るナノ構造デバイスの作製方法について、図5A~図6Bを参照して説明する。
<ナノ構造デバイスの構成>
本実施の形態に係るナノ構造デバイス3は、第1の実施の形態と同様に、柱状のナノワイヤデバイスであり、活性層の両端に電極を備える。活性層は、GaN第1層と、GaInN系のMQWと、GaN第2層を備え、それぞれの層厚は3μm、100nm、500nmである。ナノワイヤの断面は円形又は多角形である。
本実施の形態に係るナノ構造デバイス3は、第1の実施の形態と同様に、柱状のナノワイヤデバイスであり、活性層の両端に電極を備える。活性層は、GaN第1層と、GaInN系のMQWと、GaN第2層を備え、それぞれの層厚は3μm、100nm、500nmである。ナノワイヤの断面は円形又は多角形である。
<ナノワイヤデバイスの作製方法>
本実施の形態に係るナノ構造デバイス1の作製方法を、図5A-Iを参照して説明する。図5A-Iの左図と右図それぞれに、ナノ構造デバイス1の作製方法の各工程における試料の概略側面断面図と概略上面透視図とを示す。
本実施の形態に係るナノ構造デバイス1の作製方法を、図5A-Iを参照して説明する。図5A-Iの左図と右図それぞれに、ナノ構造デバイス1の作製方法の各工程における試料の概略側面断面図と概略上面透視図とを示す。
試料に、400nm発光のレーザ構造を有する窒化物半導体エピタキシャル結晶基板(半導体活性層基板)を用いる。窒化物半導体エピタキシャル結晶基板は、サファイアc面基板(第1の基板)上に結晶成長された活性層を備える。活性層は、GaN第1層と、GaInN系のMQWと、GaN第2層を備え、それぞれの層厚は3μm、100nm、500nmである。
第1の実施の形態と同様に、円形パターン又は多角形パターンの電極32とSiO2膜(図示せず)とを作成後、ドライエッチングとウェットエッチングにより柱状の活性層を作製する。その結果、柱状の活性層(微細形状部)31_2と平面状のGaN第1層(以下、「基底層」)311_1がサファイア基板30上に形成される。
柱状の活性層(微細形状部)31_2は、柱状のGaN第1層311_2と、GaInN系のMQW312と、GaN第2層313とを備える。また、柱状の活性層31_2の上面に、電極32が形成される(図5A)。以下、柱状の活性層31_2と電極32とからなる構造を、「柱状ナノ構造3_1」という。
詳細には、本実施の形態では、活性層の上面に円形パターン又は多角形パターンで、順に、電極(第1の電極)32としてPdとPtとAuと、マスクとしてSiO2膜(第1の絶縁膜)を、それぞれの膜厚を30nm、30nm、50nm、100nmとして形成して、600℃、2分間でアニールを行う。
また、半導体加工用ドライエッチングにはBCl3/Cl2を用いたICPエッチングを用い、エッチング深さは1.1μmである。図6Aに、ドライエッチング後の活性層31_1を斜めから撮影したSEM写真(左図)と模式図(右図)を示す。活性層31_1は、底面の径の大きいテーパー状の構造であり、上面の直径は610nm程度で、底面の直径は1020nm程度である。
また、半導体加工用ドライエッチング後の、半導体加工用ウェットエッチングは、TMAH水溶液を用いて、70℃、20分間で施す。図6Bに、ウェットエッチング後の活性層31_2のSEM写真(左図)と模式図(右図)を示す。ドライエッチング後のテーパー形状の活性層31_2が、ウェットエッチング後に均一な径の柱形状になり、その側面は基板に垂直である。また、柱形状の活性層31_2の径は300nm程度に低減する。ここで、柱状の活性層31_2の径は、20nm以上500nm以下であればよい。ここで、活性層の径は、断面が円形の場合には直径であり、断面が多角形の場合には頂点から中心までの長さの2倍程度である。
このように、本実施の形態において、半導体ナノ構造基板は、サファイア基板(第1の基板)30の一方の面上に、順に、基底層311_1と、柱状の活性層(微細形状部)31_2とを備え、柱状の活性層(微細形状部)31_2の一端に、電極(第1の電極)32としてPdとPtとAuを備える。
次に、試料(半導体ナノ構造基板)の表面(柱状の活性層31_2を備える面)全面にSiO2膜(第4の絶縁膜)33を50nmの厚さで、例えば蒸着により形成する。
次に、図5Bに示すように、フォトリソグラフィにより柱ナノ構造3_1近傍にフォトレジストパターン34を作製する。フォトレジストパターン(第1のフォトレジストパターン)34は、フォトレジストが柱ナノ構造3_1を覆い、第1の開口部を有する。第1の開口部は、矩形の開口部(矩形部)の一端にコの字型の開口部を有し、コの字型の開口部が柱ナノ構造3_1すなわち柱状の活性層(微細形状部)31_2を囲むように作製される。このように、第1の開口部は、柱状の活性層(微細形状部)31_2の側面の少なくとも一方の側(第1の開口部の矩形部が配置される側)を囲むように形成される。
次に、フォトレジストパターン34をマスクとして、開口部のSiO2膜33と基底層311_1に対して、SiO2膜33と基底層311_1を合わせて深さ3μmでドライエッチング(第3のドライエッチング)を行う(図5C)。ここで、第3のドライエッチングとして、例えば、SiO2膜33を除去するRIEの後に、引き続きBCl3/Cl2を用いたICPエッチングを用いる。
これにより、基底層311_1において、柱状ナノ構造3_1近傍に、矩形の一端にコの字の形状を有する溝が作製される。ここで、コの字型の溝が柱状ナノ構造3_1の活性層31_2の側面の少なくとも一方の側(第1の開口部の矩形部が配置される側)を囲むように作製される。
次に、フッ酸水溶液(第1のウェットエッチング)を用いて、フォトレジストパターン34の開口部よりSiO2膜33を水平方向にエッチング(除去)して、柱状ナノ構造3_1の活性層31_2の下部においてコの字型の溝に近接する側の側面を露出させる(図5D)。
次に、TMAH水溶液により70℃で柱状ナノ構造3_1の活性層31_2の下部と基底層311_1の一部を、コの字型の溝の側からウェットエッチング(第2のウェットエッチング)する。その結果、柱状ナノ構造3_1の活性層31_2の下部が除去され、残存する活性層31_2がナノワイヤ31_3となる。ここで、柱状ナノ構造3_2は、ナノワイヤ31_3と、その一端に電極32を備えることになる。このとき、基底層311_1に、第1のフォトレジストパターン34の第1の開口部が転写されて溝が形成される。また、第2のウェットエッチングの後に、フォトレジストパターン34を酸素プラズマ照射等により除去する(図5E)。
次に、ドライエッチング(第4のドライエッチング)によりSiO2膜33をエッチングする。エッチングの進行に伴い、柱状ナノ構造3_2のナノワイヤ31_3側面と基底層311_1上面において支持しているSiO2膜33すなわちナノワイヤ31_3の側面のSiO2膜33と基底層311_1の上面のSiO2膜33との接する箇所が薄くなる。その結果、柱状ナノ構造3_2が折れて、柱状ナノ構造3_2を基底層311_1に形成された溝の方向に倒すことができる(図5F)。
このように、柱状ナノ構造3_2を、基底層311_1に第1の開口部が転写されて形成された溝の矩形部分の方向に倒し、柱状ナノ構造3_2をSiO2膜33の支持から分離する。その結果、柱状ナノ構造3_2を溝(矩形部分)に配置でき、溝の段差によって柱状ナノ構造3_2におけるナノワイヤ31_3の他端(電極32を備える面と反対側の端)の面を上方に向けることができる。
次に、上述の柱状ナノ構造3_2と基底層311_1表面を覆うように、SiO2膜(第5の絶縁膜)35を蒸着又はスパッタして、柱状ナノ構造3_2を基底層311_1表面に固定する(図5G)。
次に、フォトリソグラフィ又は電子線リソグラフィによるフォトレジストパターン(第2のフォトレジストパターン)36の形成とRIEにより、ナノワイヤ31_3の他端の面の位置に合せて、SiO2膜35に開口部(第2の開口部)36_2を形成する。(図5H)。
次に、蒸着、リフトオフにより、ナノワイヤ31_3の他端の面に順に、第2の電極38としてTiとPtとAuをそれぞれの厚さを10nm、30nm、250nmとして形成する。
詳細には、TiとPtとAuを蒸着した後、試料を有機溶剤等に浸漬してフォトレジストを除去する。その結果、フォトレジストパターン(第2のフォトレジストパターン)36とSiO2膜35の開口部(第2の開口部)36_2を通して、ナノワイヤ31_3の他端の面に蒸着された電極金属(TiとPtとAu)38が残存する。
このように、ナノワイヤ31_3の他端の面が上向きなので、上方からの蒸着により他端の面に電極金属(TiとPtとAu)38を形成できる。
次に、400℃でアニールして、ナノワイヤ31_3の両端の電極32、38をオーミック電極化する。ここで、アニール温度は300℃~700℃程度でよい。
最後に、SiO2膜35を除去して、ナノワイヤ31_3とその両端のオーミックコンタクト電極32、38とを備えるナノワイヤデバイス3を、基底層311_1および基板30から束縛のないフリーな状態にする(図5I)。ここで、SiO2膜35の除去には、RIE又はフッ酸系のウェットエッチングを用いる。
このように、ナノワイヤデバイス(ナノ構造デバイス)3を、基底層311_1(基板)の所定の位置(例えば、溝)に作製して配置できる。
<効果>
本実施の形態係る作製方法によれば、第1の実施の形態と同様の効果を奏するとともに、ナノワイヤの作製に用いた基板上にそのままナノワイヤを配置することができる。
本実施の形態係る作製方法によれば、第1の実施の形態と同様の効果を奏するとともに、ナノワイヤの作製に用いた基板上にそのままナノワイヤを配置することができる。
さらに、ナノワイヤにおいて基板と分離した側の端面が、基板に形成される溝の段差により上方に向くため、上方からの金属(電極材料)の蒸着により端面での電極形成を可能にする。
これにより、オーミック電極が形成されたナノワイヤすなわち、ナノワイヤデバイス(ナノ構造デバイス)を、配線電極が形成されたフォトニクス結晶などの基板上に容易に作製して配置して、電流を流すことが可能となる。
本発明の実施の形態におけるナノ構造デバイスは、電流注入により、例えば、レーザやLEDなどの発光デバイスとして機能する。
本発明の実施の形態では、活性層に、InP系半導体およびGaN系半導体を用いる例を示したが、これに限らず、GaAs系半導体、ZnSe、SiGe等の他の半導体を用いてもよい。また、活性層がMQWを備える例を示したが、MQWの代わりにInGaAsP等の混晶半導体を備えてダブルヘテロ構造としてもよく、発光デバイスであれば発光層として機能すればよい。また、第1の基板は、活性層の結晶成長に適した基板を用いればよい。
本発明の実施の形態では、ドライエッチングに、RIE、Cl2を用いたICP(誘導結合プラズマ)エッチング、BCl3/Cl2を用いたICPエッチングを用いる例を示したが、これに限らず、エッチング対象となる材料に適したドライエッチングを用いればよい。
本発明の実施の形態では、ウェットエッチングに、フッ酸、TMAH(水酸化テトラメチルアンモニウム)水溶液を用いる例を示したが、これに限らず、エッチング対象となる材料に適したドライエッチングを用いればよい。
本発明の実施の形態では、電極の金属にAuGeNi、Ti/Pt/Auを用いる例を示したが、これに限らず、オーミックコンタクトを形成できる金属を用いればよい。また、誘電体膜として、SiO2膜を用いたが、SiN等の他の誘電体膜であってもよい。
本発明の実施の形態において、ナノ構造デバイスの両端それぞれにp型半導体層、n型半導体層を備えてもよい。
本発明の実施の形態では、半導体ナノワイヤダイオードの作製方法において、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。半導体ナノワイヤダイオードの作製方法の効果を奏するものであればよい。
本発明は、光通信波長帯で動作するフォトニック結晶光デバイスに適用することができる。
1 ナノ構造デバイス
10 第1の基板
11_2 微細形状部
12 第1の電極
13 第1の絶縁膜
15 第2の絶縁膜
16 第2の基板
17 金属膜
18 第2の電極
19 第3の絶縁膜
111_1 基底層
10 第1の基板
11_2 微細形状部
12 第1の電極
13 第1の絶縁膜
15 第2の絶縁膜
16 第2の基板
17 金属膜
18 第2の電極
19 第3の絶縁膜
111_1 基底層
Claims (6)
- 第1の基板の一方の面上に、順に、基底層と、微細形状部とを備え、前記微細形状部の一端に第1の電極を備える半導体ナノ構造基板に対して、
前記半導体ナノ構造基板において前記微細形状部を備える面に、第2の絶縁膜を形成する工程と、
前記半導体ナノ構造基板において前記第2の絶縁膜が形成された面を、金属膜を介して、第2の基板の表面に貼り合わせる工程と、
前記第1の基板の他方の面から前記第1の基板の一部を除去した後に、前記第1の基板の他部と前記基底層の一部に第1のドライエッチングを施す工程と、
前記基底層における前記第1のドライエッチングを施した側の面に、前記微細形状部の位置に略一致して配置されるように、順に、第2の電極と第3の絶縁膜とを形成する工程と、
前記第3の絶縁膜をマスクに用いて、前記基底層に第2のドライエッチングを施す工程と、
アニールにより、前記第1の電極と前記第2の電極とをオーミック電極化する工程と、
前記第2の絶縁膜と、前記第3の絶縁膜とを除去する工程と
を備えるナノ構造デバイスの作製方法。 - 第1の基板の一方の面上に、順に、基底層と、微細形状部とを備え、前記微細形状部の一端に第1の電極を備える半導体ナノ構造基板に対して、
前記微細形状部が柱形状であって、
前記半導体ナノ構造基板において前記微細形状部を備える面に、第4の絶縁膜を形成する工程と、
前記第4の絶縁膜上に、第1の開口部を有する第1のフォトレジストパターンを形成する工程と、
前記第1のフォトレジストパターンをマスクに用いて、前記第4の絶縁膜と前記基底層とに所定の深さで第3のドライエッチングを施す工程と、
前記第1の開口部から前記第4の絶縁膜に第1のウェットエッチングを施し、引き続き、第2のウェットエッチングを施し、前記微細形状部を半導体ナノワイヤに加工する工程と、
前記第1のフォトレジストパターンを除去した後に、前記第4の絶縁膜を除去し、前記半導体ナノワイヤを、前記第1の開口部が転写されて前記基底層に形成された溝に配置する工程と、
前記半導体ナノワイヤと前記基底層の表面を覆うように、第5の絶縁膜を形成する工程と、
前記第5の絶縁膜上に、第2の開口部を有する第2のフォトレジストパターンを形成する工程と、
前記第2のフォトレジストパターンを用いて、前記半導体ナノワイヤの他端に第2の電極を形成する工程と、
アニールにより、前記第1の電極と前記第2の電極とをオーミック電極化する工程と、
前記第5の絶縁膜を除去する工程と
を備え、
前記第1の開口部が前記微細形状部の少なくとも一方の側を囲むように形成され、前記第2の開口部が前記半導体ナノワイヤの他端に合せて位置するように形成される
ことを特徴とするナノ構造デバイスの作製方法。 - 前記第1の基板の一方の面上に、順に、半導体活性層と前記第1の電極と第1の絶縁膜とを備える半導体活性層基板に対して、
前記第1の絶縁膜の上面に、ナノ加工用フォトレジストパターンを形成する工程と、
前記ナノ加工用フォトレジストパターンをマスクに用いて、前記第1の電極と前記第1の絶縁膜にパターン形成用ドライエッチングを施す工程と、
引き続き、前記半導体活性層に所定の厚さで半導体加工用ドライエッチングを施し、引き続き、半導体加工用ウェットエッチングを施し、前記半導体ナノ構造基板を作製する工程と
を備える請求項1又は請求項2に記載のナノ構造デバイスの作製方法。 - 前記ナノ加工用フォトレジストパターンの側面が傾斜している
ことを特徴とする請求項3に記載のナノ構造デバイスの作製方法。 - 前記半導体加工用ウェットエッチングに、水酸化テトラメチルアンモニウム水溶液を用いる
ことを特徴とする請求項3又は請求項4に記載のナノ構造デバイスの作製方法。 - 前記ナノ加工用フォトレジストパターンの径が、500nmより長く1.5μm以下であり、
前記微細形状部の断面の径が20nm以上500nm以下である
ことを特徴とする請求項3から請求項5のいずれか一項に記載のナノ構造デバイスの作製方法。
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