JP2022538463A - 高周波アプリケーション用の埋め込みポーラス層を含む半導体構造 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000010410 layer Substances 0.000 claims abstract description 135
- 239000000758 substrate Substances 0.000 claims abstract description 100
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 239000002344 surface layer Substances 0.000 claims abstract description 24
- 239000011148 porous material Substances 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 9
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 6
- 230000007935 neutral effect Effects 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000001747 exhibiting effect Effects 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- 238000004377 microelectronic Methods 0.000 description 7
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005672 electromagnetic field Effects 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000010943 off-gassing Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 1
- 238000000862 absorption spectrum Methods 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
本発明は、高周波アプリケーション用の半導体構造（１０）に関し、メソポーラス層（３）を含むシリコン製のキャリア基板（２）と、メソポーラス層（３）上の誘電体層（４）と、誘電体層（４）上に配置された表面層（５）と、を含み、半導体構造（１０）は、メソポーラス層（３）が中空の細孔を含み、その内壁が殆ど酸化物で覆われ、この層の厚さが３μmから４０μmの間であり、抵抗率がその厚さ全体に亘って２０ｋΩ・ｃｍより大きく、キャリア基板（２）の抵抗率が０．５Ω・ｃｍから４Ω・ｃｍの間であることが注目に値する。本発明は、また、半導体構造（１０）の製造プロセスに関する。
Description
本発明は、マイクロエレクトロニクス部品用の半導体材料の分野に関する。本発明は、特に、熱安定性及び線形性の観点から、高性能高周波デバイスに適した埋め込みメソポーラスシリコン層を含むＳＯＩ基板構造に関する。
高周波（ＲＦ）デバイスは、電気通信（携帯電話、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）等）の分野で幅広い使用を見出している。これらのデバイスは、主に支持体となるウェーハ状の基板上に製造される。しかしながら、それらＲＦデバイスの集積度及び期待される性能の程度の増加は、それらの性能と、それらが形成される基板の特性とのより強い結合の増加をもたらす。
デバイス／基板の結合の例として、ＲＦデバイスを通って伝搬する高周波信号によって生成された電磁場は、基板のバルク中を貫いて、見出されたどのような荷電粒子とも相互作用をする。これは、信号の非線形歪み（高調波）、挿入損失による信号の電力の無駄な消費、デバイス間のクロストークの問題をもたらす。
したがって、無線周波数信号（１０ＭＨｚ～１００ＧＨｚ）の送信または受信を伴う殆どのアプリケーションにおいて、ＲＦデバイスの製造は、特に、携帯電話規格（２Ｇ、３Ｇ、ＬＴＥ、ＬＴＥ Ａｄｖａｎｃｅｄ、ＬＴＥ Ａｄｖａｎｃｅｄ ＰＲＯ等）の進化の結果、ますます厳しい一連の仕様に合致する基板を要求する。基板材料の特性は、特に、以下を提供する必要がある。
－低い挿入損失（低い信号の減衰）、および良好な線形性（高調波の原因となる信号の歪みが少ない）であり、一般的に、１０００Ω・ｃｍを超える全周波数範囲で実効抵抗率を経て達成される。
－特にＲＦデバイスの動作範囲［－４０℃；１５０℃］における、温度に対する前述の性能の安定性。
－活性層とキャリア基板との間の低い結合容量、一般的に、シリコンの誘電率と等しいか、またはそれ以下の誘電率によって実現される（εsilicon＝１１．７）。
－そして、当然のことながら、良好な機械的強度、マイクロエレクトロニクスデバイスの製造との互換性。
－低い挿入損失（低い信号の減衰）、および良好な線形性（高調波の原因となる信号の歪みが少ない）であり、一般的に、１０００Ω・ｃｍを超える全周波数範囲で実効抵抗率を経て達成される。
－特にＲＦデバイスの動作範囲［－４０℃；１５０℃］における、温度に対する前述の性能の安定性。
－活性層とキャリア基板との間の低い結合容量、一般的に、シリコンの誘電率と等しいか、またはそれ以下の誘電率によって実現される（εsilicon＝１１．７）。
－そして、当然のことながら、良好な機械的強度、マイクロエレクトロニクスデバイスの製造との互換性。
さらに、大量のニーズに合致するため、基板は半導体産業、特にシリコンＣＭＯＳ製造ラインと互換性を有しなければならない。さらに、マスマーケットアプリケーション、特に電気通信（携帯電話、Ｗｉ－Ｆｉ接続、Ｂｌｕｅｔｏｏｔｈ（登録商標）等）の分野で採用されるためには、コストの面で競争力を有しなければならない。
アンテナアダプタやスイッチ、パワーアンプ、低ノイズアンプ、さらにはパッシブ（Ｒ、Ｌ、Ｃ）コンポーネントのような無線周波数（ＲＦ）デバイスは、さまざまなタイプの基板で製造してもよい。
キャリア基板、キャリア基板の上に配置されたトラッピング層、トラッピング層の上に配置された誘電体層及び誘電体層の上に配置された活性半導体層を含む高抵抗率シリコンに基づく基板が知られている。キャリア基板の抵抗率は、通常１ｋオーム・ｃｍより高い。トラップ層は、ドーピングがされていないポリシリコンを含んでもよい。従来技術による高抵抗キャリア基板とトラッピング層との組み合わせは、上記のデバイス／基板の結合の減少を可能にし、したがって、ＲＦデバイスの良好な性能を保証し得る。この点に関して、当業者は、「シリコンオンインシュレータ（ＳＯＩ）技術、製造及び用途」、セクション１０．７及び１０．８、Ｏｌｅｇ ＫｏｎｏｎｃｈｕｋおよびＢｉｃｈ－Ｙｅｎ Ｎｇｕｙｅｎ、Ｗｏｏｄｈｅａｄ Ｐｕｂｌｉｓｈｉｎｇにより発行において、既知の従来技術の高抵抗率半導体基板上に製造されたＲＦデバイスの性能のレビューを見出すであろう。
それでも、ポリシリコントラップ層は、高温熱処理ステップにおいて部分的な再結晶化を受けるという欠点があり、これは、層内のトラップの密度を低下させることに寄与する。携帯電話の規格の変更により、ＲＦコンポーネントの仕様がますます厳しくなるため、このトラップ密度の低下によって引き起こされるデバイスのパフォーマンスへの悪影響は、信頼性の高いアプリケーションでは受け入れられない。
このポリシリコントラップ層に対する１つの代替は、ポーラスシリコン層である。文献ＵＳ２０１７０６２２８４は、埋め込み酸化物（ＢＯＸ）の下に多孔質層を含むＳＯＩ構造を提案しているが、機械的強度とＲＦ性能の望ましいレベルを達成できるようにする厚さの範囲と多孔性特性を明示していない。出願ＷＯ２０１６／０１６５３２は、厚さが１μm未満の非常に薄いメソポーラス層を含むＳＯＩ構造を提案し、この構造は、従来技術で提案されたより厚い（１０μm～８０μmの）ポーラス層とは異なり、要求される機械的強度と優れた高周波性能を提供し、文献ＷＯ２０１６／０１６５３２は、デバイスの製造におけるいくつかのステップ、及び最終的な動作デバイスのためのキャリアの前提条件と互換性がない機械的強度を示す。
この機械的強度の問題に対処するため、文献ＷＯ２０１６／１４９１１３は、ポーラス層の細孔をアモルファスシリコンまたは多結晶シリコン、あるいは酸化シリコンで充填することを提案している。
本発明は、従来技術のものに代わる解決策を提供する。本発明は、特に、高性能高周波デバイスに適したメソポーラスシリコン層を含むＳＯＩ構造に関する。
本発明は、以下を含む無線周波数用の半導体構造に関する。
－メソポーラス層を含むシリコン製のキャリア基板、
－メソポーラス層の上に配置された誘電体層、
－誘電体層の上に配置された表面層。
半導体構造は、
－メソポーラス層は中空の細孔を有し、その内壁が酸化物で覆われ、さらに、メソポーラス層の厚さが３μmから４０μmの間であり、この層の抵抗率はその厚さ全体に亘って２０ｋΩ・ｃｍより大きく、
－キャリア基板の抵抗率は０．５Ω・ｃｍから４Ω・ｃｍの間であることに注目すべきである。
－メソポーラス層を含むシリコン製のキャリア基板、
－メソポーラス層の上に配置された誘電体層、
－誘電体層の上に配置された表面層。
半導体構造は、
－メソポーラス層は中空の細孔を有し、その内壁が酸化物で覆われ、さらに、メソポーラス層の厚さが３μmから４０μmの間であり、この層の抵抗率はその厚さ全体に亘って２０ｋΩ・ｃｍより大きく、
－キャリア基板の抵抗率は０．５Ω・ｃｍから４Ω・ｃｍの間であることに注目すべきである。
本発明の他の有利な非限定的な特徴によれば、単独で、または任意の技術的に実現可能な組み合わせを考慮すると、
・メソポーラス層の厚さは、２０μm未満であり、
・キャリア基板の抵抗率は１Ω・ｃｍから２Ω・ｃｍの間であり、
・表面層は、シリコン、ゲルマニウム、炭化ケイ素、ＩＶ－ＩＶ、ＩＩＩ－Ｖ、またはＩＩ－ＶＩ半導体化合物、及び圧電材料（例えば、ＬｉＮｂＯ3、ＬｉＴａＯ3等）から選択された少なくとも１つの材料で形成され、
・メソポーラス層の気孔率は４０％から６０％の間、好ましくは約５０％であり、
・半導体構造は、表面層の内部及び／または上に生成された高周波デバイスを含む。
・メソポーラス層の厚さは、２０μm未満であり、
・キャリア基板の抵抗率は１Ω・ｃｍから２Ω・ｃｍの間であり、
・表面層は、シリコン、ゲルマニウム、炭化ケイ素、ＩＶ－ＩＶ、ＩＩＩ－Ｖ、またはＩＩ－ＶＩ半導体化合物、及び圧電材料（例えば、ＬｉＮｂＯ3、ＬｉＴａＯ3等）から選択された少なくとも１つの材料で形成され、
・メソポーラス層の気孔率は４０％から６０％の間、好ましくは約５０％であり、
・半導体構造は、表面層の内部及び／または上に生成された高周波デバイスを含む。
本発明はまた、高周波用の半導体構造の製造プロセスに関し、以下を含む。
－ドナー基板の前面について、表面層を区切る埋め込み弱化面を含むドナー基板を提供するステップａ）、
－０．５Ω・ｃｍから４Ω・ｃｍの間の抵抗率を示すシリコン製のキャリア基板を提供するステップｂ）、
－キャリア基板の前部にメソポーラス層を形成するためにキャリア基板を多孔化し、前記メソポーラス層は２０ｋΩ・ｃｍより高い抵抗率を示し、３μｍから４０μｍの間の厚さであるステップｃ）、
－内壁が酸化物で覆われた中空細孔を備えたメソポーラス層を安定化するため、３００℃から４００℃の間の温度の酸化性雰囲気下でキャリア基板をアニールするステップｄ）、
－メソポーラス層の上に誘電体層を堆積させるステップｅ）、
－ドナー基板をその前面を介して誘電体層に取り付けるステップｆ）、
－表面層をキャリア基板に転写するために、埋め込みウィーカンド面に沿って分離するステップｇ）。
－ドナー基板の前面について、表面層を区切る埋め込み弱化面を含むドナー基板を提供するステップａ）、
－０．５Ω・ｃｍから４Ω・ｃｍの間の抵抗率を示すシリコン製のキャリア基板を提供するステップｂ）、
－キャリア基板の前部にメソポーラス層を形成するためにキャリア基板を多孔化し、前記メソポーラス層は２０ｋΩ・ｃｍより高い抵抗率を示し、３μｍから４０μｍの間の厚さであるステップｃ）、
－内壁が酸化物で覆われた中空細孔を備えたメソポーラス層を安定化するため、３００℃から４００℃の間の温度の酸化性雰囲気下でキャリア基板をアニールするステップｄ）、
－メソポーラス層の上に誘電体層を堆積させるステップｅ）、
－ドナー基板をその前面を介して誘電体層に取り付けるステップｆ）、
－表面層をキャリア基板に転写するために、埋め込みウィーカンド面に沿って分離するステップｇ）。
本発明の他の有利な非限定的な特徴によれば、単独で、または任意の技術的に実現可能な組み合わせを考慮すると、
・シリコンキャリア基板の低効率は、１Ω・ｃｍから２Ω・ｃｍの間であり、
・ステップｃ）における多孔化は、電気化学的に行われ、
・ステップｄ）における酸化雰囲気下のアニールの期間は５分から２００分の間であり、
・ステップｄ）は、酸化雰囲気下のアニールの後、４００℃から４５０℃の間、より有利には、４２０℃での中性雰囲気化のアニールを含み、
・ステップｄ）における中性雰囲気化のアニールの期間は２時間から１６時間の間、好ましくは１０時間であり、
・ステップｇ）は、２００℃から５００℃の間、有利には４００℃で行われる分離熱処理を含む。
・シリコンキャリア基板の低効率は、１Ω・ｃｍから２Ω・ｃｍの間であり、
・ステップｃ）における多孔化は、電気化学的に行われ、
・ステップｄ）における酸化雰囲気下のアニールの期間は５分から２００分の間であり、
・ステップｄ）は、酸化雰囲気下のアニールの後、４００℃から４５０℃の間、より有利には、４２０℃での中性雰囲気化のアニールを含み、
・ステップｄ）における中性雰囲気化のアニールの期間は２時間から１６時間の間、好ましくは１０時間であり、
・ステップｇ）は、２００℃から５００℃の間、有利には４００℃で行われる分離熱処理を含む。
本発明の他の特徴及び利点は、以下の本発明の詳細な説明から明らかになり、その説明は添付の図面を参照して与えられる。
図１は、本発明の半導体構造を示す図である。
図２は、本発明の半導体構造の製造プロセスを示す図である。
図３は、本発明の製造プロセスにおける多孔化ステップを行うためのいくつかのオプションを示す図である。
図４は、メソポーポーラス層の厚みによる低効率の測定値を示す図である。
図５は、動作温度に応じたメソポーラス層を備えるキャリア基板上の２次高調波歪み（ＨＤ２）の特性を示す図である。
図６は、メソポーラス層を備えるキャリア基板上の、メソポーラス層の厚さによる２次高調波歪み（ＨＤ２）の特性を示す図である。
図７は、ステップｄ）における安定化アニール後のメソポーラス層の化学結合の変化を示す図である。
説明において、図中の同じ参照記号は同じタイプの要素に使用され得る。図は、理解を容易にするための概略図であり、縮尺通りではない。特に、層のｚ軸に沿う厚さは、ｘ軸、ｙ軸に沿う横方向の寸法に対して縮尺率が異なり、相対的な層の互いの厚さに関しては、図において考慮されていない。図１の座標系（ｘ，ｙ，ｚ）が図２に適用されることに注意すべきである。
本発明は、高周波に適用するための半導体構造（１０）に関する。
半導体構造１０は、第１に、シリコンのキャリア基板２を含み、その抵抗率は０．５Ω・ｃｍから４Ω・ｃｍの間であり、好ましくは１Ω・ｃｍから２Ω・ｃｍの間である（図１）。前記のキャリア基板２は、メソポーラスシリコン層３を含む。ポーラスシリコンには、マクロポーラスシリコン（細孔径が５０ｎｍより大きい）、メソポーラスシリコン（細孔径が２ｎｍから５ｎｍの間）及びマイクロポーラスシリコンとも呼ばれるナノポーラスシリコン（細孔径が２ｎｍ未満）の３つのタイプの形態があることを思い出されたい。
半導体構造１０は、第１に、シリコンのキャリア基板２を含み、その抵抗率は０．５Ω・ｃｍから４Ω・ｃｍの間であり、好ましくは１Ω・ｃｍから２Ω・ｃｍの間である（図１）。前記のキャリア基板２は、メソポーラスシリコン層３を含む。ポーラスシリコンには、マクロポーラスシリコン（細孔径が５０ｎｍより大きい）、メソポーラスシリコン（細孔径が２ｎｍから５ｎｍの間）及びマイクロポーラスシリコンとも呼ばれるナノポーラスシリコン（細孔径が２ｎｍ未満）の３つのタイプの形態があることを思い出されたい。
本発明に係るメソポーラス層３は、中空の細孔を有し、その内壁は殆ど酸化物で覆われ、細孔の内壁の酸化物層の厚さは典型的には約１ナノメートルである。「中空細孔」という用語は、例えば、酸化ケイ素等の固体材料によって満たされていない細孔を意味すると理解される。細孔の内壁の酸化物コーティングは、メソポーラス層３上の安定した状態を与え、Ｓｉ－Ｈｘダングリングボンドのほとんどは、より安定したＳｉ－Ｏ－Ｓｉ結合に置き換えられる。これにより、メソポーラス層３の機械的強度が向上する。
有利には、メソポーラス層３の多孔度は、４０％から６０％の間であり、好ましくは５０％である。この多孔度は、メソポーラス層３の機械的特性と電気的特性との良好なバランスを提供する。
メソポーラス層３の抵抗率は、その厚さ全体に亘って２０ｋΩ・ｃｍよりも高く、この高い抵抗率は、特に、半導体構造１０の製造方法と共に以下でさらに説明されるように、キャリア基板２のために選択された特定の抵抗率範囲に関連する。
さらに、メソポーラス層３の厚さは、３μｍから４０μｍの間であり、有利には、２０μｍ未満である。メソポーラス層３の厚さは、その形態（細孔の安定性、多孔性）と共に、前記の層３の機械的強度を定義する。出願人は、したがって、半導体構造１０の製造をサポートし、最終的な動作デバイスに保持されるのに適した機械的強度をメソポーラス層３に提供する一連の特性を選択した。
加えて、メソポーラス層３の厚さは、－４０℃から２２５℃の間の温度で安定な、その非常に高い抵抗率と組み合わされて、半導体構造１０に高性能な高周波アプリケーションに要求される抵抗率と絶縁の特性を提供する。
半導体構造１０は、メソポーラス層３の上に配置された誘電体層４をも含む。有利には、限定することはないが、誘電体層４は、二酸化ケイ素、窒化ケイ素、酸化アルミニウム等の材料のうちの少なくとも１つを含むであろう。その厚さは１０ｎｍから３μmの間で変化する。
半導体構造１０は、誘電体層４の上に配置された表面層５をさらに含む（図１－（ｉ））。表面層５は、シリコン、ゲルマニウム、炭化ケイ素、ＩＶ－ＩＶ、ＩＩＩ－ＶまたはＩＩ－ＶＩ半導体化合物及び圧電材料（例えば、ＬｉＮｂＯ3、ＬｉＴａＯ3等）から選択される少なくとも１つの材料で形成される。この層の典型的な厚さは、数ｎｍから数μmの間であり、有利には、２００ｎｍから１５００ｎｍの間である。
次に、高周波マイクロエレクトロニクスデバイス６は、半導体構造１０の表面層５の中及び／または上に製造されることができる（図１－（ｉｉ））。前記のＲＦデバイス６は、例えば、マイクロエレクトロニクス技術を使用して製造された、スイッチング回路（「スイッチ」）、アンテナ整合または調整回路（「チューナ」）、または電力増幅回路（「電力増幅器」）を含むことができる。マイクロエレクトロニクス部品の製造には、通常９５０℃から１１００℃、またはそれ以上の高温熱処理を含む、いくつかのステップの実施が要求され得る。上記のメソポーラス層３は、そのような熱処理の後、物理的（機械的強度）及び電気的（抵抗率、荷電粒子をトラップする能力）特性を保持する。
１つの変形例によれば、半導体構造１０は、誘電体層４の上にＲＦデバイス６の層を含み、表面層５は、前記デバイス６の上に配置される（図１－（ｉｉｉ））。この構成は、例えば、表面層５が未だドナー基板に取り付けられている間に、ＲＦデバイス６の層がこの表面層の中または上に生成されるときに得られようにしてもよい。デバイス６の層及び表面層５によって形成されたアセンブリは、スマートカット（登録商標）方法またはドナー基板の結合と化学的機械的薄化を組み合わせた方法から選択され得る層転写技術を使用して誘電体層４に転写されてもよい。
どのような変形例の半導体構造１０であっても、ＲＦデバイスを通って伝搬することを意図され、メソポーラス層３及びキャリア基板２に浸透する高周波信号から生じる電磁場は、メソポーラス層３の温度（通常は約２２５℃まで）に対する高い抵抗率と安定性により、わずかな損失（挿入損失）及び干渉（クロストーク、高調波）しか許容しない。
メソポーラス層３の低い誘電率（約５０％の多孔度を考慮に入れると、シリコンの約半分）もまた、ＲＦデバイス６との低容量結合を促進する。
半導体構造１０のＲＦ性能の安定性は、また、与えられた厚さのメソポーラス層３（低い誘電率）に対して電磁界があまり深く浸透しないこと、及び、基板２の電気的特性が動作温度範囲（従来の高抵抗率基板に対して０．５～４Ω・ｃｍの抵抗率）内で変化しないことによって促進される。
本発明は、また、図１－（ｉ）に示される半導体構造１０の製造プロセスに関する。
このプロセスは、ドナー基板５０の前面に関して表面層５を区切る埋め込み弱化面５１を含むドナー基板５０を提供する第１のステップａ）を含む（図２－（ａ））。
ドナー基板５０は、シリコン、ゲルマニウム、炭化ケイ素、ＩＶ－ＩＶ、ＩＩＩ－ＶまたはＩＩ－ＶＩ半導体化合物及び圧電材料（例えば、ＬｉＮｂＯ3、ＬｉＴａＯ3等）から選択される少なくとも１つの材料から形成されてもよい。それは、さらに、それらの前面及び／または背面に配置される１つまたは複数の追加の層を含んでもよく、これは、例えば誘電体（図２－（ａ）に示されていない）といった任意の性質のものであってもよい。
埋め込み弱化面５１は、定義された深さでドナー基板５０に光種をイオン注入することによって有利に形成される。光種は、水素とヘリウム、または水素とヘリウムの組み合わせから選択することが好ましく、これらの種は、よく知られているスマートカット（登録商標）方法で説明されているように、定義された注入深さの周りのマイクロキャビティの形成を促進し、結果として埋め込み弱化面５１を生じるからである。
例として、表面上に厚さが１０ｎｍから４００ｎｍの間の酸化ケイ素の追加の層を含むシリコン製のドナー基板５０の場合、埋め込み弱化面５１を形成し、４００ｎｍから１５００ｎｍの間の厚さを有する表面層を規定するために、水素イオンは、７６ｋｅＶから１６０ｋｅＶの間の注入エネルギー、１Ｅ１７／ｃｍ2から１．５Ｅ１７／ｃｍ2の間の注入量で注入されることができる。
このプロセスは、また、キャリア基板２を提供するステップｂ）を含む（図２－（ｂ））。キャリア基板２はシリコン製であり、その抵抗率は０．５Ω・ｃｍから４Ω・ｃｍの間である。この非常に狭い抵抗率の範囲は、次のステップｃ）において、高抵抗率及び適切な多孔性のメソポーラス層３を生成するように、出願人によって定義されている。キャリア基板２の抵抗率の範囲は、好ましくは、１Ω・ｃｍから２Ω・ｃｍの間でさえ制限される。
加えて、抵抗率が０．５Ω・ｃｍから４Ω・ｃｍの間（または１Ω・ｃｍから２Ω・ｃｍの間）のシリコン基板は、通常、無線周波数アプリケーションで使用される非常に高い抵抗率（＞１ｋΩ・ｃｍ）の基板と比較して広く利用可能であることに注意すべきである。
このプロセスは、次に、キャリア基板２の前部分にメソポーラス層３を形成させるため、キャリア基板２を多孔化するステップｃ）を含む（図２－（ｃ））。
多孔化ステップは、電気化学的または光電気化学的に行われる。これは、キャリア基板２のシリコンを使用した酸性媒体への陽極溶解に基づく（図３）。実際には、キャリア基板２は、フッ化水素酸２１に基づく溶液に浸漬される。キャリア基板２は、アノードＡと接触しており、カソードＣは、多孔化されるキャリア基板２の面に面して配置される。
シングル（図３－（ａ））またはデュアル（図３－（ｂ））と呼ばれるセル構造の実験装置２０の様々な構成が利用可能である。第１の場合において、キャリア基板２の前面のみが溶液２１に浸漬される。第２の場合において、キャリア基板２の前面及び背面は、同じＨＦ溶液２１または異なる溶液２３のいずれかと接触している。デュアルセルの場合、アノードと接触しているドープされた層を置き換えるために、裏面が照らされてもよい２２。
実験装置２０に配置されたとき、キャリア基板２は、電気分解を受け、電流密度は有利には１ｍＡ／ｃｍ2から５０ｍＡ／ｃｍ2の間であり、溶液２１のＨＦ濃度は３０％より高く、そして有利には添加剤（例えば、イソプロピルアルコール（ＩＰＡ）またはエタノール）を含む。メソポーラスシリコン層３は、したがって、キャリア基板２の前面から形成される（図２－（ｃ））。この多孔化時間は、前記の層３の厚さを定義する。
驚くべきことに、出願人は、０．５Ω・ｃｍから４Ω・ｃｍ、及び、有利には１Ω・ｃｍから２Ω・ｃｍの狭い抵抗率の範囲だけで、キャリア基板２がメソポーラス層３上に、その厚さ全体を通して高い抵抗率（２０ｋΩ・ｃｍより高い）を与えることができることを観察した。この観察は、最初に、メソポーラス層３の抵抗率をその厚さ全体にわたって測定することを可能にするＳＲＰ（拡散抵抗プロファイリング）測定を使用して行われた。抵抗率がそれぞれ６Ω・ｃｍ、２Ω・ｃｍ及び０．２Ω・ｃｍのキャリア基板２上に生成された厚さ１２μｍ、１２μｍ及び１５μｍのメソポーラス層を測定した代表的なＳＰＲ測定は、図４に示される。抵抗率が２Ω・ｃｍのキャリア基板２は、メソポーラス層３が、テストされた他の抵抗率と異なって、その厚さ全体を通して非常に高い抵抗率に達することを許容する。出願人は、したがって、本発明の厚さ全体にわたって２０ｋΩ・ｃｍを超える抵抗率に到達する本発明のメソポーラス層３を許容する基板２について、非常に狭い抵抗率の範囲、具体的には、０．５Ω・ｃｍから４Ω・ｃｍの基板２を特定した。抵抗率が１Ω・ｃｍから２Ω・ｃｍの範囲のキャリア基板２は、厚さ全体に亘って抵抗率が高い（＞２０ｋΩ・ｃｍ）メソポーラス層３を達成するために、より好ましいことに注意すべきである。
この観察の結果は、ＳＲＰによって測定されたメソポーラス層を備えた同様のキャリア基板２での２次高調波歪み（ＨＤ２）特性測定として知られているものによって確認された。この測定は、長さ２ｍｍのコプレーナラインで１５ｄＢｍの出力電力に対して９００ＭＨｚで行われる。詳細な説明が文献ＵＳ２０１５／０１６８３２６に記載されている第２高調波歪み（ＨＤ２）特性評価は、構造１０上に高周波デバイス６を完全に製造する必要がないため、実装することが簡単であり、さらに、それは、特に半導体構造１０の表面層５の中または上に、特徴付けられるキャリア基板２の上に形成され得る高性能の高周波デバイス６を代表することから特に適している。
図５は、動作温度が２０℃～２２５℃の場合のｄＢｍ単位の２次高調波歪み（ＨＤ２と呼ばれる）の測定値を示す。メソポーラス層３を提供するキャリア基板2の高周波性能は、最低動作温度（－７０℃まで）に向かって劣化しないか、またはほとんど劣化しないことに留意されたい。
構造１０の表面層５内及び／またはその上で生成されるＲＦデバイス６の非常に高い性能（例えば、５Ｇモバイルアプリケーションに必要とされる）を保証するため、ＨＤ２値は、－９５ｄＢｍより低く、有利には、－１００ｄＢｍより低くなければならない。メソポーラス層３を備えた抵抗率が２Ω・ｃｍのキャリア基板２は、全動作温度範囲にわたって望まれる動作を示す唯一のものであることが観察される。抵抗率が０．５Ω・ｃｍから４Ω・ｃｍ（好ましくは１Ω・ｃｍから２Ω・ｃｍ）のキャリア基板２上に提供されるメソポーラス層３は、厚さ全体に亘る高抵抗及び動作温度範囲中の安定性の要求される特性を示す。
さらに、メソポーラス層３は、目標とするＲＦ動作を達成するために、少なくとも１０μｍの厚さを有さなければならない。この最小厚さは、様々な厚さのメソポーラス層３を有するキャリア基板２上の２次高調波歪みの測定によって特定される。この測定は、上記と同じ条件で実施される。
図６のグラフのｘ軸は、メソポーラス層３の厚さをμｍ単位で与えている。ｙ軸は、ＨＤ２測定値をｄＢｍで与える。－９５ｄＢｍの目標ＨＤ２値を下回るには、メソポーラス層３の厚さが１０μｍ±０．５μｍより大きくなければならない。
高周波動作の観点からの要求が少ないアプリケーションでは、約－９０ｄＢｍまたは－８０ｄＢｍのＨＤ値を目標値とすることができることに注意されたい。メソポーラス層３の厚さは、図６に示すように、減らすことが可能であり、例えば、－８０ｄＢｍのＨＤ２値を提供するためには、６μｍ±０．５μｍの厚さで充分である。メソポーラス層３は、次に、全動作温度範囲にわたってこの動作を保証する。
メソポーラス層３の厚さの増加は機械的な強度に否定的な影響を及ぼすため、出願人は、半導体構造１０の製造における後続のステップ及びＲＦマイクロエレクトロニクス６の製造におけるステップと互換性のある厚さの範囲を定義し、具体的には３μｍから４０μｍ、有利には２０μｍ未満である。
シリコン製のキャリア基板２上に形成されたメソポーラス層３は、その抵抗率が上記された狭い範囲内にあり、さらに、好ましくは４０％から６０％、好ましくは約５０％の多孔度を示す。
多孔化ステップｃ）の後、製造プロセスは、メソポーラス層３を安定化するために３００℃から４００℃の酸化雰囲気下でキャリア基板２をアニールするステップｄ）を含む（図２－（ｄ））。好ましくは、酸化雰囲気下でのアニール期間は、５分から２００分の間である。
このアニールは、特に細孔の内壁に存在するほとんどのＳｉ－Ｈｘダングリングボンドを、図７に示すように、多くの安定したＳｉ－Ｏ－Ｓｉ結合に置き換えることを許容する。図７は、フーリエ変換赤外分光法を使って得られた、酸化雰囲気下での安定化アニールの前後のメソポーラス層３に存在するＳｉ－Ｈｘ及びＳｉ－Ｏ種の吸収スペクトルを示す。３００℃で１０分間の酸化雰囲気下でのアニール後、より安定したＳｉ－Ｏ結合に有利なＳｉ－Ｈｘ結合に関連するピークの消失に注意すべきである。
上記のように、本発明のメソポーラス層３の細孔は中空のままであり、それらの内壁は、約１ｎｍメートルの厚さの酸化物の薄層で覆われ、メソポーラス層３を安定な状態にする。
有利には、ステップｄ）は、酸化雰囲気下のアフターアニールの後、４００℃から５００℃の間、好ましくは４２０℃の中性雰囲気下のアニールを含む。中性雰囲気下のアニールの期間は、典型的には２時間から１６時間、理想的には１０時間である。
ステップｄ）を行うことは、特に、後に半導体構造１０に適用される熱処理中のどのような脱ガスをも防止し、脱ガスは、前記の構造１０の品質に潜在的な悪影響を与え、さらに、メソポーラス層３を提供するキャリア基板２の曲率（「弓」）は安定化され、半導体構造１０の曲率は、熱処理後にほとんど変化しない。
製造プロセスは、次に、メソポーラス層３上に誘電体層４を堆積するステップｅ）を含む（図２－（ｅ））。有利には、しかし限定することなく、誘電体層４は、二酸化ケイ素、窒化ケイ素、酸化アルミニウム等から選択された少なくとも１つの材料を含むであろう。誘電体層４は、例えば、熱酸化またはＬＰＣＶＤ、ＰＥＣＶＤまたはＨＤＰ堆積の方法によって得られる。それらの厚さは、１０ｎｍから３μmの間で変化することができる。
誘電体層４は、完全にメソポーラス層３上に、または、それに代えて部分的にメソポーラス層３上に、及び部分的にドナー基板５０上に生成されることができることに注意すべきであり、第２の場合、誘電体膜層４は、後続の取り付けステップｆ）の後の全体の厚さを示す。
このプロセスは、ドナー基板５０をその前面を介して誘電体層４に取り付けるステップｆ）を含む（図２－（ｆ））。付着操作は、任意の公知の方法を使用して、好ましくは分子接着による直接結合によって行ってもよい。先行技術の周知の技術は、ここでは詳細に説明されない。しかしながら、取り付け前に、ドナー基板５０及びキャリア基板２は、欠陥及び結合エネルギーに関して結合界面の品質を保証するために、従来の表面活性化及び／または洗浄シーケンスを受けていることを思い出されたい。
プロセス中の次のステップｇ）は、表面層５をキャリア基板２に転写するため、埋め込み弱化面５１に沿って分割することを含み、このようにして、半導体構造１０とドナー基板５０の残部を得る（図２－（ｇ））。好ましくは、ステップｇ）は、２００℃から５００℃の間で行われる熱分離処理を含む。そのような熱処理は、埋め込み弱化面５１の弱化の程度を増大させることができ、この効果は、当業者に周知のスマートカット（登録商標）法の基礎である。
約４００℃の温度は、アセンブリが、ドナー基板５０、誘電体層４、メソポーラス層３、及びキャリア基板２の材料の異なる膨張係数に関するより少ない応力を受けるという点で有利である。具体的には、過度に高い応力は、メソポーラス層３の完全性に影響を与え得る。したがって、維持されている半導体構造１０の機械的強度は、また、低レベルの応力がドナー基板５０／キャリア基板２アセンブリに加えられるように、分離ステップｇ）を実行することを主体とする。
分離の後、ステップｇ）は、結晶及びその表面品質（粗さ、欠陥）を改善するため、表面層５の仕上げのための熱処理を含むことができる。半導体構造１０は、特にメソポーラス層３がステップｄ）で安定化されているため、高温（９００℃から１１００℃または１２００℃でさえ）による熱処理に十分に耐える。
半導体構造１０は、また、高周波マイクロエレクトロニクスデバイスの製造に通常適用される熱処理及び化学処理と互換性を有する。メソポーラス層３は、適切な機械的強度を提供し、その物理的及び電気的特性に影響を与える可能性のある変化を受けないため、以下を提供する。
－挿入損失が少なく（信号の減衰が少ない）、線形性が良好（高調波の原因となる信号の歪みが少ない）、
－特にＲＦデバイスの動作範囲［－４０℃；１５０℃］、さらには約２２５℃までの温度に対する性能の安定性、
－表面層５内／上のＲＦデバイス６とキャリア基板２との間の低容量結合、一般的にシリコンの誘電率よりも低い誘電率によって達成される。
－挿入損失が少なく（信号の減衰が少ない）、線形性が良好（高調波の原因となる信号の歪みが少ない）、
－特にＲＦデバイスの動作範囲［－４０℃；１５０℃］、さらには約２２５℃までの温度に対する性能の安定性、
－表面層５内／上のＲＦデバイス６とキャリア基板２との間の低容量結合、一般的にシリコンの誘電率よりも低い誘電率によって達成される。
本発明の高周波用アプリケーション用の半導体構造１０は、したがって、キャリア基板２において損失または望ましくない干渉を受ける可能性がある高周波信号が伝えられるどのようなアプリケーションにも好適であり、キャリア基板２上に配置されたメソポーラス層３の物理的及び電気的特質がアセンブリに良好な高周波及び機械的特性を提供するからである。
もちろん、本発明は、記載された実施形態及び実施例に限定されず、特許請求の範囲によって定義される本発明の範囲から逸脱しないその変形の実施形態が想定され得る。
Claims (13)
- 高周波アプリケーション用の半導体構造（１０）であって、
メソポーラス層（３）を含むシリコン製のキャリア基板（２）と、
前記メソポーラス層（３）の上に配置された誘電体層（４）と、
前記誘電体層（４）の上に配置された表面層（５）と、を備え、
前記半導体構造は、
メソポーラス層（３）には中空の細孔があり、その内壁は酸化物で覆われ、及び、前記層の厚さが３μｍから４０μｍの間であり、この層の抵抗率が前記厚さの全体に亘って２０ｋΩ・ｃｍより高く、
前記キャリア基板（２）の抵抗率が０．５Ω・ｃｍから４Ω・ｃｍの間であることを特徴とする、半導体構造（１０）。 - 前記メソポーラス層の厚さが２０μm未満であることを特徴とする、請求項１に記載の半導体構造（１０）。
- 前記キャリア基板の抵抗率が、１Ω・ｃｍと２Ω・ｃｍとの間である、請求項１または２に記載の半導体構造（１０）。
- 前記表面層（５）は、シリコン、ゲルマニウム、炭化ケイ素、ＩＶ－ＩＶ、ＩＩＩ－ＶまたはＩＩ－ＶＩ半導体化合物及び圧電材料から選択される少なくとも１つの材料で形成される、請求項１から３のいずれか一項に記載の半導体構造（１０）。
- 前記メソポーラス層（３）の多孔度が、４０％から６０％、好ましくは約５０％であることを特徴とする、請求項１から４のいずれか一項に記載の半導体構造（１０）。
- 前記表面層（５）の内部及び／または上に生成された高周波デバイス（６）を含むことを特徴とする、請求項１から５のいずれか一項に記載の半導体構造（１０）。
- 高周波アプリケーション用の半導体構造（１０）の製造プロセスであって、
ドナー基板（５０）の前面に関して、表面層（５）を区切る埋め込み弱化面（５１）を含む前記ドナー基板（５０）を提供するステップａ）と、
０．５Ω・ｃｍから４Ω・ｃｍの抵抗率を示すキャリア基板（２）を提供するステップｂ）と、
メソポーラス層（３）を形成するため、前記キャリア基板（２）を、前記キャリア基板（２）の前面を多孔化し、前記メソポーラス層（３）が２０ｋΩ・ｃｍより大きい抵抗率を示し、及び３μmから４０μmの厚さであるステップｃ）と、
内壁が酸化物でコーティングされた中空孔を有するメソポーラス層（３）を安定化するために、３００℃から４００℃の間の温度の酸化雰囲気下で前記キャリア基板（２）をアニールするステップｄ）と、
前記メソポーラス層（３）の上に誘電体層（４）を堆積するステップｅ）と、
前記ドナー基板（５０）を、その前面を介して前記誘電体層（４）に取り付けるステップｆ）と、
前記表面層（５）をキャリア基板（２）に転写するために、前記埋め込み弱化面（５１）に沿って分離するステップｇ）と、を含むことを特徴とする、半導体構造（１０）の製造プロセス。 - ステップｂ）において提供される前記キャリア基板（２）の抵抗率が１Ω・ｃｍと２Ω・ｃｍとの間である、ことを特徴とする請求項７に記載の半導体構造（１０）の製造プロセス。
- ステップｃ）において行われる多孔化は、電気化学的に行われることを特徴とする、請求項７または８に記載の半導体構造（１０）の製造プロセス。
- ステップｄ）における前記酸化雰囲気下のアニールの期間は、５分から２００分の間であることを特徴とする、請求項７から９のいずれか一項に記載の半導体構造（１０）の製造方法。
- ステップｄ）は、前記酸化雰囲気下でのアニール後、４００℃から４５０℃の間、有利には４２０℃の温度の中性雰囲気下でのアニールを含むことを特徴とする、請求項１０に記載の半導体構造（１０）の製造プロセス。
- ステップｄ）の前記中性雰囲気下のアニールの期間は、２時間から１６時間の間、好ましくは１０時間であることを特徴とする、請求項１１に記載の半導体構造（１０）の製造プロセス。
- ステップｇ）は、２００℃と５００℃との間、有利には４００℃の温度で行われる分離熱処理を含むことを特徴とする、請求項７から１２のいずれかに記載の半導体構造（１０）の製造プロセス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1907328A FR3098342B1 (fr) | 2019-07-02 | 2019-07-02 | structure semi-conductrice comprenant une couche poreuse enterrée, pour applications RF |
| FR1907328 | 2019-07-02 | ||
| PCT/EP2020/058316 WO2021001066A1 (fr) | 2019-07-02 | 2020-03-25 | Structure semi-conductrice comprenant une couche poreuse enterree, pour applications rf |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022538463A true JP2022538463A (ja) | 2022-09-02 |
| JP7464631B2 JP7464631B2 (ja) | 2024-04-09 |
Family
ID=68138491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021578062A Active JP7464631B2 (ja) | 2019-07-02 | 2020-03-25 | 高周波アプリケーション用の埋め込みポーラス層を含む半導体構造 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20220359272A1 (ja) |
| EP (1) | EP3994722A1 (ja) |
| JP (1) | JP7464631B2 (ja) |
| KR (1) | KR20220025892A (ja) |
| CN (1) | CN114424332A (ja) |
| FR (1) | FR3098342B1 (ja) |
| TW (1) | TW202103320A (ja) |
| WO (1) | WO2021001066A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230108712A1 (en) * | 2021-10-05 | 2023-04-06 | Globalfoundries U.S. Inc. | Ic structure including porous semiconductor layer under trench isolation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4708577B2 (ja) * | 2001-01-31 | 2011-06-22 | キヤノン株式会社 | 薄膜半導体装置の製造方法 |
| US20040262686A1 (en) * | 2003-06-26 | 2004-12-30 | Mohamad Shaheen | Layer transfer technique |
| JP5673170B2 (ja) | 2011-02-09 | 2015-02-18 | 信越半導体株式会社 | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 |
| FR2977075A1 (fr) * | 2011-06-23 | 2012-12-28 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat semi-conducteur, et substrat semi-conducteur |
| FR2977070A1 (fr) | 2011-06-23 | 2012-12-28 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat semi-conducteur comprenant du silicium poreux, et substrat semi-conducteur |
| FR2985812B1 (fr) | 2012-01-16 | 2014-02-07 | Soitec Silicon On Insulator | Procede et dispositif de test de substrats semi-conducteurs pour applications radiofrequences |
| FR3024587B1 (fr) | 2014-08-01 | 2018-01-26 | Soitec | Procede de fabrication d'une structure hautement resistive |
| JP6637515B2 (ja) | 2015-03-17 | 2020-01-29 | グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． | 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層 |
| FR3040108B1 (fr) | 2015-08-12 | 2017-08-11 | Commissariat Energie Atomique | Procede de fabrication d'une structure semi-conductrice avec collage direct temporaire exploitant une couche poreuse |
| US10181428B2 (en) | 2015-08-28 | 2019-01-15 | Skyworks Solutions, Inc. | Silicon on porous silicon |
| FR3062238A1 (fr) | 2017-01-26 | 2018-07-27 | Soitec | Support pour une structure semi-conductrice |
| CN108807284B (zh) * | 2017-04-28 | 2020-06-26 | 环球晶圆股份有限公司 | 一种外延接合基板及其制造方法 |
-
2019
- 2019-07-02 FR FR1907328A patent/FR3098342B1/fr active Active
-
2020
- 2020-03-24 TW TW109109850A patent/TW202103320A/zh unknown
- 2020-03-25 US US17/623,499 patent/US20220359272A1/en active Pending
- 2020-03-25 EP EP20712591.5A patent/EP3994722A1/fr active Pending
- 2020-03-25 KR KR1020227003597A patent/KR20220025892A/ko unknown
- 2020-03-25 JP JP2021578062A patent/JP7464631B2/ja active Active
- 2020-03-25 CN CN202080048789.1A patent/CN114424332A/zh active Pending
- 2020-03-25 WO PCT/EP2020/058316 patent/WO2021001066A1/fr unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TW202103320A (zh) | 2021-01-16 |
| JP7464631B2 (ja) | 2024-04-09 |
| KR20220025892A (ko) | 2022-03-03 |
| CN114424332A (zh) | 2022-04-29 |
| WO2021001066A1 (fr) | 2021-01-07 |
| EP3994722A1 (fr) | 2022-05-11 |
| FR3098342B1 (fr) | 2021-06-04 |
| US20220359272A1 (en) | 2022-11-10 |
| FR3098342A1 (fr) | 2021-01-08 |
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| Date | Code | Title | Description |
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|
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|
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|
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|
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|
| R150 | Certificate of patent or registration of utility model |
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