JP2022537312A - 不揮発性メモリ・セル、不揮発性メモリ・セル・アレイ、及びこれらの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 229910044991 metal oxide Inorganic materials 0.000 claims description 16
- 150000004706 metal oxides Chemical class 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052718 tin Inorganic materials 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 40
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- -1 Ta2O5 Chemical class 0.000 description 3
- 229910003070 TaOx Inorganic materials 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
- H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/32—Material having simple binary metal oxide structure
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Abstract
不揮発性メモリ・セルは、下部電極、導電材料を含んでいる上部電極、下部電極と上部電極の間に挿入された抵抗層、並びに上部電極及び抵抗層の側面を覆う側部を含む。側部は、導電材料の酸化物を含む。不揮発性メモリ・セルは、上部電極の上に配置された接触ワイヤをさらに含む。接触ワイヤの幅は、側部の外側面間の幅より小さい。
Description
関連出願への相互参照
本出願は、２０１９年１０月３０日に出願された米国特許出願第１６／６６９，３９１号「ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ， ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ， ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」、及び２０１９年６月１７日に出願された米国特許仮出願第６２／８６２，３０７号「ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ， ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ， ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」に対する優先権を主張する。米国特許出願第１６／６６９，３９１号は、米国特許仮出願第６２／８６２，３０７号に対する優先権及びその恩恵を主張する。上記の出願は、参照によってそれらの全体が本明細書に組み込まれている。
本出願は、２０１９年１０月３０日に出願された米国特許出願第１６／６６９，３９１号「ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ， ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ， ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」、及び２０１９年６月１７日に出願された米国特許仮出願第６２／８６２，３０７号「ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ， ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ， ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」に対する優先権を主張する。米国特許出願第１６／６６９，３９１号は、米国特許仮出願第６２／８６２，３０７号に対する優先権及びその恩恵を主張する。上記の出願は、参照によってそれらの全体が本明細書に組み込まれている。
本開示は、一般にメモリ・セル及びメモリ・セルの製造方法に関連しており、より詳細には、不揮発性メモリ・セル、不揮発性メモリ・セル・アレイ、及びこれらの製造方法に関連している。
携帯電話、コンピュータ、自動車、ディスプレイ・デバイスなどの多くの電子デバイスには、メモリ・デバイスが含まれている。メモリ・デバイスは、さまざまな目的でデータを格納するために利用されてきた。一般にメモリ・デバイスは、電源が切られた後に、格納されているデータが保持されるのか、又は消去されるのかに応じて、２種類のメモリを含む。揮発性メモリ・デバイスでは、揮発性メモリ・デバイスの電源が切られるたびにデータが消去される。一方、不揮発性メモリ・デバイスに格納されたデータは、電源が切られた後も保持される。
不揮発性メモリ・デバイスは、通常、数万個のメモリ・セルを含んでいるメモリ・アレイを含む。図１は、不揮発性メモリ・デバイスの従来のメモリ・セル１００を示す概略図である。メモリ・セル１００は、下部電極１０２、上部電極１０４、下部電極１０２と上部電極１０４の間に挿入された誘電体層１０６、及び上部電極１０４に接続された金属線１０８を含んでいる。下部電極１０２及び上部電極１０４は、通常、導電材料を含み、一方、誘電体層１０６は、通常、酸化物を含む。従来のメモリ・セル１００には、複数の欠点がある。例えば、構造に起因して、金属線１０８と誘電体層１０６の間、又は金属線１０８と下部電極１０２の間で、短絡が引き起こされることがある。この短絡は、メモリ・セル１００に損傷を与えるか、又はメモリ・セルの正常な機能を妨げる。さらに、誘電体層１０６の酸素がメモリ・セル１００の他の部分に漏れて、メモリ・セル１００の機能を劣化させることがある。
図２は、不揮発性メモリ・デバイスの従来の別のメモリ・セル２００を示す概略図である。メモリ・セル２００は、下部電極２０２、上部電極２０４、下部電極２０２と上部電極２０４の間に挿入された誘電体層２０６、上部電極２０４に接続された上部金属線２０８、下部電極２０２に接続された下部金属線２１０、及び下部金属線２１０と誘電体層２０６の間に配置された絶縁層２１２を含んでいる。絶縁層２１２は、下部電極２０２を絶縁し、上部金属線２０８と下部電極２０２の間の短絡の可能性を減らす。しかし、上部金属線２０８が誘電体層２０６と短絡する可能性がまだある。また、誘電体層２０６の酸素がメモリ・セル２００の他の部分に漏れて、メモリ・セル２００の信頼性を低下させることがある。
本開示の一つの態様は、不揮発性メモリ・セルを対象にする。不揮発性メモリ・セルは、下部電極、導電材料を含んでいる上部電極、下部電極と上部電極の間に挿入された抵抗層、並びに上部電極及び抵抗層の側面を覆う側部を含む。側部は、導電材料の酸化物を含む。不揮発性メモリ・セルは、上部電極の上に配置された接触ワイヤをさらに含む。接触ワイヤの幅は、側部の外側面間の幅より小さい。
一部の実施形態では、不揮発性メモリ・セルは、側部の上に配置された絶縁層、並びに側部及び絶縁層の外面を覆う側壁をさらに含む。接触ワイヤの側面は、絶縁層及び側壁と接触している。
一部の実施形態では、接触ワイヤの底面の一部及び接触ワイヤの側面の一部が、側部と接触する。一部の実施形態では、接触ワイヤの幅が上部電極の幅より大きい。
一部の実施形態では、下部電極は、ＴｉＮ、ＴａＮ、又はＷのうちの少なくとも一つを含む。一部の実施形態では、上部電極は、ＴｉＮ、ＴａＮ、又はＲｕのうちの少なくとも一つを含む。一部の実施形態では、抵抗層は、金属酸化物を含む。一部の実施形態では、抵抗層は、第１の膜及び第１の膜の上に配置された第２の膜を含み、第２の膜は第１の膜と異なっている。第１の膜は、第１の金属酸化物を含む。第２の膜は、第２の金属酸化物を含む。一部の実施形態では、側部は、抵抗層の酸化物をさらに含む。一部の実施形態では、下部電極は、ビア・ホール内に配置され、金属線に接続される。
本開示の別の態様は、不揮発性メモリ・セルを形成するための方法を対象にする。第１の誘電体層が、第１の金属線の上に形成される。第１の誘電体層は、エッチングされて、第１の金属線に達するための第１のビア・ホールを形成する。下部電極が、第１のビア・ホール内に形成される。抵抗層、上部電極、及び第２の誘電体層が、下部電極及び第１の誘電体層の上に形成される。抵抗層及び上部電極が酸化され、上部電極及び抵抗層の側面を覆う側部を形成する。第２の誘電体層及び側部を覆うために、側壁層が形成される。上部電極に達するために、側壁層及び第２の誘電体層を貫通する第２のビア・ホールが形成される。接触ワイヤの幅が側部の外側面間の幅より小さくなるように、接触ワイヤが第２のビア・ホール内に形成される。
本明細書で開示された装置、システム、及び方法のこれら及びその他の特徴に加えて、構造の関連する要素の動作及び機能の方法が、添付の図面を参照して以下の説明及び添付の特許請求の範囲を検討したときに、さらに明らかになり、それらすべてが本明細書の一部を形成する。しかし、それらの図面が単に例示及び説明を目的としており、本開示の制限の定義として意図されていないということが、明確に理解されるべきである。前述の概要及び以下の詳細な説明が、単なる例示及び説明であり、請求される本開示の制限ではないということが、理解されるべきである。
以下の図面を参照することによって、本開示の非限定的な実施形態をさらに容易に理解することができる。
以下では、図面を参照して、本開示の非限定的な実施形態について説明する。本明細書で開示された任意の実施形態の特定の特徴及び態様が、本明細書で開示された任意の他の実施形態の特定の特徴及び態様と共に使用されてよく、かつ／又は組み合わせられてよいということが、理解されるべきである。そのような実施形態が、例として挙げられており、本開示の範囲内の実施形態のうちの少数の単なる例示であるということも、理解されるべきである。本開示が関連している、当業者にとって明らかなさまざまな変更及び修正が、添付の特許請求の範囲においてさらに定義されているような本開示の思想、範囲、及び企図に含まれると見なされる。
本明細書で開示された技術は、従来のメモリ・セルの欠点を克服できるメモリ・セルを提供する。以下の実施形態によって提供される解決策は、製造手順を簡略化することができ、論理プロセスと互換性がある。開示されたメモリ・セルを採用するメモリ・デバイスは、デバイスの信頼性を向上させる安定したメモリ性能を維持する。
ここで、添付の図を使用して実施形態が説明される。最初に、図３Ａ及び３Ｂを参照する。図３Ａは、一実施形態例に従った、Ｘ方向に沿ったメモリ・セル３００の断面図を示す概略図である。図３Ｂは、一実施形態例に従った、Ｙ方向に沿ったメモリ・セル３００の断面図を示す概略図である。メモリ・セル３００は、下部電極３０２、上部電極３０４、下部電極３０２と上部電極３０４の間に挿入された誘電体層３０６、上部電極３０４に接続された上部接触ワイヤ３０８、及び下部電極３０２に接続された下部接触ワイヤ３１０を含んでいる。下部電極３０２、上部電極３０４、及び誘電体層３０６の側面を覆うために、側部３１２が提供されている。絶縁層３１４が、側部３１２の上に配置されている。側部３１２及び絶縁層３１４の外面を覆うために、側壁３１６が提供されている。下部絶縁層３１８が、下部電極３０２の下に配置され、下部接触ワイヤ３１０を絶縁するために提供されている。上部絶縁層３２０が、側壁３１６の上に配置され、上部接触ワイヤ３０８を絶縁するために提供されている。図３Ｂに示されているように、下部電極３０２、上部電極３０４、及び誘電体層３０６の２つの隣接する積み重ねが、側壁３１６及び上部絶縁層３２０によってＹ方向に分離されている。
一部の実施形態では、下部電極３０２は、ＴｉＮ、ＴａＮ、Ｗ、又はその他の適切な導電材料のうちの少なくとも一つを含む。一部の実施形態では、上部電極３０４は、ＴｉＮ、ＴａＮ、Ｒｕ、Ｐｔ、Ｉｒ、Ｗ、及びその他の適切な導電材料のうちの少なくとも一つを含む。誘電体層３０６は、抵抗材料を含んでいる抵抗層であってよい。例えば、誘電体層３０６は、Ｔａ２Ｏ５、ＴａＯｘ、ＷＯｘ、ＴｉＯｘ、ＺｒＯｘなどの一つ又は複数の抵抗金属酸化物を含んでよい。一部の実施形態では、抵抗層３０６は、一つ又は複数の膜を含んでよい。例えば、抵抗層３０６は、第１の膜及び第１の膜の上に配置された第２の膜を含んでよい。第２の膜は、第１の膜と異なっている。一部の実施形態では、第１の膜は第１の金属酸化物を含み、第２の膜は第２の金属酸化物を含む。
上部接触ワイヤ３０８及び下部接触ワイヤ３１０は、金属などの導電材料を含んでよい。例示的な接触ワイヤは、Ｃｕ、Ａｌ、Ａｕ、Ｐｔ、Ｗなどを含む。側部３１２は、上部電極３０４に含まれている導電材料の酸化物を少なくとも含む。一部の実施形態では、側部３１２は、抵抗層３０６の酸化物をさらに含んでよい。一部の実施形態では、側部３１２は、下部電極３０２の酸化物をさらに含んでよい。
絶縁層３１４は、ＳｉＯＮ、ＳｉＮ、ＳｉＯｘ、ＣＳｉＮＨ、ＣＳｉＯＨ、又はその他の絶縁材料を含んでよい。側壁３１６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＴＥＯＳ、ＣＳｉＮＨなどを含んでよい。側壁３１６は、絶縁層３１４の上面及び下部絶縁層３１８の上面を覆うように広がる。上部接触ワイヤ３０８は、側部３１２の外側面間の幅ｄ２より小さい幅ｄ１を有する。上部接触ワイヤ３０８の幅ｄ１は、上部電極３０４の幅ｄ３より大きい。上部接触ワイヤ３０８の底面の一部及び上部接触ワイヤ３０８の側面の一部が、側部３１２と接触している。さらに、上部接触ワイヤ３０８の側面が、絶縁層３１４及び側壁３１６と接触している。
示されている実施形態では、下部電極３０２、上部電極３０４、及び抵抗層３０６の側面／サイド面が、絶縁性の側部３１２で覆われており、絶縁性の側部３１２は、上部接触ワイヤ３０８と抵抗層３０６の間、及び上部接触ワイヤ３０８と下部電極３０２の間の短絡の可能性を大幅に減らす。さらに、抵抗層３０６の側面／サイド面を覆う側部３１２は、抵抗層３０６からメモリ・セル３００の他の部分への酸素の拡散を効果的に妨げる。これらの構造は、メモリ・セル３００の性能及び信頼性を改善する。特に、メモリ・セル３００の保持能力を改善することができる。
図４Ａは、一実施形態例に従った、Ｘ方向に沿った別のメモリ・セル４００の断面図を示す概略図である。図４Ｂは、一実施形態例に従った、Ｙ方向に沿ったメモリ・セル４００の断面図を示す概略図である。メモリ・セル４００は、下部電極４０２、上部電極４０４、下部電極４０２と上部電極４０４の間に挿入された誘電体／抵抗層４０６、上部電極４０４に接続された上部接触ワイヤ４０８、及び下部電極４０２に接続された下部接触ワイヤ４１０を含んでいる。上部電極４０４及び誘電体層４０６の側面を覆うために、側部４１２が提供されている。絶縁層４１４が、側部４１２の上に配置されている。側部４１２及び絶縁層４１４の外面を覆うために、側壁４１６が提供されている。下部絶縁層４１８が、下部接触ワイヤ４１０の上に配置され、下部電極４０２を絶縁するために提供されている。上部絶縁層４２０が、側壁４１６の上に配置され、上部接触ワイヤ４０８を絶縁するために提供されている。図４Ｂに示されているように、下部電極４０２、上部電極４０４、及び誘電体層４０６の２つの隣接する積み重ねが、側壁４１６及び上部絶縁層４２０によってＹ方向に分離されている。
メモリ・セル４００は、下部電極４０２が下部絶縁層４１８内のビア・ホール内に配置され、下部接触ワイヤ４１０に接続されていることを除いて、図３Ａ及び３Ｂに示されているメモリ・セル３００に類似している。メモリ・セル４００では、側部４１２は、上部電極４０４に含まれている導電材料の酸化物を少なくとも含む。一部の実施形態では、側部４１２は、抵抗層４０６の酸化物をさらに含んでよい。示されている実施形態では、側部４１２は、下部電極４０２の酸化物を含まなくてよい。
上部接触ワイヤ４０８は、側部４１２の外側面間の幅ｄ５より小さい幅ｄ４を有する。上部接触ワイヤ４０８の幅ｄ４は、上部電極４０４の幅ｄ６より大きい。下部電極４０２は、上部電極４０４又は抵抗層４０６の幅ｄ６より小さい幅ｄ７を有する。
上部電極４０４及び抵抗層４０６の側面／サイド面が、絶縁側部４１２で覆われており、絶縁側部４１２は、上部接触ワイヤ４０８と抵抗層４０６の間の短絡の可能性を減らす。さらに、下部電極４０２が下部絶縁層４１８のビア・ホールに埋め込まれており、下部絶縁層４１８は、上部接触ワイヤ４０８と下部電極４０２の間の短絡の可能性を減らす。さらに、抵抗層４０６の側面／サイド面を覆う側部４１２は、抵抗層４０６からメモリ・セル４００の他の部分への酸素の拡散を効果的に妨げる。これらの構造は、メモリ・セル４００の性能及び信頼性を改善する。
図５Ａは、一実施形態例に従って、Ｘ方向に沿った別のメモリ・セル５００の断面図を示す概略図である。図５Ｂは、一実施形態例に従って、Ｙ方向に沿ったメモリ・セル５００の断面図を示す概略図である。メモリ・セル５００は、下部電極５０２、上部電極５０４、下部電極５０２と上部電極５０４の間に挿入された誘電体／抵抗層５０６、上部電極５０４に接続された上部接触ワイヤ５０８、及び下部電極５０２に接続された下部接触ワイヤ５１０を含んでいる。上部電極５０４及び誘電体層５０６の側面を覆うために、側部５１２が提供されている。絶縁層５１４が、側部５１２の上に配置されている。側部５１２及び絶縁層５１４の外面を覆うために、側壁５１６が提供されている。下部絶縁層５１８が、下部接触ワイヤ５１０の上に配置され、下部電極５０２を絶縁するために提供されている。上部絶縁層５２０が、側壁５１６の上に配置され、上部接触ワイヤ５０８を絶縁するために提供されている。
図５Ｂに示されているように、抵抗層５０６及び上部電極５０４が、複数のメモリ・セル５００を接続するＹ方向に沿った線構造として形成される。下部電極５０２の各々は、下部絶縁層５１８によって分離されている。
図４Ａ及び４Ｂのメモリ・セル４００と同様に、Ｘ方向において、上部接触ワイヤ５０８は、側部５１２の外側面間の幅ｄ９より小さい幅ｄ８を有する。上部接触ワイヤ５０８の幅ｄ８は、上部電極５０４の幅ｄ１０より大きい。下部電極５０２は、上部電極５０４又は抵抗層５０６の幅ｄ８より小さい幅ｄ１１を有する。
上部電極５０４及び抵抗層５０６の側面／サイド面が、絶縁側部５１２で覆われており、絶縁側部５１２は、上部接触ワイヤ５０８と抵抗層５０６の間の短絡の可能性を減らす。下部電極５０２が下部絶縁層５１８のビア・ホールに埋め込まれており、下部絶縁層５１８は、上部接触ワイヤ５０８と下部電極５０２の間の短絡の可能性を減らす。さらに、抵抗層５０６の側面／サイド面を覆う側部５１２は、抵抗層５０６からメモリ・セル５００の他の部分への酸素の拡散を効果的に妨げる。これらの構造は、メモリ・セル５００の性能及び信頼性を改善する。
本明細書で開示されたメモリ・セルは、メモリ・デバイスのメモリ・アレイを形成するために使用されることができる。図６は、一実施形態例に従って、本開示と一致するメモリ・セルを含んでいるメモリ・アレイ６００の一部を示している。メモリ・アレイ６００は、複数のメモリ・セル６０２を含んでいる。メモリ・セルの各々は、抵抗素子６０４及びトランジスタ６０６を含んでよい。メモリ・アレイ６００は、ワード線６１０及びビット線６２０を含んでいる交差点構成で配置されている。ワード線６１０及びビット線６２０は、互いに直角に伸びている。抵抗メモリ・セル６０２が、ワード線６１０及びビット線６２０の各交点にある。ワード線６１０は、ワード線デコーダ６１５に結合され、ワード線デコーダ６１５は、抵抗メモリ・セル６０２の対応する行に接続されたワード線のうちの一つを選択する。ビット線６２０は、ビット線デコーダ６２５に結合され、ビット線デコーダ６２５は、抵抗メモリ・セル６０２の対応する列に接続されたビット線のうちの一つを選択する。メモリ・アレイ６００は、ワード線６１０と並行して伸びる複数のソース線６３０をさらに含んでいる。一部の実施形態では、ソース線６３０は、代わりにビット線６２０と並行して伸びてよい。
トランジスタ６０６のゲートが、ワード線６１０に接続されている。トランジスタ６０６のソース端子がソース線６３０に接続され、トランジスタ６０６のドレイン端子が、抵抗素子６０４の一つの端子に接続されている。抵抗素子６０４の別の端子が、ビット線６２０に接続されている。選択されたワード線及び選択されたビット線の交点にある抵抗メモリ・セル６０２は、選択されたワード線６１０及び選択されたビット線６２０を介して抵抗メモリ・セル６０２の両端に加えられる各電圧パルスの持続時間、大きさ、及び極性に応じて、読み取り操作、リセット操作、又は設定操作を受ける。
上記の説明と一致するメモリ・セルを含んでいるメモリ・アレイは、さまざまな電子デバイス及びシステムに適用されてよい。例えば、メモリ・アレイは、マイクロコントローラ・ユニット、無線周波数識別システムなどの一部であってよい。
ここで、上記の実施形態と一致するメモリ・セルを形成するための方法が、図７を参照して説明される。図７は、一実施形態に従った、メモリ・セルを形成するための方法７００を示すフロー・チャートである。７０２で、第１の誘電体層が、第１の金属線の上に形成される。７０４で、第１の誘電体層が、エッチングされて、第１の金属線に達するための第１のビア・ホールを形成する。７０６で、下部電極が、第１のビア・ホール内に形成される。７０８で、抵抗層、上部電極、及び第２の誘電体層が、下部電極及び第１の誘電体層の上に形成される。７１０で、抵抗層及び上部電極が酸化され、上部電極及び抵抗層の側面を覆う側部を形成する。７１２で、第２の誘電体層及び側部を覆うために、側壁層が形成される。７１４で、上部電極に達するために、側壁層及び第２の誘電体層を貫通する第２のビア・ホールが形成される。７１６で、接触ワイヤの幅が側部の外側面間の幅より小さくなるように、接触ワイヤが第２のビア・ホール内に形成される。
上記の実施形態と一致するメモリ・セルを形成するための別の方法が、図８Ａ～８Ｗを参照して説明される。図８Ａ～８Ｗは、さまざまな実施形態例に従って、メモリ・セルを形成するためのプロセス・フローを示す概略図である。最初に、図８Ａを参照する。金属線８０２ａ及び８０２ｂを含んでいる複数の下部金属線８０２が、基板８００の上に形成される。図８Ａに示されていないが、基板８００は、メモリ・セルを制御するための他の回路を含んでよい。次に、第１の誘電体層８０４が、下部金属線８０２及び基板８００の上に成膜される。第１の誘電体層８０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はその他の絶縁材料を含んでよい。第１の誘電体層８０４は、物理蒸着法又は化学蒸着法を使用して成膜されてよい。
図８Ｂを参照すると、フォトレジスト８０６が、第１の誘電体層８０４の上に成膜されている。フォトリソグラフィ・ステップがフォトレジスト８０６に対して実行され、フォトレジスト８０６内に、第１の誘電体層８０４の表面を露出する開口部８１０を形成する。図８Ｃを参照すると、第１の誘電体層８０４が、下部金属線８０２の表面に達するように、開口部８１０でエッチングされる。フォトレジスト８０６が、第１の誘電体層８０４の上面から除去され、第１のビア・ホール８１０（図８Ｄ）を形成する。次に、導電層８１２が、第１の誘電体層８０４の上及び第１のビア・ホール８１０内に成膜される（図８Ｅ）。導電層８１２を第１のビア・ホール８１０内に残して、第１の誘電体層８０４の表面から導電層８１２を除去するために、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｓｍ ｐｏｌｉｓｈｉｎｇ）法が採用される（図８Ｆ）。ビア・ホール内の導電層８１２は、不揮発性メモリ・セルの下部電極８１４を形成する。
次に、図８Ｇを参照すると、一つ又は複数の金属酸化物（ＭＯｘ）を含んでいる抵抗層８１６が、図８Ｆに示されている構造の上に成膜されている。一部の実施形態では、抵抗層８１６は、Ｔａ２Ｏ５、ＴａＯｘなどの一つ又は複数の抵抗金属酸化物を含んでよい。一部の実施形態では、抵抗層８１６は、一つ又は複数の膜を含んでよい。例えば、抵抗層８１６は、第１の膜及び第１の膜の上に配置された第２の膜を含んでよい。第２の膜は、第１の膜と異なっている。一部の実施形態では、第１の膜は第１の金属酸化物を含み、第２の膜は第２の金属酸化物を含む。例えば、最初に、Ｔａ２Ｏ５の第１の膜が下部電極８１４及び第１の誘電体層８０４の上に成膜される。次に、ＴａＯｘの第２の膜が第１の膜の上に成膜される。その後、導電層８１８が抵抗層８１６の上に成膜され（図８Ｈ）、それに続いて、導電層８１８の上の第２の誘電体層８２０の成膜が実行される（図８Ｉ）。さらに、フォトレジストが第２の誘電体層８２０にコーティングされ、フォトレジスト・パターン８２２を形成するようにパターン形成される（図８Ｊ）。一部の実施形態では、フォトレジストをパターン形成することは、フォトレジスト・パターン８２２が幅方向に金属線８０２ａに揃えられるように、金属線８０２ａをマスクとして使用して実行されてよい。
第２の誘電体層８２０が、フォトレジスト・パターン８２２でエッチングされて、残りの第２の誘電体層８２４を形成する（図８Ｋ）。次に、フォトレジスト・パターン８２２がはぎ取られ、第２の誘電体層８２４を露出する（図８Ｌ）。一部の実施形態では、フォトレジスト・パターン８２２は、フォトレジスト灰化法によってはぎ取られる。例えば、反応種（例えば、酸素又はフッ素）を生成するために、プラズマ源が採用されてよい。反応種は、フォトレジスト・パターン８２２と反応して灰を形成し、この灰は真空ポンプを使用して除去される。次に、導電層８１８が、第２の誘電体層８２４をマスクとして使用してエッチングされ、メモリ・セルの上部電極８２６を形成する（図８Ｍ）。その後、抵抗層８１６も、第２の誘電体層８２４をマスクとして使用してエッチングされ、残りの抵抗層８２８を形成する（図８Ｎ）。
図８Ｏを参照すると、上部電極８２６及び抵抗層８２８が、酸化プロセスを受けて、上部電極８３０及び抵抗層８２８の側面を覆う側部８３０を形成する。側部８３０は、上部電極８３０の導電材料の酸化物を少なくとも含む。一部の実施形態では、側部８３０は、抵抗層８２８の酸化物をさらに含んでよい。
酸化プロセスの後に、第２の誘電体層８２４、側部８３０、及び第１の誘電体層８０４を覆うために、側壁層８３２が基板８００の上に成膜される（図８Ｐ）。一部の実施形態では、側壁層８３２は酸化ケイ素を含む。例えば、側壁層８３２を形成するために、テトラエトキシシラン（ＴＥＯＳ）が採用されてよい。一部の実施形態では、次に、厚い絶縁層８３４が側壁層８３２の上に成膜される（図８Ｑ）。一部の実施形態では、絶縁層８３４は、ＴＥＯＳ又はその他の適切な絶縁材料を使用して形成されてよい。その後、絶縁層８３４の不均一な表面が、ＣＭＰ法によって平坦化される（図８Ｒ）。
さらに、フォトレジスト８３６が絶縁層８３４の平面にコーティングされ、金属線８０２ｂに対応する絶縁層８３４内の穴８３８を開けるようにパターン形成される（図８Ｓ）。絶縁層８３４、側壁層８３２、及び第１の誘電体層８０４が、フォトレジスト８３６の穴８３８に、金属線８０２ｂの表面を露出する溝８４０を形成するようにパターン形成され、その後、残りのフォトレジスト８３６がはぎ取られる（図８Ｔ）。次に、別のフォトレジスト８４２が基板８００にコーティングされ、上部電極８２６及び溝８４０にそれぞれ対応する２つの開口部８４４及び８４６を形成するようにパターン形成される（図８Ｕ）。
図８Ｖを参照すると、フォトレジスト８４２の開口部８４４を使用して第２のビア・ホール８４８が形成されている。第２のビア・ホールは、絶縁層８３４、第２の誘電体層８２４上の側壁層９３２、第２の誘電体層８２４を貫通し、上部電極８２６の表面に達する。さらに、フォトレジスト８４２の開口部８４６を使用して第３のビア・ホール８５０が形成される。第３のビア・ホール８５０は、溝８４０と一致し、溝８４０の幅より大きい幅を有する。次に、フォトレジスト８４２が基板８００からはぎ取られる。ここで図８Ｗを参照すると、その後、金属層が基板８００の上に成膜され、第２のビア・ホール８４８、第３のビア・ホール８５０、及び溝８４０を埋める。ＣＭＰプロセスが実行され、余分な金属層を絶縁層８３４から除去し、メモリ・セル８５４の上部接触線８５２及び金属線８０２ｂへの接触配線８５６を形成する。
図８Ｗに示されているように、上部接触線８５２の幅ｄ２０が、側部８３０の外側面間の幅ｄ２１より小さくなるように、上部接触線８５２が形成されている。上部接触線８５２の幅ｄ２０は、上部電極８２６の幅ｄ２２より大きくなるように形成される。上部電極８２６及び抵抗層８２８の側面／サイド面が、絶縁側部８３０で覆われており、絶縁側部８３０は、上部接触線８５２と抵抗層８２８の間の短絡の可能性を減らす。さらに、下部電極８１４が第１の誘電体層８０４の第１のビア・ホール８１０に埋め込まれており、第１の誘電体層８０４は、上部接触線８５２と下部電極８１４の間の短絡の可能性を減らす。さらに、抵抗層８２８の側面／サイド面を覆う側部８３０は、抵抗層８２８からメモリ・セル８５４の他の部分への酸素の拡散を効果的に妨げる。これらの構造は、メモリ・セル８５４の性能及び信頼性を改善する。
図８Ａ～８Ｗに示された実施形態が例であるということが、理解されるべきである。当業者は、方法、プロセス、及びステップが、本開示の思想から逸脱することなく、さまざまな程度に変更されてよいということを理解するであろう。
開示された原理の例及び特徴が本明細書において説明されたが、開示された実施形態の思想及び範囲から逸脱することなく、変更、適応、及びその他の実装が可能である。また、単語「備えている」、「有している」、「包含している」、及び「含んでいる」、並びにその他の類似する形態は、意味において同等であるよう意図されており、これらの単語のうちのいずれか一つに従う一つ又は複数の項目が、そのような一つ又は複数の項目の網羅的リストになるように作られていない、又は、示された一つ又は複数の項目のみに限定されるように作られていないという点において、無制限であるよう意図されている。本明細書及び添付の特許請求の範囲において使用されるとき、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」が、特に文脈によって明確に指示されない限り、複数の参照を含むということにも注意しなければならない。
本明細書において示された実施形態は、当業者が開示された内容を実践できるようにするために、十分詳細に説明された。本開示の範囲から逸脱することなく、構造的及び論理的置換及び変更が行われるように、その他の実施形態が使用され、本開示から派生してよい。したがって、この「発明を実施するための形態」は、制限する意味で受け取られるべきではなく、さまざまな実施形態の範囲は、添付の特許請求の範囲に権利が与えられるあらゆる同等のものと共に、添付の特許請求の範囲によってのみ定義される。
Claims (20)
- 下部電極と、
導電材料を含んでいる上部電極と、
前記下部電極と前記上部電極の間に挿入された抵抗層と、
前記上部電極及び前記抵抗層の側面を覆う側部であって、前記導電材料の酸化物を含んでいる、側部と、
前記上部電極の上に配置された接触ワイヤと、を備えている不揮発性メモリ・セルであって、
前記接触ワイヤの幅が、前記側部の外側面間の幅より小さい、不揮発性メモリ・セル。 - 前記側部の上に配置された絶縁層と、
前記側部及び前記絶縁層の外面を覆う側壁と、をさらに備え、
前記接触ワイヤの側面が、前記絶縁層及び前記側壁と接触する、請求項１に記載の不揮発性メモリ・セル。 - 前記接触ワイヤの底面の一部及び前記接触ワイヤの側面の一部が前記側部と接触する、請求項１に記載の不揮発性メモリ・セル。
- 前記接触ワイヤの前記幅が前記上部電極の幅より大きい、請求項１に記載の不揮発性メモリ・セル。
- 前記下部電極が、ＴｉＮ、ＴａＮ、又はＷのうちの少なくとも一つを含む、請求項１に記載の不揮発性メモリ・セル。
- 前記上部電極が、ＴｉＮ、ＴａＮ、Ｒｕ、Ｐｔ、Ｉｒ、又はＷのうちの少なくとも一つを含む、請求項１に記載の不揮発性メモリ・セル。
- 前記抵抗層が金属酸化物を含む、請求項１に記載の不揮発性メモリ・セル。
- 前記抵抗層が、第１の膜及び前記第１の膜の上に配置された第２の膜を含み、前記第２の膜が第１の膜と異なっている、請求項１に記載の不揮発性メモリ・セル。
- 前記第１の膜が第１の金属酸化物を含み、
前記第２の膜が第２の金属酸化物を含む、請求項８に記載の不揮発性メモリ・セル。 - 前記側部が前記抵抗層の酸化物をさらに含む、請求項１に記載の不揮発性メモリ・セル。
- 前記下部電極がビア・ホール内に配置され、金属線に接続される、請求項１に記載の不揮発性メモリ・セル。
- 不揮発性メモリ・セルを形成するための方法であって、
第１の誘電体層を第１の金属線の上に形成することと、
第１のビア・ホールをエッチングして、前記第１の金属線に達することと、
前記第１のビア・ホール内に下部電極を形成することと、
抵抗層、上部電極、及び第２の誘電体層を、前記下部電極及び前記第１の誘電体層の上に形成することと、
前記抵抗層及び前記上部電極を酸化して、前記上部電極及び前記抵抗層の側面を覆う側部を形成することと、
前記第２の誘電体層及び前記側部を覆う側壁層を形成することと、
前記上部電極に達するために、前記側壁層及び前記第２の誘電体層を貫通する第２のビア・ホールを形成することと、
接触ワイヤの幅が前記側部の外側面間の幅より小さくなるように、前記接触ワイヤを前記第２のビア・ホール内に形成することと、を含む、方法。 - 前記接触ワイヤの前記幅が前記上部電極の幅より大きい、請求項１２に記載の方法。
- 前記接触ワイヤの側面が前記側壁層及び前記第２の誘電体層と接触する、請求項１２に記載の方法。
- 前記接触ワイヤの底面の一部及び前記接触ワイヤの側面の一部が前記側部と接触する、請求項１２に記載の方法。
- 前記下部電極が、ＴｉＮ、ＴａＮ、又はＷのうちの少なくとも一つを含む、請求項１２に記載の方法。
- 前記上部電極が、ＴｉＮ、ＴａＮ、Ｒｕ、Ｐｔ、Ｉｒ、又はＷのうちの少なくとも一つを含む、請求項１２に記載の方法。
- 前記抵抗層が金属酸化物を含む、請求項１２に記載の方法。
- 前記抵抗層が、第１の膜及び前記第１の膜の上に配置された第２の膜を含み、前記第２の膜が前記第１の膜と異なっている、請求項１２に記載の方法。
- 前記第１の膜が第１の金属酸化物を含み、
前記第２の膜が第２の金属酸化物を含む、請求項１９に記載の方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962862307P | 2019-06-17 | 2019-06-17 | |
| US62/862,307 | 2019-06-17 | ||
| US16/669,391 US11227994B2 (en) | 2019-06-17 | 2019-10-30 | Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same |
| US16/669,391 | 2019-10-30 | ||
| PCT/US2020/036832 WO2020257005A1 (en) | 2019-06-17 | 2020-06-09 | Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022537312A true JP2022537312A (ja) | 2022-08-25 |
| JP7383735B2 JP7383735B2 (ja) | 2023-11-20 |
Family
ID=73746070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021575030A Active JP7383735B2 (ja) | 2019-06-17 | 2020-06-09 | 不揮発性メモリ・セル、不揮発性メモリ・セル・アレイ、及びこれらの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11227994B2 (ja) |
| JP (1) | JP7383735B2 (ja) |
| CN (2) | CN113424318B (ja) |
| WO (1) | WO2020257005A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11844291B2 (en) * | 2021-06-21 | 2023-12-12 | United Microelectronics Corp. | Semiconductor memory device and fabrication method thereof |
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2019
- 2019-10-30 US US16/669,391 patent/US11227994B2/en active Active
-
2020
- 2020-06-09 CN CN202080012917.7A patent/CN113424318B/zh active Active
- 2020-06-09 WO PCT/US2020/036832 patent/WO2020257005A1/en active Application Filing
- 2020-06-09 CN CN202211085415.4A patent/CN115440883A/zh active Pending
- 2020-06-09 JP JP2021575030A patent/JP7383735B2/ja active Active
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- 2021-12-02 US US17/540,486 patent/US11950519B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200395539A1 (en) | 2020-12-17 |
| JP7383735B2 (ja) | 2023-11-20 |
| US11227994B2 (en) | 2022-01-18 |
| US20220093856A1 (en) | 2022-03-24 |
| CN113424318A (zh) | 2021-09-21 |
| CN115440883A (zh) | 2022-12-06 |
| US11950519B2 (en) | 2024-04-02 |
| CN113424318B (zh) | 2022-09-27 |
| WO2020257005A1 (en) | 2020-12-24 |
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