TWI819952B - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TWI819952B TWI819952B TW112101324A TW112101324A TWI819952B TW I819952 B TWI819952 B TW I819952B TW 112101324 A TW112101324 A TW 112101324A TW 112101324 A TW112101324 A TW 112101324A TW I819952 B TWI819952 B TW I819952B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- semiconductor device
- resistive layer
- electrode
- conductive
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000000034 method Methods 0.000 title description 18
- 239000010410 layer Substances 0.000 claims description 224
- 239000011241 protective layer Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 description 41
- 239000000463 material Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 19
- 239000004020 conductor Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 9
- 239000007772 electrode material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
一種半導體裝置，包括一電阻器。電阻器包括相鄰的2個底電極、電阻層、頂電極以及導電側壁。電阻層設置於2個底電極上。頂電極設置於電阻層上。導電側壁環繞頂電極，且電性連接於頂電極與此2個底電極中的一底電極。頂電極在第一方向上重疊於此2個底電極，並沿著不同於第一方向的第二方向延伸於此2個底電極上。
Description
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種電阻式記憶裝置及其製造方法。
近來，人類對於半導體裝置的需求持續提高。在半導體裝置中，具有電阻式記憶裝置的新興技術。電阻式記憶裝置是藉由改變記憶材料的電阻來運作，並可讀取和寫入電阻以指示所儲存的資料。然而，目前的電阻式記憶裝置的結構及製造方法仍有進一步的改善的空間。
本發明係有關於一種半導體裝置及其製造方法，可節省製造時間及成本。
根據本發明之一實施例，提出一種半導體裝置。半導體裝置包括一電阻器。電阻器包括相鄰的2個底電極、一電阻層、一頂電極以及一導電側壁。電阻層設置於此2個底電極上。頂電極設置於電阻層上。導電側壁環繞頂電極，且電性連接於頂電極與此2個底電極中的一底電極。其中，頂電極在一第一方向上重疊於此2個底電極，並沿著不同於第一方向的一第二方向延伸於此2個底電極上。
根據本發明之另一實施例，提出一種半導體裝置的製造方法。半導體裝置的製造方法包括形成一電阻器。電阻器的形成步驟包括：形成相鄰的2個底電極；形成一電阻層於此2個底電極上；形成一頂電極於電阻層上；以及形成一導電側壁環繞頂電極，且電性連接於頂電極與底電極。其中，頂電極在一第一方向上重疊於此2個底電極，並沿著不同於第一方向的一第二方向延伸於此2個底電極上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
4A:部分
10,20:半導體裝置
10P:初始結構
100:基板
102:閘極結構
110:層間介電層
110A:第一層間介電層
110B:第二層間介電層
110C:第三層間介電層
120:接觸件
130:底導電層
140,240,1401,1402,2401,2402:底電極
140h:通孔
150,250:電阻層
150P,250P:電阻材料層
160:保護層
160P:保護材料層
170,270:頂電極
170P,270P:導電材料層
180,280:導電側壁
240P:電極材料
1401a,2401a:第一部分
1401b,2401b:第二部分
2501:第一電阻層
2502:第二電阻層
1B,1B’,2B,2B’:剖面線端點
BL0,BL1,BLm:位元線
D1:第一方向
D2:第二方向
D3:第三方向
RA:
Rn,Rm,Rx,Rx0,Rx1,Rx2,Rxn:電阻器
S1:第一側
S2:第二側
ST1,ST2,STA,STB,STC:電阻串列
W1,W2:寬度
WL0,WL1,WL2,WLn:字元線
第1A圖繪示依照本發明一實施例的半導體裝置的上視圖；第1B圖繪示沿著第1A圖之1B-1B’連線的剖面圖；第2A圖繪示依照本發明另一實施例的半導體裝置的其中一電阻器的上視圖；第2B圖繪示沿著第2A圖之2B-2B’連線的剖面圖；第3A至3F圖繪示依照本發明一實施例的半導體裝置的製造方法；第4A至4E圖繪示依照本發明另一實施例的半導體裝置的製造方法；第5A圖繪示依照本發明一實施例的半導體裝置的一電阻串列的等效電路圖；及第5B圖繪示依照本發明一實施例的半導體裝置的電阻陣列的等效電路圖。
本說明書是提供一種半導體裝置及其製造方法，可以更簡潔的製程方式及結構形成電阻串列，達到節省時間及成本的效果。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一半導體裝置及其製造方法作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同或類似的元件，將以相同或類似的元件符號加以表示。
第1A圖繪示依照本發明一實施例的半導體裝置10的上視圖。第1B圖繪示沿著第1A圖之1B-1B’連線的剖面圖。第1A圖例如對應第二方向D2與第三方向D3所形成的平面，第1B圖例如對應第一方向D1與第二方向D2所形成的平面。第一方向D1、第二方向D2與第三方向彼此不同，例如是彼此垂直，然本發明並不限於此。
請同時參照第1A及1B圖，半導體裝置10包括一基板100、複數個閘極結構102、複數個電阻器Rn、電性連接於基板100與電阻器Rn的多個接觸件120及多個底導電層130以及層間介電層110。層間介電層110包括依序設置於基板100上的第一層間介電層
110A、第二層間介電層110B及第三層間介電層110C。在第二方向D2上彼此重疊的電阻器Rn彼此電性連接，例如藉由多個底導電層130形成一相同電阻串列(例如電阻串列ST1)，並藉由對應的多個接觸件120電性連接於基板100。多個的電阻串列(例如電阻串列ST1與ST2)可在第三方向D3上彼此分開，並共享閘極結構102。半導體裝置10具有第一側S1及相對於第一側S1的第二側S2。第一側S1例如是沿著第二方向D2與第二側S2彼此相對。
如第1B圖所示，接觸件120設置於基板100上，分別沿著第一方向D1延伸，例如沿著第一方向D1穿過第一層間介電層110A且電性接觸於基板100。基板100中鄰近於接觸件120的區域可作為源極區或汲極區(未繪示)。閘極結構102在第二方向D2上彼此錯開並排列於基板100上。閘極結構102可作為字元線。接觸件120在第二方向D2和第三方向D3上彼此錯開並排列於基板100上。每個閘極結構102沿著第三方向D3延伸。接觸件120和閘極結構102在第一方向D1上彼此分開，並沒有重疊，且相鄰的接觸件120與閘極結構102之間在第二方向D2上具有一間距。底導電層130分別設置於或覆蓋於對應的接觸件120上。每個底導電層130可在第二層間介電層110B中沿著第二方向D2延伸。相鄰的底導電層130之間在第二方向D2上具有一間距。電阻器Rn設置於底導電層130上，例如設置於相鄰的兩個底導電層130之間。
如第1A及1B圖所示，多個底電極140形成在底導電層130上，且在第二層間介電層110B中沿著第一方向D1延伸以電性接觸於底導電層130。在本實施例中，底電極140是由第二層間介電層110B
的頂面延伸至底導電層130的頂面，底電極140的頂面與第二層間介電層110B的頂面可在第二方向D2上對齊，然本發明不限於此。與相同的底導電層130在第一方向D1上重疊的相鄰兩個底電極140分別形成在此相同的底導電層130的鄰近第一側S1及第二側S2的位置上。在第二方向D2上重疊的底導電層130可視為相同電阻串列的底導電層130；在第二方向D2上重疊的底電極140可視為相同電阻串列的底電極140。
根據本實施例，每個電阻器Rn可包括相鄰的2個底電極140、一電阻層150、一保護層160、一頂電極170以及一導電側壁180，如第1A及1B圖所示。電阻層150設置於此相鄰的2個底電極140上，保護層160設置於電阻層150上，頂電極170設置於電阻層150和保護層160上，導電側壁180設置於此相鄰的2個底電極140上，環繞且直接接觸於電阻層150、保護層160及頂電極170。並且，導電側壁180電性連接於頂電極170與此相鄰的2個底電極140中的一底電極140。舉例而言，此相鄰的2個底電極140包括較鄰近於第一側S1的底電極1401和較鄰近於第二側S2的底電極1402。導電側壁180直接接觸(且電性接觸)於此相鄰的2個底電極140中較鄰近於第一側S1的底電極140(即底電極1401)。頂電極170沿著第二方向D2延伸(例如是連續性延伸)於此相鄰的2個底電極140、電阻層150及保護層160上。
詳細而言，在相同的電阻器Rn中，頂電極170、電阻層150、保護層160可在第一方向D1上重疊於相鄰的2個底電極140，且此相鄰的2個底電極140分別在第一方向D1上重疊於頂電極170、電阻層150及保護層160之鄰近於第一側S1及第二側S2的位置。換言之，每個
在第一方向D1互相重疊的頂電極170、電阻層150及保護層160沿著第二方向D2連續性延伸於相鄰的2個頂電極170的上方。例如，每個在第一方向D1互相重疊的頂電極170、電阻層150及保護層160可由2個底電極140中較鄰近於第一側S1的底電極140沿著第二方向D2連續性延伸至2個底電極140中較鄰近於第二側S2的底電極140。2個底電極140中較鄰近於第一側S1的底電極140與電阻層150之間的接觸面積(即底電極1401的頂面與電阻層150之間的接觸面積)小於2個底電極140中較鄰近於第二側S2的底電極140與電阻層150之間的接觸面積(即底電極1402的頂面與電阻層150之間的接觸面積)。鄰近於第二側S2的底電極140的頂面例如是完全被電阻層150覆蓋(即頂面完全接觸於電阻層150)；鄰近於第一側S1的底電極140的頂面的第一部分1401a例如是被電阻層150及導電側壁180覆蓋(即接觸於電阻層150及導電側壁180)，鄰近於第一側S1的底電極140的頂面的第二部分1401b例如是由電阻層150及導電側壁180所暴露出，並受到第三層間介電層110C覆蓋(即接觸於第三層間介電層110C)。鄰近於第一側S1的底電極140的頂面的第一部分1401a連接於鄰近於第一側S1的底電極140的頂面的第二部分1401b。然而，本發明並不限於此，在其他實施例中，鄰近於第一側S1的底電極140(即底電極1401)的頂面是完全受到電阻層150及導電側壁180所覆蓋(即接觸於電阻層150及導電側壁180)，並沒有接觸於第三層間介電層110C。
換言之，2個底電極140中較鄰近於第一側S1之底電極140(即底電極1401)在第一方向D1上至少部分重疊於導電側壁180，且
直接接觸於導電側壁180；2個底電極140中較鄰近於第二側S2之底電極140在第一方向D1上與導電側壁180分開(即沒有重疊於導電側壁180)，並沒有直接接觸於導電側壁180。在第一方向D1與第二方向D2形成的剖面圖(例如第1B圖)中，導電側壁180具有D型的結構。在電阻器Rn中，電流路徑例如是由2個底電極140中較鄰近於第一側S1之底電極140(即底電極1401)流入導電側壁180，再由導電側壁180流入頂電極170，此後由頂電極170流入2個底電極140中較鄰近於第二側S2之底電極140(即底電極1402)。
根據一實施例，相鄰的2個電阻器Rn之間藉由一底導電層130彼此電性連接。在相同的電阻器Rn中，兩個相鄰的底電極140的底面分別電性連接(例如直接接觸)於相鄰的2個底導電層130，此相鄰的2個底導電層130分別電性連接(例如直接接觸)於相鄰的2個接觸件120。
在其他實施例中，電阻器Rn可不包括保護層160，電阻層150可直接接觸於頂電極170。
第2A圖繪示依照本發明另一實施例的半導體裝置20的其中一電阻器Rm的上視圖。第2B圖繪示沿著第2A圖之2B-2B’連線的剖面圖。半導體裝置20與半導體裝置10具有部分相同的結構，半導體裝置20與半導體裝置10的差異在於電阻器Rm與電阻器Rn有所不同，其他相同的結構係省略繪示。半導體裝置20亦包括多個電阻器Rm，電阻器Rm可類似於電阻器Rn，其中電阻器Rm與電阻器Rn的差異之其一在於電阻層250不同於電阻層150，且電
阻器Rm不包括保護層160。類似地，在第二方向D2上彼此重疊的電阻器Rm可藉由對應的多個底導電層130形成一電阻串列，並藉由多個接觸件120電性連接於基板100。
請同時參照第2A及2B圖，每個電阻器Rm可包括相鄰的2個底電極240、一電阻層250、一頂電極270以及一導電側壁280。電阻層250設置於此相鄰的2個底電極240上，頂電極270設置於電阻層250上，導電側壁280設置於此相鄰的2個底電極240上，環繞且直接接觸於電阻層250及頂電極270。並且，導電側壁280電性連接於頂電極270與此相鄰的2個底電極240中的一底電極240。舉例而言，此相鄰的2個底電極240包括較鄰近於第一側S1的底電極2401和較鄰近於第二側S2的底電極2402。導電側壁280直接接觸(且電性接觸)於此相鄰的2個底電極240中較鄰近於第一側S1的底電極240(即底電極2401)。電阻層250可包括鄰近於第一側S1的第一電阻層2501及鄰近於第二側S2的第二電阻層2502。第一電阻層2501與第二電阻層2502之間在第二方向D2上具有一間距。亦即，第一電阻層2501與第二電阻層2502之間沒有互相連接，且分別直接接觸於此相鄰的2個底電極240中較鄰近第一側S1的底電極240(即底電極2401)及較鄰近第二側S2的底電極240(即底電極2402)。例如，第一電阻層2501在第二方向D2上的寬度W1小於第二電阻層2502在第二方向D2上的寬度W2。頂電極270沿著第二方向D2延伸於(例如是連續性延伸)此相鄰的2個底電極240及電阻層250上。
詳細而言，在相同的電阻器Rm中，頂電極270、電阻層250可在第一方向D1上重疊於相鄰的2個底電極140，且此相鄰的2個底
電極240分別在第一方向D1上重疊於頂電極270及電阻層250之鄰近於第一側S1及第二側S2的位置。頂電極270沿著第二方向D2連續性延伸於相鄰的2個頂電極270的上方，亦連續性延伸於第一電阻層2501及第二電阻層2502的上方。例如，頂電極270可由較鄰近於第一側S1的底電極240與第一電阻層2501沿著第二方向D2連續性延伸至鄰近於第二側S2的底電極240及第二電阻層2502。2個底電極240中較鄰近於第一側S1的底電極240與電阻層250之間的接觸面積(即底電極2401的頂面與第一電阻層2501之間的接觸面積)小於2個底電極240中較鄰近於第二側S2的底電極240與電阻層250之間的接觸面積(即底電極2402的頂面與第二電阻層2502之間的接觸面積)。鄰近於第二側S2的底電極240的頂面例如是完全被電阻層250(例如第二電阻層2502)覆蓋(即頂面完全接觸於電阻層250的第二電阻層2502)；鄰近於第一側S1的底電極240的頂面的第一部分2401a例如是被電阻層250及導電側壁180覆蓋(即接觸於電阻層250及導電側壁280)，鄰近於第一側S1的底電極240的頂面的第二部分2401b例如是由電阻層250及導電側壁280所暴露出，並受到層間介電層110(例如第二層間介電層110B)覆蓋(即接觸於第二層間介電層110B)。鄰近於第一側S1的底電極240的頂面的第一部分2401a連接於鄰近於第一側S1的底電極240的頂面的第二部分2401b。然而，本發明並不限於此，在其他實施例中，鄰近於第一側S1的底電極240(即底電極2401)的頂面是完全受到電阻層250及導電側壁280所覆蓋(即接觸於電阻層250及導電側壁280)，並沒有接觸於第二層間介電層110B。
換言之，2個底電極240中較鄰近於第一側S1之底電極240在第一方向D1上至少部分重疊於導電側壁280，且直接接觸於導電側壁280；2個底電極240中較鄰近於第二側S2之底電極240在第一方向D1上與導電側壁280分開(即沒有重疊於導電側壁280)，並沒有直接接觸於導電側壁280。在第一方向D1與第二方向D2形成的剖面圖(例如第2B圖)中，導電側壁280具有D型的結構。在電阻器Rm中，電流路徑例如是由2個底電極240中較鄰近於第一側S1之底電極240(即底電極2401)流入導電側壁280，再由導電側壁280流入頂電極270，此後由頂電極270流入2個底電極240中較鄰近於第二側S2之底電極240(即底電極2402)。
根據一實施例，相鄰的2個電阻器Rm之間藉由一底導電層130彼此電性連接。在相同的電阻器Rm中，兩個相鄰的底電極240的底面分別電性連接(例如直接接觸)於相鄰的2個底導電層130，此相鄰的2個底導電層130分別電性連接(例如直接接觸)於相鄰的2個接觸件120。
第3A至3F圖繪示依照本發明一實施例的半導體裝置10的製造方法。
請參照第3A圖，提供一初始結構10P。初始結構10P包括一基板100、一第一層間介電層110A、多個接觸件120及多個閘極結構102。第一層間介電層110A設置於基板100上，接觸件120分別沿著第一方向D1穿過第一層間介電層110A且電性接觸於基板100。基板100中鄰近於接觸件120的區域可作為源極區或汲極區(未繪示)。閘極結構
102在第一方向D1上彼此錯開並排列於基板100上。接觸件120在第一方向D1上彼此錯開並排列於基板100上。每個閘極結構102沿著第三方向D3延伸。接觸件120和閘極結構102在第一方向D1上彼此分開，並沒有重疊，且相鄰的接觸件120與閘極結構102之間在第二方向D2上具有一間距。
請參照第3B圖，在如第3A圖所示的初始結構10P上形成多個底導電層130之後，形成覆蓋底導電層130的第二層間介電層110B。此後，形成沿著第一方向D1穿過第二層間介電層110B並暴露多個部分的底導電層130的多個通孔140h，並將導電材料填入於通孔140h中，以形成多個底電極140。底導電層130分別覆蓋於對應的接觸件120上。每個底導電層130沿著第二方向D2延伸。相鄰的底導電層130之間在第二方向D2上具有一間距。與相同的底導電層130在第一方向D1上重疊的相鄰兩個底電極140分別形成在此相同的底導電層130的鄰近第一側S1及第二側S2的位置上。在第二方向D2上重疊的底導電層130可視為相同電阻串列的底導電層130；在第二方向D2上重疊的底電極140可視為相同電阻串列的底導電層底電極140。
請參照第3C圖，藉由沉積製程在第二層間介電層110B及底電極140(如第3B圖所示結構)上依序形成一電阻材料層150P及一保護材料層160P。電阻材料層150P及保護材料層160P覆蓋第二層間介電層110B及底電極140的頂面，保護材料層160P覆蓋於電阻材料層150P上，電阻材料層150P直接接觸於底電極140。本案之電阻材料層的形成方式並不限於沉積製程，而可以是藉由氧化製程或其他合適的
製程所形成。在其他實施例中，電阻器Rn可不包括保護層160，故可不形成保護材料層160P於電阻材料層150P上(未繪示)。
請參照第3D圖，在電阻材料層150P及保護材料層160P(如第3C圖所示結構)上形成一導電材料層170P。導電材料層170P例如沿著第二方向D2延伸，並覆蓋電阻材料層150P及保護材料層160P。在其他實施例中，電阻器Rn可不包括保護層160，故可不形成保護材料層160P，可在電阻材料層150P上直接形成導電材料層170P(未繪示)。
請參照第3E圖，藉由圖案化製程將導電材料層170P、電阻材料層150P及保護材料層160P(如第3D圖所示結構)分別圖案化為多個頂電極170、多個電阻層150及多個保護層160。其中，對應的一頂電極170、一電阻層150、一保護層160可在第一方向D1上重疊於相鄰的2個底電極140，且此相鄰的2個底電極140分別在第一方向D1上重疊於頂電極170、電阻層150及保護層160之鄰近於第一側S1及第二側S2的位置。第一側S1及第二側S2沿著第二方向D2彼此相對。換言之，每個在第一方向D1互相重疊的頂電極170、電阻層150及保護層160沿著第二方向D2連續性延伸於2個底電極140的上方。例如，每個在第一方向D1互相重疊的頂電極170、電阻層150及保護層160可由鄰近於第一側S1的底電極140沿著第二方向D2連續性延伸至鄰近於第二側S2的底電極140。
請參照第3F圖，形成多個導電側壁180於頂電極170、電阻層150及保護層160(如第3E圖所示結構)的周圍，之後可在導電側壁
180與頂電極170上形成第三層間介電層110C。每個導電側壁180環繞且直接接觸於對應的頂電極170、電阻層150及保護層160。導電側壁180電性接觸於鄰近於第一側S1的底電極140的頂面。舉例而言，導電側壁180的製造方法可包括下述步驟：共形地形成一導電膜(未繪示)於第二層間介電層110B與頂電極170上，此後藉由蝕刻製程移除部分的導電膜(未繪示)，剩餘在頂電極170、電阻層150及保護層160周圍的導電膜成為導電側壁180。保護層160可包括導電材料，用於保護下方的電阻層150免於受到後續製程的損傷。
依序經由第3A~3F圖所示的製造方法可形成如第1A及1B圖所示的半導體裝置10，應理解的是，半導體裝置10的製造方法並不限於此，例如可包括其他合適的製造方法。
第4A至4E圖繪示依照本發明另一實施例的半導體裝置20的製造方法。半導體裝置20與半導體裝置10之間的製造方法差異之其一在於，電阻層250的形成方式有所不同，其他相同或類似的部分將不再詳細描述。
第4A至4E圖主要描述電阻層250的形成，僅繪示一電阻器Rm(對應於如第3F圖所示之其中一個電阻器Rn)的形成步驟。第4A圖是對應於如第3B圖所示的部分4A的形成階段，亦即，第4A圖中電極材料240P的形成方法、位置、外型及特性是相同於第3B圖中的底電極140，其他相同的元件係省略繪示。
請參照第4A圖，多個電極材料240P形成於第二層間介電層110B中，設置於底導電層130(未繪示)上並電性接觸於對應的底導電層130(未繪示)。
請參照第4B圖，藉由氧化製程將每個電極材料240P的頂面氧化為電阻材料層250P，沒有被氧化的電極材料240P則成為底電極240。例如，當電極材料240P包括第一導電成分(例如鎢)時，電阻材料層250P可包括第一導電成分的氧化物(例如鎢的氧化物)。電阻材料層250P的頂面例如是沿著第二方向D2與第二層間介電層110B的頂面對齊，底電極240的頂面可低於第二層間介電層110B的頂面。
請參照第4C圖，在電阻材料層250P上形成一導電材料層270P。導電材料層270P例如沿著第二方向D2延伸，並覆蓋電阻材料層250P及第二層間介電層110B。
請參照第4D圖，藉由圖案化製程將導電材料層270P及電阻材料層250P分別圖案化為多個頂電極270及多個電阻層250。其中，對應的一頂電極270可在第一方向D1上重疊於相鄰的2個底電極240及一電阻層250，且此相鄰的2個底電極240分別在第一方向D1上重疊於頂電極270之鄰近於第一側S1及第二側S2的位置。第一側S1及第二側S2沿著第二方向D2彼此相對。詳細而言，一電阻層250可包括鄰近於第一側S1的第一電阻層2501及鄰近於第二側S2的第二電阻層2502。例如，第一電阻層2501在第二方向D2上的寬度W1小於第二電阻層2502在第二方向D2上的寬度W2。
換言之，頂電極270沿著第二方向D2連續性延伸於2個底240及電阻層250(包括第一電阻層2501和第二電阻層2502)的上方。例如，每個頂電極270可由鄰近於第一側S1的第一電阻層2501及底電極240沿著第二方向D2連續性延伸至鄰近於第二側S2的第二電阻層2502及底電極240。
請參照第4E圖，形成多個導電側壁280於頂電極270的周圍，之後可在導電側壁280與頂電極270上形成第三層間介電層110C。每個導電側壁280環繞且直接接觸於對應的頂電極270及電阻層250(例如第一電阻層2501)。導電側壁280電性接觸於鄰近於第一側S1的底電極240的頂面。舉例而言，導電側壁280的製造方法可包括下述步驟：共形地形成一導電膜(未繪示)於第二層間介電層110B、鄰近於第一側S1的底電極240與頂電極270(如第4D圖所示的結構)上，此後藉由蝕刻製程移除部分的導電膜(未繪示)，剩餘在頂電極270及電阻層150周圍的導電膜(未繪示)成為導電側壁280。
依序經由第4A~4E圖所示的製造方法可形成如第2A及2B圖所示的半導體裝置20，應理解的是，半導體裝置20的製造方法並不限於此，例如可包括其他合適的製造方法。
第5A圖繪示依照本發明一實施例的半導體裝置(例如半導體裝置10或20)的一電阻串列STA的等效電路圖。第5B圖繪示依照本發明一實施例的半導體裝置(例如半導體裝置10或20)的電阻陣列RA的等效電路圖。
請參照第5A圖，電阻串列STA例如是多個電阻器Rn形成的電阻串列ST1或ST2或多個電阻器Rm形成的電阻串列。電阻串列STA包括彼此電性連接的電阻器Rx(包括電阻器Rx0、Rx1、Rx2...Rxn)。在電阻串列STA中，電阻器Rx0相較於電阻器Rxn而言更鄰近於第一側S1，電阻串列STA之對應於第一側S1的端點可電性連接於位元線(未繪示)；電阻器Rxn相較於電阻器Rx1而言更鄰近於第二側S2，電阻串列STA之對應於第二側S2的端點可接地。電阻串列STA例如是沿著第二方向D2延伸，並與分別沿著第三方向D3延伸的多條字元線WL0、WL1、WL2...WLn交錯。字元線WL0、WL1、WL2...WLn例如是連接電晶體中的閘極結構102(如第1B及3A~3F圖所示)。字元線WL0、WL1、WL2...WLn串聯多個電晶體的閘極，例如可連接於基板100(如第1B及3A~3F圖所示)中形成的電晶體中的閘極結構102(如第1B及3A~3F圖所示)。電阻器Rx0、Rx1、Rx2...Rxn可分別對應字元線WL0、WL1、WL2...WLn，故可輕易測量單一電阻器Rx的電阻。
請參照第5B圖，電阻陣列RA可包括多個電阻串列，除了包括如第5A圖所示的電阻串列STA之外，還包括電阻串列STB及STC。第5B圖僅示例性繪示3個電阻串列，然電阻串列的數量並不限於此，可視需求而定，例如大於3個。電阻串列STA、STB、STC...的延伸方向互相平行，例如分別沿著第二方向D2延伸。電阻串列STA、STB與STC具有類似的結構，共享字元線
WL0、WL1、WL2...WLn，分別電性連接於不同的位元線BL0、BL1和BLm。字元線WL0、WL1、WL2...WLn分別沿著第三方向D3延伸，與電阻串列STA、STB與STC的延伸方向彼此交錯。
根據一些實施例，導電側壁180和280的材料可包括下列其一或其任意組合：鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鈷(Co)、釕(Ru)及其他合適的導電材料。層間介電層110的材料可包括下列其一或其任意組合：矽氧化物(SiOx)、氮化矽(SiNx)、氮氧化矽(SiON)及其他合適的介電材料。
根據一些實施例，導電側壁180和280的厚度可介於25~2000埃(Å)。
根據一些實施例，電阻器Rn、Rm及Rx可分別應用於可編程電阻(programmable resistor)，可編程電阻例如是可變電阻式記憶體(Resistive random-access memory,ReRAM)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)、相變化記憶體(Phase-change memory,PCM)、熔絲/反熔絲單次寫入型記憶體(fuse/anti-fuse OTP cell)或其他合適的可編程電阻。
根據一些實施例，本案之半導體裝置10或20可應用於反及型可變電阻式記憶體(NAND-type ReRAM)。
根據一些實施例，本案之半導體裝置10或20可應用於神經網路計算(neural network computation)，例如可用於計算電壓
積結果(sum-of-voltage result)及電阻積結果(sum-of-resistance result)。
在一些比較例中，半導體裝置的電阻器並不包括導電側壁，且相鄰的2個底電極上分別設置彼此分開的2個頂電極(即頂電極並沒有沿著第二方向延伸於相鄰的2個底電極上)，因此需要再於2個頂電極上分別額外地形成2個通孔及設置於此2個通孔上的頂導電層，方能藉由此2個通孔及頂導電層使得2個底電極電性連接，以形成一電阻串列。然而，由於需額外地形成2個通孔及一頂導電層，便需要更多的製程，例如是需要更多的光罩及微影製程，如此一來時間及成本皆會提高。相對地，由於本案之半導體裝置中的電阻器包括導電側壁，且頂電極沿著第二方向延伸於相鄰的2個底電極上，故不需要形成額外的2個通孔及頂導電層即可使得2個底電極電性連接，進而形成一電阻串列，相較於此不包括導電側壁的比較例而言，本案中光罩及微影製程的所需數量可減少，可大幅節省時間及成本。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體裝置
100:基板
102:閘極結構
110:層間介電層
110A:第一層間介電層
110B:第二層間介電層
110C:第三層間介電層
120:接觸件
130:底導電層
140,1401,1402:底電極
150:電阻層
160:保護層
170:頂電極
180:導電側壁
1B,1B’:剖面線端點
D1:第一方向
D2:第二方向
D3:第三方向
Rn:電阻器
S1:第一側
S2:第二側
Claims (10)
- 一種半導體裝置，包括一電阻器，其中該電阻器包括：相鄰的2個底電極；一電阻層，設置於該2個底電極上；一頂電極，設置於該電阻層上；以及一導電側壁，環繞該頂電極，且電性連接於該頂電極與該2個底電極中的一底電極，該導電側壁係與該底電極的至少一部分直接接觸；其中該頂電極在一第一方向上重疊於該2個底電極，並沿著不同於該第一方向的一第二方向延伸於該2個底電極上。
- 如請求項1所述之半導體裝置，其中該頂電極沿著該第二方向連續性延伸於該2個底電極上。
- 如請求項1所述之半導體裝置，其中該半導體裝置具有一第一側及一第二側，該第一側沿著該第二方向與該第二側彼此相對。
- 如請求項3所述之半導體裝置，其中該2個底電極中較鄰近於該第一側之該底電極與該電阻層之間的接觸面積小於該2個底電極中較鄰近於該第二側之該底電極與該電阻層之間的接觸面積。
- 如請求項3所述之半導體裝置，其中該電阻層包括鄰近於該第一側的一第一電阻層及鄰近於該第二側的一第 二電阻層，該第一電阻層與該第二電阻層之間在該第二方向上具有一間距。
- 如請求項5所述之半導體裝置，其中該第一電阻層在該第二方向上的寬度小於該第二電阻層在該第二方向上的寬度。
- 如請求項1所述之半導體裝置，更包括一保護層，該保護層設置於該電阻層上，該頂電極設置於該保護層上。
- 一種半導體裝置的製造方法，包括形成一電阻器，其中該電阻器的形成步驟包括：形成相鄰的2個底電極；形成一電阻層於該2個底電極上；形成一頂電極於該電阻層上；以及形成一導電側壁，其中該導電側壁環繞該頂電極，且電性連接於該頂電極與該2個底電極中的一底電極，該導電側壁係與該底電極的至少一部分直接接觸；其中該頂電極在一第一方向上重疊於該2個底電極，並沿著不同於該第一方向的一第二方向延伸於該2個底電極上。
- 如請求項8所述之半導體裝置的製造方法，其中該頂電極沿著該第二方向連續性延伸於該2個底電極上。
- 如請求項8所述之半導體裝置的製造方法，其中該半導體裝置具有一第一側及一第二側，該第一側沿著該第二方向與該第二側彼此相對。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112101324A TWI819952B (zh) | 2023-01-12 | 2023-01-12 | 半導體裝置及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112101324A TWI819952B (zh) | 2023-01-12 | 2023-01-12 | 半導體裝置及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI819952B true TWI819952B (zh) | 2023-10-21 |
| TW202430013A TW202430013A (zh) | 2024-07-16 |
Family
ID=89858073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112101324A TWI819952B (zh) | 2023-01-12 | 2023-01-12 | 半導體裝置及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI819952B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070235709A1 (en) * | 1997-10-01 | 2007-10-11 | Kostylev Sergey A | Memory element with improved contacts |
-
2023
- 2023-01-12 TW TW112101324A patent/TWI819952B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070235709A1 (en) * | 1997-10-01 | 2007-10-11 | Kostylev Sergey A | Memory element with improved contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202430013A (zh) | 2024-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11800818B2 (en) | Top electrode last scheme for memory cell to prevent metal redeposit | |
| US8686563B2 (en) | Methods of forming fine patterns in the fabrication of semiconductor devices | |
| US20050205914A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR19990072456A (ko) | 유전체캐패시터및그제조방법,및그를이용하는유전체메모리 | |
| KR20050040516A (ko) | 반도체 장치에서의 저항 소자 형성방법. | |
| TWI770662B (zh) | 積體晶片、記憶體元件及其形成方法 | |
| US6828611B2 (en) | Integrated circuit ferroelectric memory devices including plate lines directly on ferroelectric capacitors | |
| US8270212B2 (en) | Semiconductor memory device including alternately arranged contact members | |
| US20020130345A1 (en) | Semiconductor device and method of manufcaturing the same | |
| US10546861B2 (en) | Semiconductor device for avoiding short circuit between adjacent storage nodes and manufacturing method thereof | |
| JP4785623B2 (ja) | 半導体装置及びその製造方法 | |
| TW201537798A (zh) | 非揮發性記憶體元件及其製造方法 | |
| US11289157B1 (en) | Memory device | |
| US10177311B1 (en) | Resistive random access memory (RRAM) and fabrication method thereof | |
| TWI819952B (zh) | 半導體裝置及其製造方法 | |
| US6653155B2 (en) | Integrated circuit devices including a resistor pattern and methods for manufacturing the same | |
| US20220093856A1 (en) | Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same | |
| US20240244849A1 (en) | Semiconductor device and a method for manufacturing the same | |
| US20090114899A1 (en) | Resistance memory and method for manufacturing the same | |
| US7569909B2 (en) | Phase change memory devices and methods for manufacturing the same | |
| TWI603512B (zh) | 電阻式隨機存取記憶體結構 | |
| TWI620357B (zh) | 電阻式隨機存取記憶體與用於導電及電阻元件之相對應次解析度特徵之製造的控制方法 | |
| JP2583020B2 (ja) | 半導体装置の導電配線製造方法 | |
| KR100415543B1 (ko) | 강유전체 메모리 셀구조 및 그 제조방법 | |
| JP2010212574A (ja) | 半導体記憶装置 |