JP2022503356A - 電子パネル、表示装置及び駆動方法 - Google Patents

Abstract

本開示は、電子パネル、表示装置及び駆動方法に関する。当該電子パネル（１０）では、各サブ画素ユニット（４０）は、発光ユニット（４３０）と、発光ユニット（４３０）を駆動して発光させるための画素駆動回路（４１０）と、画素駆動回路（４１０）をセンシングするためのセンシング回路（４２０）とを含み、ゲート駆動回路（２０）は、順次に配列されたＮ＋１個の出力端（ＯＴ）を含み、且つアレイのＮ行のサブ画素ユニット（４０）を行ごとに順次オンにするためのゲート走査信号を出力するように構成され、ｎ行目のサブ画素ユニットの画素駆動回路（４１０）は、ゲート駆動回路（２０）のｎ番目の出力端（ＯＴ）に接続されて、ゲート走査信号を走査駆動信号として受信し、ｎ行目のサブ画素ユニット（４０）のセンシング回路（４２０）は、ゲート駆動回路（２０）のｎ＋１番目の出力端（ＯＴ）に接続されて、ゲート走査信号をセンシング駆動信号として受信する。当該電子パネル（１０）を用いた表示装置は、フレームサイズを小さくすることができる。

Description

関連出願への相互参照
本出願は、２０１８年１０月２４日に提出された出願番号が２０１８１１２４４２８７．７である中国特許出願の優先権を主張し、ここで、上記中国特許出願に開示されている内容の全体が本出願の一部として援用される。

本開示の実施例は、電子パネル、表示装置及び駆動方法に関する。

表示分野、特にＯＬＥＤ（有機発光ダイオード：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示パネルにおいて、現在、ゲート駆動回路は、一般的にＧＡＴＥ ＩＣに集積されている。ＩＣ設計においてチップの面積がチップのコストに影響を与える要因であり、どのようにチップ面積を効果的に減少させるかは、技術開発者にとって重要な考慮事項である。

現在、ＯＬＥＤのためのゲート駆動回路は、一般的には、検出回路、表示回路及び両方の複合パルスを出力する接続回路（又はゲート回路）という３つのサブ回路で構成され、このような回路は、構造が非常に複雑であり、表示パネルの高解像度及び狭フレームの要求を満たすことができない。

本開示の少なくとも１つの実施例は、Ｎ行及びＭ列を含むアレイ状に配列された複数のサブ画素ユニットと、ゲート駆動回路とを含む電子パネルを提供する。前記複数のサブ画素ユニットのそれぞれは、発光ユニットと、前記発光ユニットを駆動して発光させるための画素駆動回路と、前記画素駆動回路をセンシングするためのセンシング回路とを含み、前記ゲート駆動回路は、順次に配列されたＮ＋１個の出力端を含み、且つ前記アレイのＮ行のサブ画素ユニットを行ごとに順次オンにするためのゲート走査信号を出力するように構成され、ｎ行目のサブ画素ユニットの前記画素駆動回路は、前記ゲート駆動回路のｎ番目の出力端に接続されて前記ゲート走査信号を走査駆動信号として受信し、ｎ行目のサブ画素ユニットの前記センシング回路は、前記ゲート駆動回路のｎ＋１番目の出力端に接続されて前記ゲート走査信号をセンシング駆動信号として受信し、ここで、１≦ｎ≦Ｎ、Ｎ及びＭが２以上の整数である。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記画素駆動回路は、データ書き込み回路と、駆動回路と、電荷蓄積回路とを含む。前記駆動回路は、前記データ書き込み回路と、前記電荷蓄積回路と、前記発光ユニットと、前記センシング回路とに接続され、前記発光ユニットを駆動して発光させるための駆動電流を制御するように構成され、前記データ書き込み回路は、前記電荷蓄積回路にさらに接続され、前記走査駆動信号を受信し、且つ前記走査駆動信号に応答してデータ信号を前記駆動回路に書き込むように構成され、前記センシング回路は、前記電荷蓄積回路及び前記発光ユニットにさらに接続され、前記センシング駆動信号を受信し、且つ前記センシング駆動信号に応答して基準電圧信号を前記駆動回路に書き込むか、又は前記駆動回路からセンシング電圧信号を読み出すように構成され、前記電荷蓄積回路は、前記発光ユニットにさらに接続され、書き込まれた前記データ信号と前記基準電圧信号を記憶するように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルは、Ｍ本のデータ線とＭ本のセンシング線をさらに含む。ｍ列目のサブ画素ユニットにおける前記データ書き込み回路は、ｍ番目のデータ線に接続されて前記データ信号を受信し、ｍ列目のサブ画素ユニットにおける前記センシング回路は、ｍ番目のセンシング線に接続されて前記基準電圧信号を受信するか又は前記センシング電圧信号を出力し、ここで、１≦ｍ≦Ｍである。

例えば、本開示の少なくとも１つの実施例に係る電子パネルは、順次に配列されたＮ＋１本のゲート線をさらに含む。前記Ｎ＋１本のゲート線は、それぞれ前記ゲート駆動回路のＮ＋１個の出力端に逐一接続され、前記ｎ行目のサブ画素ユニットの前記データ書き込み回路は、ｎ番目のゲート線を介して前記ゲート駆動回路のｎ番目の出力端に接続され、前記ｎ行目のサブ画素ユニットの前記センシング回路は、ｎ＋１番目のゲート線を介して前記ゲート駆動回路のｎ＋１番目の出力端に接続される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記データ書き込み回路は、走査トランジスタを含み、前記駆動回路は、駆動トランジスタを含み、前記センシング回路は、センシングトランジスタを含み、前記電荷蓄積回路は、ストレージコンデンサを含む。前記走査トランジスタのゲートは、前記走査駆動信号を受信するように構成され、前記走査トランジスタの第１電極は、前記データ信号を受信するように構成され、前記走査トランジスタの第２電極は、前記駆動トランジスタのゲートに接続され、前記駆動トランジスタの第１電極は、前記駆動電流を生成するための第１駆動電圧を受信するように構成され、前記駆動トランジスタの第２電極は、前記センシングトランジスタの第１電極に接続され、前記センシングトランジスタのゲートは、前記センシング駆動信号を受信するように構成され、前記センシングトランジスタの第２電極は、前記基準電圧信号を受信するか又は前記センシング電圧信号を出力するように構成され、前記ストレージコンデンサの第１電極は、前記駆動トランジスタのゲートに接続され、前記ストレージコンデンサの第２電極は、前記駆動トランジスタの第２電極に接続される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルは、順次に配列されたＮ＋１本のゲート線をさらに含み、前記Ｎ＋１本のゲート線は、それぞれ前記ゲート駆動回路のＮ＋１個の出力端に逐一接続され、前記ｎ行目のサブ画素ユニットの前記画素駆動回路は、ｎ番目のゲート線を介して前記ゲート駆動回路のｎ番目の出力端に接続され、前記ｎ行目のサブ画素ユニットの前記センシング回路は、ｎ＋１番目のゲート線を介して前記ゲート駆動回路のｎ＋１番目の出力端に接続される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記ゲート駆動回路は、第１サブユニットと、第２サブユニットと、ブランキング入力サブユニットとを含む複数のカスケードされたシフトレジスタユニットを含む。前記第１サブユニットは、第１入力回路と第１出力回路を含み、前記第１入力回路は、第１入力信号に応答して第１ノードのレベルを制御するように構成され、前記第１出力回路は、前記第１ノードのレベルの制御下でシフト信号と第１出力信号を出力するように構成され、前記第２サブユニットは、第２入力回路と第２出力回路を含み、前記第２入力回路は、前記第１入力信号に応答して第２ノードのレベルを制御するように構成され、前記第２出力回路は、前記第２ノードのレベルの制御下で第２出力信号を出力するように構成され、前記ブランキング入力サブユニットは、前記第１ノード及び前記第２ノードに接続され、且つ選択制御信号を受信して前記第１ノードと前記第２ノードのレベルを制御するように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記ブランキング入力サブユニットは、選択制御回路と、第３入力回路と、第１伝送回路と、第２伝送回路とを含む。前記選択制御回路は、前記選択制御信号に応答して第２入力信号によって第３ノードのレベルを制御し、前記第３ノードのレベルを維持するように構成され、前記第３入力回路は、前記第３ノードのレベルの制御下で第４ノードのレベルを制御するように構成され、前記第１伝送回路は、前記第１ノード及び前記第４ノードに電気的に接続され、且つ前記第４ノードのレベル又は第１伝送信号の制御下で前記第１ノードのレベルを制御するように構成され、前記第２伝送回路は、前記第２ノード及び前記第４ノードに電気的に接続され、且つ前記第４ノードのレベル又は第２伝送信号の制御下で前記第２ノードのレベルを制御するように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記第１サブユニットは、第１制御回路と、第１リセット回路と、第２リセット回路と、シフト信号出力端と、第１出力信号端とをさらに含み、前記第２サブユニットは、第２制御回路と、第３リセット回路と、第４リセット回路と、第２出力信号端とをさらに含む。

前記シフト信号出力端は、前記シフト信号を出力するように構成され、前記第１出力信号端は、前記第１出力信号を出力するように構成され、前記第２出力信号端は、前記第２出力信号を出力するように構成され、前記第１制御回路は、前記第１ノードのレベルと第２電圧の制御下で第５ノードのレベルを制御するように構成され、前記第１リセット回路は、前記第５ノードのレベルの制御下で、前記第１ノードと、前記シフト信号出力端と、前記第１出力信号端とをリセットするように構成され、前記第２リセット回路は、第６ノードのレベルの制御下で、前記第１ノードと、前記シフト信号出力端と、前記第１出力信号端とをリセットするように構成され、前記第２制御回路は、前記第２ノードのレベルと第３電圧の制御下で前記第６ノードのレベルを制御するように構成され、前記第３リセット回路は、前記第６ノードのレベルの制御下で、前記第２ノードと、前記第２出力信号端とをリセットするように構成され、前記第４リセット回路は、前記第５ノードのレベルの制御下で、前記第２ノードと、前記第２出力信号端とをリセットするように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記ブランキング入力サブユニットは、共通リセット回路をさらに含む。前記共通リセット回路は、前記第４ノード、前記第５ノード及び前記第６ノードに電気的に接続され、且つ前記第５ノード又は前記第６ノードのレベルの制御下で前記第４ノードをリセットする。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記第１サブユニットは、第３制御回路と第４制御回路をさらに含み、前記第３制御回路は、第１クロック信号に応答して前記第５ノードのレベルを制御するように構成され、前記第４制御回路は、前記第１入力信号に応答して前記第５ノードのレベルを制御するように構成され、前記第２サブユニットは、第５制御回路と第６制御回路をさらに含み、前記第５制御回路は、前記第１クロック信号に応答して前記第６ノードのレベルを制御するように構成され、前記第６制御回路は、前記第１入力信号に応答して前記第６ノードのレベルを制御するように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記第１サブユニットは、第５リセット回路と第６リセット回路とをさらに含み、前記第５リセット回路は、表示リセット信号に応答して前記第１ノードをリセットするように構成され、前記第６リセット回路は、グローバルリセット信号に応答して前記第１ノードをリセットするように構成され、前記第２サブユニットは、第７リセット回路と第８リセット回路をさらに含み、前記第７リセット回路は、前記表示リセット信号に応答して前記第２ノードをリセットするように構成され、前記第８リセット回路は、前記グローバルリセット信号に応答して前記第２ノードをリセットするように構成される。

例えば、本開示の少なくとも１つの実施例に係る電子パネルにおいて、前記シフトレジスタユニットは、共通漏電防止回路と、第１漏電防止回路と、第２漏電防止回路とをさらに含む。前記共通漏電防止回路は、前記第１ノード及び第７ノードに電気的に接続され、且つ前記第１ノードのレベルの制御下で前記第７ノードのレベルを制御するように構成され、前記第１漏電防止回路は、前記第７ノードと、前記第１リセット回路と、前記第２リセット回路と、前記第５リセット回路と、前記第６リセット回路とに電気的に接続され、且つ前記第７ノードのレベルの制御下で前記第１ノードの漏電を防止するように構成され、前記第２漏電防止回路は、前記第７ノードと、前記第３リセット回路と、前記第４リセット回路と、前記第７リセット回路と、前記第８リセット回路とに電気的に接続され、且つ前記第７ノードのレベルの制御下で前記第２ノードの漏電を防止するように構成される。

本開示の少なくとも１つの実施例は、本開示の実施例に係るいずれかの電子パネルを含む表示装置をさらに提供する。

本開示の少なくとも１つの実施例は、本開示の実施例に係るいずれかの表示パネルである電子パネルの駆動方法をさらに提供する。前記駆動方法では、１フレーム用の期間が表示期間及びブランキング期間を含む。前記表示期間において、各サブ画素ユニットで、前記画素駆動回路が前記発光ユニットを駆動して発光させるようにし、前記ブランキング期間において、前記Ｎ行のサブ画素ユニットからｉ行目のサブ画素ユニットをランダムに選択し、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がセンシングを実行するようにし、１≦ｉ≦Ｎである。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、前記表示期間には、データ書き込み段階と、維持段階と、発光段階とが含まれる。前記画素駆動回路にデータ書き込み回路と、駆動回路と、電荷蓄積回路とが含まれる場合、前記データ書き込み段階では、前記データ書き込み回路と前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によってデータ信号と基準電圧信号がそれぞれ書き込まれ、前記維持段階では、前記データ書き込み回路がオフになり、前記センシング回路がオンになり、前記電荷蓄積回路が前記データ信号と前記基準電圧信号を維持するようにし、前記発光段階では、前記データ書き込み回路及びセンシング回路がオフになり、前記駆動回路がオンになり、前記駆動回路は、前記データ信号に応じて前記発光ユニットを駆動して発光させる。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、前記ブランキング期間には、リセット段階と、再設定段階と、充電段階と、センシング段階とが含まれる。前記画素駆動回路にデータ書き込み回路と、駆動回路と、電荷蓄積回路とが含まれる場合、前記ｉ行目のサブ画素ユニットをセンシングするとき、前記リセット段階では、ｉ－１行目のサブ画素ユニットにおける前記駆動回路がオフになり、前記再設定段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路及び前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によってデータ信号と基準電圧信号がそれぞれ書き込まれ、前記ｉ行目のサブ画素ユニットにおける前記駆動回路をオンにし、前記充電段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路がオフになり、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がオンになり、前記駆動回路によって前記センシング回路が充電され、前記センシング段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路がオフになり、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がオンになり、前記センシング回路によってセンシング電圧信号が出力される。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、前記リセット段階では、前記ｉ－１行目のサブ画素ユニットにおける前記データ書き込み回路と前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によって補正電圧がそれぞれ書き込まれ、前記ｉ－１行目のサブ画素ユニットにおける前記駆動回路をオフにする。

本開示の実施例の技術的解決策をさらに明確に説明するために、以下に実施例の図面を簡単に紹介する。明らかなように、以下に記載の図面は、本開示を限定するものではなく、本開示のいくつかの実施例のみに関する。

本開示の少なくとも１つの実施例により提供される電子パネルの模式図である。 本開示の少なくとも１つの実施例により提供される他の電子パネルの模式図である。 本開示の少なくとも１つの実施例により提供される電子パネルの回路図である。 図３に示される電子パネルが１フレームの表示期間に動作するときの信号タイミング図である。 図３に示される電子パネルが１フレームのブランキング期間に動作するときの信号タイミング図である。 本開示の少なくとも１つの実施例により提供されるシフトレジスタユニットの模式図である。 本開示の少なくとも１つの実施例により提供されるブランキング入力サブユニットの模式図である。 本開示の少なくとも１つの実施例により提供されるブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の実施例により提供される６つのブランキング入力サブユニットの回路図である。 本開示の少なくとも１つの実施例により提供される漏電防止構造を備えたブランキング入力サブユニットの回路図である。 本開示の少なくとも１つの実施例により提供される他のシフトレジスタユニットの模式図である。 本開示の少なくとも１つの実施例により提供されるシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例により提供されるシフトレジスタユニットの回路図である。 本開示の実施例により提供される３つの第１入力回路の回路図である。 本開示の実施例により提供される３つの第１入力回路の回路図である。 本開示の実施例により提供される３つの第１入力回路の回路図である。 本開示の少なくとも１つの実施例により提供される他のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例により提供される他のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例により提供される他のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例により提供されるゲート駆動回路の模式図である。 本開示の少なくとも１つの実施例により提供される図１５に示すゲート駆動回路が動作する場合に対応する信号タイミング図である。 本開示の少なくとも１つの実施例により提供される表示装置の模式図である。

本開示の実施例の目的、技術的解決策及び利点をさらに明確に説明するために、以下に本開示の実施例の図面を参照して本開示の実施例の技術的解決策を明確且つ完全に説明する。明らかなように、説明される実施例は、本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働をせずに取得する他の実施例は、すべて本開示の保護範囲に属する。

特に定義されていない限り、本開示で用いられる技術的用語又は科学的用語は、当業者によって理解される一般的な意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。「含む」や「含まれる」などの類似する語は、この語の前に表示される素子や物がこの語の後に表示されて挙げられる素子や物、及びそれらの同等物を含むことを意味するが、他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明されるオブジェクトの絶対位置が変化すると、それに応じて当該相対位置関係も変化する可能性がある。

ＯＬＥＤ表示パネルにおけるサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設けることで内部補償を行う以外、センシングトランジスタを設けることで外部補償を行うこともできる。外部補償を行う場合、シフトレジスタユニットで構成されたゲート駆動回路は、表示パネルにおけるサブ画素ユニットに走査トランジスタとセンシングトランジスタのための駆動信号をそれぞれ供給する必要があり、例えば、１フレームの表示期間において走査トランジスタのための走査駆動信号を供給し、１フレームのブランキング期間においてセンシングトランジスタのためのセンシング駆動信号を供給する。

１つの外部補償方法では、ゲート駆動回路から出力されたセンシング駆動信号が行ごとに順次走査され、例えば、第１フレームのブランキング期間において、表示パネルにおける１行目のサブ画素ユニットのためのセンシング駆動信号が出力され、第２フレームのブランキング期間において、表示パネルにおける２行目のサブ画素ユニットのためのセンシング駆動信号が出力され、このように類推し、１行のサブ画素ユニットに対応するセンシング駆動信号がフレームごとに出力されるという周波数で行ごとに順次出力されると、当該表示パネルへの行ごとの順次補償が完了される。

しかし、上記の行ごとの順次補償の方法が用いられる場合、次のような表示不良が発生する可能性がある。１、マルチフレームの走査及び表示プロセスに、行ごとに順次移動する１本の走査線がある。２、外部補償を行う時点の違いにより、表示パネルの異なる領域の輝度の違いが大きく、例えば、表示パネルの１００行目のサブ画素ユニットに対して外部補償を行う場合、表示パネルの１０行目のサブ画素ユニットへの外部補償が行われたが、このときの１０行目のサブ画素ユニットの発光輝度が変化する可能性があり、例えば発光輝度が低くなり、それによって表示パネルの異なる領域の輝度が不均一になり、この現象は、大きなサイズの表示パネルでより顕著になる。

上述したように、１つの表示パネルにおける複数行のサブ画素ユニットがゲート駆動回路によって駆動される場合、外部補償を実現しようとすると、当該ゲート駆動回路は、表示期間のための走査駆動信号だけでなく、ブランキング期間のためのセンシング駆動信号を出力することができる必要がある。例えば、Ｎ行のサブ画素ユニットを含む１つの表示パネルの場合、ゲート駆動回路には２Ｎ個の出力端が設けられる必要があり、この場合、ゲート駆動回路に占有される面積が大きくなる可能性があるため、当該ゲート駆動回路を用いた表示装置のフレームのサイズが大きく、当該表示装置のＰＰＩ（１インチあたりの画素数：Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ））を増やすことは困難である。

本開示の少なくとも１つの実施例は、Ｎ行及びＭ列を含むアレイ状に配列された複数のサブ画素ユニットと、ゲート駆動回路とを含む電子パネルを提供する。複数のサブ画素ユニットのそれぞれは、発光ユニットと、発光ユニットを駆動して発光させるための画素駆動回路と、画素駆動回路をセンシングするためのセンシング回路とを含み、ゲート駆動回路は、順次に配列されたＮ＋１個の出力端を含み、且つアレイのＮ行のサブ画素ユニットを行ごとに順次オンにするためのゲート走査信号を出力するように構成され、ｎ行目のサブ画素ユニットの画素駆動回路は、ゲート駆動回路のｎ番目の出力端に接続されて、ゲート走査信号を走査駆動信号として受信し、ｎ行目のサブ画素ユニットの前記センシング回路は、ゲート駆動回路のｎ＋１番目の出力端に接続されて、ゲート走査信号をセンシング駆動信号として受信し、１≦ｎ≦Ｎ、及びＭが２以上の整数である。

本開示の実施例は、上記電子パネルに対応する表示装置及び駆動方法をさらに提供する。

本開示の実施例に係る電子パネル、表示装置及び駆動方法では、隣接する行のサブ画素ユニットがゲート駆動回路によって出力されたゲート走査信号を共有することにより、ゲート駆動回路の出力端の数を減らすことができ、さらに当該ゲート駆動回路を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。同時に、電子パネル及び対応する表示装置は、ランダム補償をさらに実現することができ、それによって行ごとの順次補償による走査線及び表示輝度の不均一などの表示不良を回避することができる。

説明すべきこととして、本開示の実施例において、ランダム補償は、行ごとの順次補償とは異なる外部補償方法であり、あるフレームのブランキング期間において電子パネルにおける任意の行のサブ画素ユニットに対応するセンシング信号をランダムに出力することができ、以下の各実施例は、これと同じであるため、説明が省略される。

本開示の実施例における電子パネルは、例えば、表示のための表示パネル、照明のための光源、又はグレーティング機能、又は他の用途を実現するための発光可能なパネルである。

また、本開示の実施例において、目的を説明するために、「１フレーム」、「各フレーム」又は「あるフレーム」は、順次に行われる表示期間とブランキング期間とを含むように定義され、例えば、表示期間においてゲート駆動回路は、電子パネルにおける複数行のサブ画素ユニットを駆動して１行目から最後の行のまでの完全な画像の走査及び表示を完了させることができる駆動信号を出力し、ブランキング期間においてゲート駆動回路は、電子パネルにおけるある行のサブ画素ユニットのセンシングトランジスタを駆動して当該行のサブ画素ユニットへの外部補償を完了するために利用可能な駆動信号を出力する。

以下、図面を参照しながら本開示の実施例及びその例を詳細に説明する。以下の実施例において、電子パネルが表示パネルであることを例として説明する。本開示の実施例は、表示パネルを含むがこれに限定されない。

本開示の少なくとも１つの実施例は、電子パネル（例えば、表示パネル）１０を提供し、図１から図３に示すように、当該電子パネル１０は、Ｎ行及びＭ列を含むアレイ状に配列された複数のサブ画素ユニット４０と、ゲート駆動回路２０とを含み、Ｎ及びＭが２以上の整数である。説明すべきこととして、図１から図３は４行１列のサブ画素ユニットのみを例示的に示している。本開示の実施例は、これを含むがこれに限定されなく、本開示の実施例に係る電子パネル１０は、より多くの行及びより多くの列のサブ画素ユニット４０をさらに含むことができる。

図１から図３に示すように、複数のサブ画素ユニット４０のそれぞれは、発光ユニット４３０と、発光ユニット４３０を駆動して発光させるための画素駆動回路４１０と、画素駆動回路４１０をセンシングするためのセンシング回路４２０とを含む。例えば、１フレームの表示期間において、サブ画素ユニット４０における画素駆動回路４１０は、発光ユニット４３０を駆動して発光させることができ、１フレームのブランキング期間において、サブ画素ユニット４０のセンシング回路４２０は、画素駆動回路４１０をセンシングすることができ、これにより、当該サブ画素ユニット４０への外部補償が実現される。

例えば、ゲート駆動回路２０は、順次に配列されたＮ＋１個の出力端ＯＴ（ＯＴ＜１＞、ＯＴ＜２＞、ＯＴ＜３＞、ＯＴ＜４＞及びＯＴ＜５＞など）を含み、且つアレイのＮ行のサブ画素ユニットを行ごとに順次オンにするためのゲート走査信号を出力するように構成される。例えば、ゲート駆動回路２０のＮ＋１個の出力端ＯＴによってそれぞれ出力されたゲート走査信号が時系列で連続しているため、アレイのＮ行のサブ画素ユニットを行ごとに順次オンにすることができる。説明すべきこととして、図１から図３におけるゲート駆動回路２０は、５個の出力端のみを例示的に示す。本開示の実施例は、これを含むがこれに限定されない。本開示の実施例におけるゲート駆動回路２０には、より多くの出力端がニーズに応じて設けられてもよい。

図１から図３に示すように、ｎ行目のサブ画素ユニットの画素駆動回路４１０は、ゲート駆動回路２０のｎ番目の出力端に接続されて、ゲート走査信号を走査駆動信号として受信し、ｎ行目のサブ画素ユニットのセンシング回路４２０は、ゲート駆動回路のｎ＋１番目の出力端に接続されて、ゲート走査信号をセンシング駆動信号として受信し、１≦ｎ≦Ｎである。

例えば、１行目のサブ画素ユニットの画素駆動回路４１０は、ゲート駆動回路２０の１番目の出力端ＯＴ＜１＞に接続されて、ゲート走査信号を走査駆動信号として受信し、例えば、１フレームの表示期間において、当該走査駆動信号は、画素駆動回路４１０をオンにするために用いられてもよい。１行目のサブ画素ユニットのセンシング回路４２０は、ゲート駆動回路の２番目の出力端ＯＴ＜２＞に接続されて、ゲート走査信号をセンシング駆動信号として受信し、例えば、１フレームのブランキング期間において、当該センシング駆動信号は、センシング回路４２０をオンにするために用いられてもよい。２行目のサブ画素ユニットの画素駆動回路４１０は、ゲート駆動回路２０の２番目の出力端ＯＴ＜２＞に接続されて、ゲート走査信号を走査駆動信号として受信し、２行目のサブ画素ユニットのセンシング回路４２０は、ゲート駆動回路２０の３番目の出力端ＯＴ＜３＞に接続されて、ゲート走査信号をセンシング駆動信号として受信する。３行目及び４行目のサブ画素ユニットとゲート駆動回路２０との接続関係は、上記と同様であるため、ここでは説明が省略される。

図１から図３に示すように、本開示の実施例に係る電子パネルにおける複数行のサブ画素ユニットとゲート駆動回路２０が上記接続関係を有しているため、ｎ行目のサブ画素ユニットにおけるセンシング回路４２０とｎ＋１行目のサブ画素ユニットにおける画素駆動回路４１０の両方は、ゲート駆動回路２０のｎ＋１番目の出力端に接続され、それによってｎ行目のサブ画素ユニットにおけるセンシング回路４２０とｎ＋１行目のサブ画素ユニットにおける画素駆動回路４１０は、当該ｎ＋１番目の出力端によって出力されたゲート走査信号を共有することができ、これにより、ゲート駆動回路２０の出力端の数を減らすことができ、さらに当該電子パネル１０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。

本開示の少なくとも１つの実施例に係る電子パネル１０において、図２と図３に示すように、画素駆動回路４１０は、データ書き込み回路４１１と、駆動回路４１２と、電荷蓄積回路４１３とを含む。

図２に示すように、駆動回路４１２は、データ書き込み回路４１１と、電荷蓄積回路４１３と、発光ユニット４３０と、センシング回路４２０とに接続され、発光ユニット４３０を駆動して発光させるための駆動電流を制御するように構成される。例えば、発光段階では、駆動回路４１２は、発光ユニット４３０に駆動電流を供給して発光ユニット４３０を駆動して発光させることができ、且つ必要な「グレースケール」に応じて発光させることができる。

図２と図３に示すように、データ書き込み回路４１１は、電荷蓄積回路４１３にさらに接続され、走査駆動信号を受信し、且つ走査駆動信号に応答してデータ信号（ＤＡＴＡ）を駆動回路４１２に書き込むように構成される。例えば、１行目のサブ画素ユニットを例とすると、データ書き込み回路４１１は、ゲート線ＧＬ＜１＞を介してゲート駆動回路２０の１番目の出力端ＯＴ＜１＞に接続されて走査駆動信号を受信し、データ書き込み回路４１１は、当該走査駆動信号に応答してオンになることができる。例えば、１行目のサブ画素ユニットにおけるデータ書き込み回路４１１は、さらにデータ線ＤＬに接続されてデータ信号を受信し、且つ当該データ書き込み回路４１１がオンになると、当該データ信号を駆動回路４１２に書き込むことができる。例えば、異なる段階では、データ書き込み回路４１１によって受信されるデータ信号は、同行のサブ画素ユニットが発光するための、補償されたデータ信号であってもよいし、他の行のサブ画素ユニットが発光するためのデータ信号であってもよい。

図２と図３に示すおように、センシング回路４２０は、電荷蓄積回路４１３及び発光ユニット４３０にさらに接続され、センシング駆動信号を受信し、且つセンシング駆動信号に応答して基準電圧信号（ＶＲＥＦ）を駆動回路４１２に書き込むか、又は駆動回路４１２からセンシング電圧信号を読み出すように構成される。例えば、１行目のサブ画素ユニットを例とすると、センシング回路４２０は、ゲート線ＧＬ＜２＞を介してゲート駆動回路２０の２番目の出力端ＯＴ＜２＞に接続されてセンシング駆動信号を受信し、センシング回路４２０は、当該センシング駆動信号に応答してオンになることができる。例えば、１行目のサブ画素ユニットにおけるセンシング回路４２０は、センシング線ＳＬにさらに接続されてもよく、例えば、当該センシング回路４２０がオンになると、センシング回路４２０は、センシング線ＳＬを介して受信された基準電圧信号ＶＲＥＦを駆動回路４１２に書き込むことができ、又はセンシング回路４２０は、駆動回路４１２から読み出されたセンシング電圧信号をセンシング線ＳＬを介して出力することもできる。

例えば、図２と図３に示すように、本開示の実施例に係る電子パネル１０は、サンプリング及び維持回路Ｓ／Ｈと、アナログ－デジタル変換回路ＡＤＣと、第１スイッチＫ１ｃａｓｃａｄｅと、第２スイッチＫ２とをさらに含むことができる。例えば、基準電圧信号をセンシング線ＳＬを介して書き込む必要がある場合、第１スイッチＫ１がオンになり、第２スイッチＫ２がオフになる。また、例えば、センシング電圧信号をセンシング線ＳＬを介して読み出す必要がある場合、第１スイッチＫ１はオフになり、第２スイッチＫ２はオンになる。

例えば、サンプリング及び維持回路Ｓ／Ｈは、センシング電圧信号をサンプリングして維持するように構成される。アナログ－デジタル変換回路ＡＤＣは、サンプリング及び維持回路Ｓ／Ｈに接続され、且つサンプリング及び維持されたセンシング電圧信号をアナログ－デジタル変換（アナログ信号からデジタル信号への変換）して、その後のさらなるデータ処理を容易にするように構成される。例えば、当該センシング信号を処理することにより、駆動回路４１２における閾値電圧Ｖｔｈ及び電流係数Ｋに関する補償情報を得ることができる。例えば、あるフレームのブランキング期間において、センシング回路４２０によってセンシング電圧信号を取得し、当該センシング電圧信号に対してさらなるデータ処理を行って閾値電圧Ｖｔｈ及び電流係数Ｋに関する補償情報を取得し、その後、次のフレームの表示期間において、上記の取得された補償情報に基づいて発光ユニット４３０を再度駆動し、それによってサブ画素ユニット４０への外部補償を完了することができる。

例えば、図２と図３に示すように、電荷蓄積回路４１３は、発光ユニット４３０にさらに接続され、書き込まれたデータ信号と基準電圧信号を記憶するように構成される。例えば、データ書き込み回路４１１によってデータ信号が駆動回路４１２に書き込まれる場合、当該電荷蓄積回路４１３は、当該データ信号を同時に記憶することができる。また、例えば、センシング回路４２０によって基準電圧信号が駆動回路４１２に書き込まれる場合、当該電荷蓄積回路４１３は、当該基準電圧信号を同時に記憶することができる。

本開示の少なくとも１つの実施例により提供される電子パネル１０は、図２と図３に示すように、Ｍ本のデータ線ＤＬとＭ本のセンシング線ＳＬをさらに含む。説明すべきこととして、電子パネル１０に含まれるデータ線ＤＬとセンシング線ＳＬの数は、当該電子パネル１０に含まれるサブ画素ユニット４０の列数と同じである。図２及び図３は、１本のデータ線ＤＬ及び１本のセンシング線ＳＬのみを例示的に示している。本開示の実施例は、これを含むがこれに限定されないが、電子パネル１０におけるデータ線ＤＬ及びセンシング線ＳＬの数は、ニーズに応じて設定されてもよい。

例えば、ｍ列目のサブ画素ユニットにおける画素駆動回路４１０は、ｍ番目のデータ線ＤＬに接続されてデータ信号を受信する。例えば、ｍ列目のサブ画素ユニットにおけるデータ書き込み回路４１１は、ｍ番目のデータ線ＤＬに接続されてデータ信号を受信する。例えば、ｍ列目のサブ画素ユニットにおけるセンシング回路４２０は、ｍ番目のセンシング線ＳＬに接続されて基準電圧信号を受信するか又はセンシング電圧信号を出力し、１≦ｍ≦Ｍである。

本開示の少なくとも１つの実施例に係る電子パネル１０において、図２及び図３に示すように、順次に配列されたＮ＋１本のゲート線ＧＬ（ＧＬ＜１＞、ＧＬ＜２＞、ＧＬ＜３＞、ＧＬ＜４＞、ＧＬ＜５＞など）をさらに含み、Ｎ＋１本のゲート線は、それぞれゲート駆動回路２０のＮ＋１個の出力端に逐一接続される。

例えば、電子パネル１０がＮ行のサブ画素ユニットを含む場合、ゲート駆動回路２０は、Ｎ＋１個の出力端（ＯＴ＜１＞、ＯＴ＜２＞、ＯＴ＜３＞、ＯＴ＜４＞、ＯＴ＜５＞など）を含み、１番目のゲート線ＧＬ＜１＞は、ゲート駆動回路２０の１番目の出力端ＯＴ＜１＞に接続され、２番目のゲート線ＧＬ＜２＞は、ゲート駆動回路２０の２番目の出力端ＯＴ＜２＞に接続され、このように類推し、Ｎ＋１番目のゲート線ＧＬ＜Ｎ＋１＞は、ゲート駆動回路２０のＮ＋１番目の出力端ＯＴ＜Ｎ＋１＞に接続され、即ちＮ＋１本のゲート線は、それぞれゲート駆動回路２０のＮ＋１個の出力端に逐一接続される。

例えば、ｎ行目のサブ画素ユニットの画素駆動回路４１０は、ｎ番目のゲート線を介してゲート駆動回路のｎ番目の出力端に接続される。例えば、ｎ行目のサブ画素ユニットのデータ書き込み回路４１１は、ｎ番目のゲート線を介してゲート駆動回路のｎ番目の出力端に接続される。例えば、ｎ行目のサブ画素ユニットのセンシング回路４２０は、ｎ＋１番目のゲート線を介してゲート駆動回路のｎ＋１番目の出力端に接続される。

図３に示すように、本開示の少なくとも１つの実施例により提供される電子パネル１０において、サブ画素ユニット４０は、図３に示す回路構造で実現されてもよい。

例えば、データ書き込み回路４１１は、走査トランジスタＴ１で実現されてもよく、駆動回路４１２は、駆動トランジスタＴ３で実現されてもよく、センシング回路４２０は、センシングトランジスタＴ２で実現されてもよく、電荷蓄積回路４１３は、蓄積コンデンサＣＳＴで実現されてもよい。以下に１行目のサブ画素ユニットを例としてサブ画素ユニット４０におけるトランジスタを詳細に説明する。

走査トランジスタＴ１のゲートは、走査駆動信号を受信するように構成され、例えば、走査トランジスタＴ１のゲートＧ１＜１＞は、ゲート線ＧＬ＜１＞に接続されて走査駆動信号を受信することができ、走査トランジスタＴ１の第１電極は、データ信号を受信するように構成され、例えば、走査トランジスタＴ１の第１電極は、データ線ＤＬに接続されてデータ信号を受信することができ、走査トランジスタＴ１の第２電極は、駆動トランジスタＴ３のゲート（Ｇ３）に接続される。

駆動トランジスタＴ３の第１電極は、駆動電流を生成するための第１駆動電圧ＥＬＶＤＤを受信するように構成され、駆動トランジスタＴ３の第２電極（Ｓ）は、センシングトランジスタＴ２の第１電極に接続される。

センシングトランジスタＴ２のゲートＧ２＜１＞は、センシング駆動信号を受信するように構成され、例えば、センシングトランジスタＴ２のゲートＧ２＜１＞は、ゲート線ＧＬ＜２＞に接続されてセンシング駆動信号を受信することができ、センシングトランジスタＴ２の第２電極は、基準電圧信号を受信するか、又はセンシング電圧信号を出力するように構成され、例えば、センシングトランジスタＴ２の第２電極は、センシング線ＳＬに接続されて基準電圧信号（ＶＲＥＦ）を受信するか又はセンシング電圧信号を出力することができる。

ストレージコンデンサＣＳＴの第１電極は、駆動トランジスタＴ３のゲート（Ｇ３）に接続され、ストレージコンデンサＣＳＴの第２電極は、駆動トランジスタＴ３の第２電極（Ｓ）に接続される。ストレージコンデンサＣＳＴは、駆動トランジスタＴ３のゲート（Ｇ３）と第２電極（Ｓ）との間の電圧差を維持するために用いられてもよい。

例えば、本開示の実施例に係る電子パネル１０において、発光ユニット４３０は、有機発光ダイオードＯＬＥＤで実現されてもよい。当該ＯＬＥＤは、上部発光、下部発光などの様々なタイプのＯＬＥＤであってよく、赤色光、緑色光、青色光又は白色光などを放出することができ、本開示の実施例は、これに限定されない。他の実施例において、発光ユニット４３０は、発光ダイオード（ＬＥＤ）、量子ドット発光デバイスなどの他のタイプの発光デバイスで実現されてもよい。

図３に示すように、発光ユニット４３０（例えばＯＬＥＤ）の第１電極は、駆動トランジスタＴ３の第２電極（Ｓ）に接続されて、駆動トランジスタＴ３の駆動電流を受信することができ、発光ユニット４３０の第２電極は、第２駆動電圧ＥＬＶＳＳを受信するように構成され、例えば、いくつかの実施例において、ＯＬＥＤの第２電極は、接地するように構成され、この時に第２駆動電圧ＥＬＶＳＳは、０Ｖである。例えば、第１駆動電圧ＥＬＶＤＤは、ハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、第２駆動電圧ＥＬＶＳＳは、ローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。駆動トランジスタＴ３がオン（又は部分的にオン）になる場合、第１駆動電圧ＥＬＶＤＤと第２駆動電圧ＥＬＶＳＳは、発光ユニット４３０を駆動するための駆動電流を生成するための電源と見なされてもよい。

本開示の実施例に係る電子パネル１０において、ｎ行目のサブ画素ユニットにおけるセンシングトランジスタＴ２とｎ＋１行目のサブ画素ユニットにおける走査トランジスタＴ１の両方がゲート駆動回路２０のｎ＋１番目の出力端に接続されるため、ｎ行目のサブ画素ユニットにおけるセンシングトランジスタＴ２とｎ＋１行目のサブ画素ユニットにおける走査トランジスタＴ１は、当該ｎ＋１番目の出力端によって出力されたゲート走査信号を共有することができ、それによってゲート駆動回路２０の出力端の数を減らすことができ、さらに当該電子パネル１０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。

また、外部補償は、サブ画素ユニット４０のセンシングトランジスタＴ２によって実現されてもよい。例えば、あるフレームのブランキング期間において、センシングトランジスタＴ２によってセンシング電圧信号を取得し、当該センシング電圧信号に対してさらなるデータ処理を行って閾値電圧Ｖｔｈ及び電流係数Ｋに関する補償情報を取得し、その後、次のフレームの表示期間において、上記の取得された補償情報に基づいて発光ユニット４３０を駆動し、それによってサブ画素ユニット４０の外部補償を完了することができる。

以下、図４に示す信号タイミング図を参照し、１フレームの表示期間における、図３に示す電子パネル（例えば表示パネル）１０の１つのサブ画素ユニット４０の動作原理を説明し、且つここで各トランジスタがＮ型トランジスタであることを例として説明するが、本開示の実施例はこれに限定されない。図４に示す信号タイミング図における信号レベルは、概略的なものだけであり、真のレベル値を表すものではない。

図４において、ＤＡＴＡは、サブ画素ユニット４０がデータ線ＤＬを介して受信したデータ信号を表し、ＶＲＥＦは、サブ画素ユニット４０がセンシング線ＳＬを介して受信した基準電圧信号を表し、Ｇ１は、当該サブ画素ユニット４０における走査トランジスタＴ１を表し、Ｇ２は、センシングトランジスタＴ２のゲートを表し、Ｇ３は、ドライブトランジスタＴ３のゲートを表し、Ｓは、ドライブトランジスタＴ３の第２電極を表す。

図４に示すように、Ａ１段階では、Ｇ１がハイレベルであり、走査トランジスタＴ１がオンになり、Ｇ２がローレベルであり、センシングトランジスタＴ２がオフになる。この段階では、同行以外のデータ信号がデータ線ＤＬを介して書き込まれるため、Ｇ３の電位は高くなる。ストレージコンデンサＣＳＴのブートストラップ効果により、この段階でＳの電位も高くなる。

Ａ２段階では、Ｇ２の電位がローレベルからハイレベルになり、センシングトランジスタＴ２がオンになり、同時に走査トランジスタＴ１がオンに維持されている。この段階では、同行以外のデータ信号は、データ線を介して書き込まれ、例えばＡ１段階で書き込まれたデータ信号と同じでも異なってもよく、基準電圧信号ＶＲＥＦは、センシング線ＳＬを介して書き込まれ、例えばローレベル信号（例えば当該ローレベルが０Ｖである）である。

Ａ３段階（データ書き込み段階）では、Ｇ１及びＧ２がハイレベルに維持されているため、走査トランジスタＴ１とセンストランジスタＴ２がオンに維持されている。この段階では、同行のデータ信号は、データ線ＤＬを介して書き込まれ、例えば外部補償が行われた、同行のサブ画素ユニットが発光するためのデータ信号であり、基準電圧信号ＶＲＥＦは、センシング線ＳＬを介して書き込まれ、例えばＡ２段階で書き込まれた基準電圧信号ＶＲＥＦと同じであってもよい。

Ａ４段階（維持段階）では、Ｇ１の電位がハイレベルからローレベルになり、走査トランジスタＴ１がオフになり、Ｇ２がハイレベルに維持し続けられ、センシングトランジスタＴ２がオンを継続する。この段階では、ストレージコンデンサＣＳＴは、Ｇ３とＳの電位を変更せずに維持する。

Ａ５段階（発光段階）では、Ｇ１がローレベルに維持され、走査トランジスタＴ１がオフになり、Ｇ２の電位がハイレベルからローレベルになり、センシングトランジスタＴ２がオフになる。この段階では、駆動トランジスタＴ３は、Ｇ３とＳの電位の複合効果（例えば、Ｇ３とＳの電位差の絶対値が駆動トランジスタＴ３の閾値電圧Ｖｔｈより大きい）の下でオンになり、第１駆動電圧ＥＬＶＤＤによって駆動トランジスタＴ３の第２電極Ｓを充電し、即ち発光ユニット４３０を駆動して発光させる。同時に、Ｓの電位が高くなると、ストレージコンデンサＣＳＴのブートストラップ効果により、Ｇ３の電位も高くなる。

これまで、上記の５つの段階により、サブ画素ユニット４０における発光ユニット４３０（例えばＯＬＥＤ）は、発光を完了することができる。説明すべきこととして、図４に示すように、当該例では、Ｇ１がハイレベルである段階（Ａ１段階、Ａ２段階とＡ３段階）の最後の１／４期間において、サブ画素ユニット４０は、元の行のデータ信号を書き込む。また、Ｇ１（又はＧ２）の電位がハイレベルにある時間は、ゲート駆動回路２０によって出力されたゲート駆動信号のパルス幅である。

以下に図５に示す信号タイミング図を参照し、１フレームのブランキング期間における、図３に示す電子パネル１０の動作原理を説明し、ここでは、各トランジスタがＮ型トランジスタであることを例として説明するが、本開示の実施例はこれに限定されない。図５に示す信号タイミング図における信号レベルは、概略的なものだけであり、真のレベル値を表すものではない。例えば、当該フレームのブランキング期間において、３行目のサブ画素ユニットをセンシングすることを選択する。

図５では、Ｇ１＜２＞／Ｇ２＜１＞は、２行目のサブ画素ユニットにおける走査トランジスタＴ１のゲート（１行目のサブ画素ユニットにおけるセンシングトランジスタＴ２のゲート）を表し、Ｇ１＜３＞／Ｇ２＜２＞は、３行目のサブ画素ユニットにおける走査トランジスタＴ１のゲート（２行目のサブ画素ユニットにおけるセンシングトランジスタＴ２のゲート）を表し、Ｇ１＜４＞／Ｇ２＜３＞は、４行目のサブ画素ユニットにおける走査トランジスタＴ１のゲート（３行目のサブ画素ユニットにおけるセンシングトランジスタＴ２のゲート）を表し、ＤＬは、データ線から供給された信号を表し、ＳＬは、センシング線から供給された（読み出された）信号を表す。

３行目のサブ画素ユニットをセンシングする場合、まず、３行目のサブ画素ユニットにおける走査トランジスタＴ１のゲートＧ１＜３＞の電位及びセンシングトランジスタＴ２のゲートＧ２＜３＞の電位を高くする必要があり、同時に、２行目のサブ画素ユニットにおけるセンシングトランジスタＴ２のゲートＧ２＜２＞が３行目のサブ画素ユニットにおける走査トランジスタＴ１のゲートＧ１＜３＞に接続されているため、この時に２行目のサブ画素ユニットにおけるセンシングトランジスタＴ２がオンになり、その結果、センシングエラーが発生する。２行目のサブ画素ユニットが元に発光段階にあるため、２行目のサブ画素ユニットにおける駆動トランジスタＴ３に電流が流れ、駆動トランジスタＴ３の第２電極Ｓを充電し、この時にセンシングＳＬは、３行目のサブ画素ユニットをセンシングする時に２行目のサブ画素ユニットもセンシングし、その結果、上記センシングにエラーが発生する。

上記センシングエラーを回避するために、３行目のサブ画素ユニットをセンシングする場合、まず２行目のサブ画素ユニットにおける駆動トランジスタＴ３をオフにする必要がある。

Ｂ１段階（リセット段階）では、２行目のサブ画素ユニットにおける駆動トランジスタＴ３がオフになる。例えば、この段階では、Ｇ１＜２＞の電位とＧ２＜２＞の電位の両方がハイレベルであるため、２行目のサブ画素ユニットにおける走査トランジスタＴ１とセンシングトランジスタＴ２がオンになり、データ線ＤＬ及び走査トランジスタＴ１を介して駆動トランジスタＴ３のゲート（Ｇ３）に補正電位を書き込み、センシング線ＳＬ及びセンシングトランジスタＴ２を介して駆動トランジスタＴ３の第２電極（Ｓ）にも補正電位を書き込む。例えば、当該補正電位が０Ｖであるため、２行目のサブ画素ユニットにおける駆動トランジスタＴ３がオフになる。

Ｂ２段階（リセット段階）では、Ｇ１＜３＞の電位とＧ２＜３＞の電位の両方がハイレベルであるため、３行目のサブ画素ユニットにおける走査トランジスタＴ１とセンシングトランジスタＴ２がオンになり、データ線ＤＬ及び走査トランジスタＴ１を介して駆動トランジスタＴ３のゲート（Ｇ３）にデータ信号（例えばハイレベル信号、例えば３．５Ｖ５Ｖ）を書き込み、センシング線ＳＬ及びセンシングトランジスタＴ２を介して駆動トランジスタＴ３の第２電極（Ｓ）に基準電圧信号（例えばローレベル信号、例えば０Ｖ）を書き込み、それによって３行目のサブ画素ユニットの駆動トランジスタＴ３がオンになる。説明すべきこととして、Ｂ２段階では、書き込まれたデータ信号と基準電圧信号は、一定値であってもよく、例えば、それぞれ３．５Ｖ及び０Ｖである。

Ｂ３段階（充電段階）では、Ｇ１＜３＞の電位がハイレベルからローレベルになるため、３行目のサブ画素ユニットにおける走査トランジスタ１がオフになり、Ｇ２＜３＞の電位がハイレベルに維持されるため、３行目のサブ画素ユニットにおけるセンシングトランジスタＴ２がオンに維持されている。３行目のサブ画素ユニットにおける駆動トランジスタＴ３がオンに維持されるため、第１駆動電圧ＥＬＶＤＤによって駆動トランジスタＴ３の第２電極（Ｓ）が充電される。例えば、この段階では、センシング線ＳＬは懸架に維持されてもよい。

Ｂ３段階では、一定時間で充電した後、駆動トランジスタＴ３の第２電極（Ｓ）の電位は、基本的に変化しないように維持され、その後、Ｂ４段階（センシング段階）では、センシング線ＳＬによって駆動トランジスタＴ３の第２電極（Ｓ）の電位即ち電圧信号をセンシングし、即ちセンシング電圧信号をセンシング線ＳＬを介して出力することができる。

Ｂ５段階（データ書き戻し段階）では、Ｇ１＜３＞の電位とＧ２＜３＞の電位の両方がハイレベルであるため、３行目のサブ画素ユニットにおける走査トランジスタＴ１とセンシングトランジスタＴ２がオンになり、データ線ＤＬ及び走査トランジスタＴ１を介して駆動トランジスタＴ３のゲート（Ｇ３）にデータ信号を書き込み、センシング線ＳＬ及びセンシングトランジスタＴ２を介して駆動トランジスタＴ３の第２電極（Ｓ）に基準電圧信号（例えばローレベル信号、例えば０Ｖ）を書き込み、それによって３行目のサブ画素ユニットの駆動トランジスタＴ３がオンになる。例えば、Ｂ５段階で書き込まれたデータ信号は、表示期間におけるデータ書き込み段階（Ａ３）に用いられるデータと同じであってもよい。

本開示の少なくとも１つの実施例は、本開示の実施例に係るいずれかの電子パネル（表示パネル）１０を駆動するために利用可能な駆動方法を提供する。当該駆動方法は、１フレーム用の表示期間及びブランキング期間を含む。

表示期間において、各サブ画素ユニット４０で、画素駆動回路４１０が発光ユニット４３０を駆動して発光させるようにし、ブランキング期間において、Ｎ行のサブ画素ユニットからｉ行目のサブ画素ユニットをランダムに選択し、ｉ行目のサブ画素ユニットにおけるセンシング回路がセンシングを実行するようにする。Ｎが２以上の整数で、１≦ｉ≦Ｎである。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、表示期間には、データ書き込み段階と、維持段階と、発光段階とが含まれる。

画素駆動回路４１０にデータ書き込み回路４１１と、駆動回路４１２と、電荷蓄積回路４１３とが含まれる場合、
データ書き込み段階では、データ書き込み回路４１１とセンシング回路４２０がオンになり、データ書き込み回路４１１及びセンシング回路４２０によってデータ信号と基準電圧信号がそれぞれ書き込まれ、
維持段階では、データ書き込み回路４１１がオフになり、センシング回路４２０がオンになり、電荷蓄積回路４１３がデータ信号と基準電圧信号を維持するようにし、
発光段階では、データ書き込み回路４１１及びセンシング回路４２０がオフになり、駆動回路４１２がオンになり、駆動回路４１２は、データ信号に応じて発光ユニット４３０を駆動して発光させる。

説明すべきこととして、上記のデータ書き込み段階、維持段階及び発光段階の詳細な説明については、それぞれ上記のＡ３段階、Ａ４段階及びＡ５段階の説明を参照することができる。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、ブランキング期間には、リセット段階と、再設定段階と、充電段階と、センシング段階とが含まれ、画素駆動回路４１０にデータ書き込み回路４１１と、駆動回路４１２と、電荷蓄積回路４１３とが含まれる場合、ｉ行目のサブ画素ユニットをセンシングすることは、次のステップを含む。

リセット段階では、ｉ－１行目のサブ画素ユニットにおける駆動回路４１２がオフになる。

再設定段階では、ｉ行目のサブ画素ユニットにおけるデータ書き込み回路４１１及びセンシング回路４２０がオンになり、データ書き込み回路４１１及びセンシング回路４２０によってデータ信号と基準電圧信号がそれぞれ書き込まれ、ｉ行目のサブ画素ユニットにおける駆動回路４１２をオンにする。

充電段階では、ｉ行目のサブ画素ユニットにおけるデータ書き込み回路４１１がオフになり、ｉ行目のサブ画素ユニットにおけるセンシング回路４２０がオンになり、駆動回路４１２によってセンシング回路４２０が充電される。

センシング段階では、ｉ行目のサブ画素ユニットにおけるデータ書き込み回路４１１がオフになり、ｉ行目のサブ画素ユニットにおけるセンシング回路４２０がオンになり、センシング回路４２０によってセンシング電圧信号が出力される。

例えば、本開示の少なくとも１つの実施例に係る駆動方法では、リセット段階では、ｉ－１行目のサブ画素ユニットにおけるデータ書き込み回路４１１とセンシング回路４２０がオンになり、データ書き込み回路４１１及びセンシング回路４２０によって補正電圧がそれぞれ書き込まれ、ｉ－１行目のサブ画素ユニットにおける駆動回路４１２をオフにする。

説明すべきこととして、上記のリセット段階、再設定段階、充電段階及びセンシング段階の詳細な説明については、それぞれ上記のＢ１段階、Ｂ２段階、Ｂ３段階及び段階４の説明を参照することができる。

また、本開示の実施例に係る駆動方法の技術的効果については電子パネル１０に関する上記実施例における対応する説明を参照することができるため、ここでは説明が省略される。

以下に本開示の実施例に係る電子パネル１０におけるゲート駆動回路２０を詳細に説明する。当該ゲート駆動回路２０は、表示装置の１フレームの画面の表示プロセスにゲート走査信号を供給するように表示装置に用いられてもよい。

例えば、当該ゲート駆動回路２０は、複数のカスケード（ｃａｓｃａｄｅ）されたシフトレジスタユニット２１を含み、図６に示すように、シフトレジスタユニット２１は、第１サブユニット１００と、第２サブユニット２００とを含む。

当該第１サブユニット１００は、第１入力回路１１０と第１出力回路１２０を含み、第１入力回路１１０は、第１入力信号ＳＴＵ１に応答して第１ノードＱ１のレベルを制御し、例えば第１ノードＱ１を充電するように構成される。例えば、第１入力回路１１０は、第１入力信号ＳＴＵ１と第１電圧ＶＤＤとを受信するように構成され、第１入力回路１１０は、第１入力信号ＳＴＵ１に応答してオンになり、これにより、第１電圧ＶＤＤによって第１ノードＱ１を充電することができる。

第１出力回路１２０は、第１ノードＱ１のレベルの制御下で、シフト信号ＣＲと第１出力信号ＯＵＴ１とを出力するように構成される。例えば、第１出力回路１２０は、第２クロック信号ＣＬＫＢと第３クロック信号ＣＬＫＣ（図１１に示される）を受信するように構成されてもよく、第１出力回路１２０は、第１ノードＱ１のレベルの制御下でオンになると、第２クロック信号ＣＬＫＢをシフト信号ＣＲとして出力し、第３クロック信号ＣＬＫＣを第１出力信号ＯＵＴ１として出力することができる。

例えば、１フレームの表示期間において、第１出力回路１２０によって出力されたシフト信号ＣＲは、第１入力信号ＳＴＵ１として他のシフトレジスタユニット２１に供給されてもよく、これにより、表示的走査の行ごとのシフトが完了される。第１出力回路１２０によって出力された第１出力信号ＯＵＴ１は、表示的走査を実行するように電子パネル１０におけるある行のサブ画素ユニットを駆動することができる。また、例えば、１フレームのブランキング期間において、第１出力回路１２０によって出力された第１出力信号ＯＵＴ１は、電子パネル１０におけるある行のサブ画素ユニットのセンシングトランジスタを駆動して、当該行のサブ画素ユニットへの外部補償を完了するために用いられてもよい。

説明すべきこととして、１フレームの表示期間において、第１出力回路１２０によって出力されたシフト信号ＣＲと第１出力信号ＵＴ１との信号波形は、同じでも異なっていてもよく、本開示の実施例は、これに限定されない。

第２サブユニット２００は、第２入力回路２１０と、第２出力回路２２０とを含み、第２入力回路２１０は、第１入力信号ＳＴＵ１に応答して第２ノードＱ２のレベルを制御し、例えば第２ノードＱ２を充電するように構成される。例えば、第２入力回路２１０は、第１入力信号ＳＴＵ１と第１電圧ＶＤＤ（図７に示される）とを受信するように構成され、第２入力回路２１０は、第１入力信号ＳＴＵ１に応答してオンになり、これにより、第１電圧ＶＤＤによって第２ノードＱ２を充電することができる。

第２出力回路２２０は、第２ノードＱ２のレベルの制御下で第２出力信号ＯＵＴ２を出力するように構成される。例えば、第１出力回路１２０は、第４クロック信号ＣＬＫＤ（図１１に示される）を受信するように構成されてもよく、第２出力回路２２０は、第２ノードＱ２のレベルの制御下でオンになると、第４クロック信号ＣＬＫＤを第２出力信号ＯＵＴ２として出力することができる。

例えば、１フレームの表示期間において、第２出力回路２２０によって出力された第２出力信号ＯＵＴ２は、表示パネル１０におけるある行のサブ画素ユニットを駆動して表示的走査させることができる。また、例えば、１フレームのブランキング期間において、第２出力回路２２０によって出力された第２出力信号ＯＵＴ２は、電子パネル１０におけるある行のサブ画素ユニットのセンシングトランジスタを駆動して、当該行のサブ画素ユニットへの外部補償を完了するために用いられてもよい。

例えば、複数のシフトレジスタユニット２１がカスケード接続されてゲート駆動回路２０を構成する場合、いくつかのシフトレジスタユニット２１は、１つのクロック信号線に接続され、当該クロック信号線によって供給された第１入力信号ＳＴＵ１を受信することができ、又は、いくつかのシフトレジスタユニット２１は、他の段のシフトレジスタユニット２１によって出力されたシフト信号ＣＲを第１入力信号ＳＴＵ１として受信することもできる。

説明すべきこととして、本開示の実施例において、第１電圧ＶＤＤが例えばハイレベルであり、以下の各実施例は、これと同じであるため、説明が省略されない。

また、説明すべきこととして、本開示の実施例において、ハイレベルとローレベルは相対的である。ハイレベルは、１つの高い電圧範囲を表し（例えば、ハイレベルは、５Ｖ、１０Ｖ又はその他の適切な電圧であってもよい）、且つ複数のハイレベルは、同じでも異なっていてもよい。同様に、ローレベルは、低い電圧範囲を表し（例えば、ローレベルは０Ｖ、－Ｖ、－１０Ｖ又はその他の適切な電圧であってもよい）、且つ複数のローレベルは、同じでも異なっていてもよい。例えば、ハイレベルの最小値はローレベルの最大値よりも大きい。

説明すべきこととして、本開示の実施例において、１つのノード（例えば、第１ノードＱ１、第２ノードＱ２など）のレベルを制御することは、当該ノードを充電して当該ノードのレベルをプルアップするか、又は当該ノードを放電して当該ノードのレベルをプルダウンすることを含む。例えば、当該ノードに電気的に接続された１つのコンデンサを設けることができ、当該ノードを充電すると、当該ノードに電気的に接続されたコンデンサを充電することを示し、同様に、当該ノードを放電すると、当該ノードに電気的に接続されたコンデンサを放電することを示し、当該コンデンサによって当該ノードのハイレベル又はローレベルを維持することができる。

本開示の実施例で提供されるシフトレジスタユニット２１は、複数のサブユニット（第１サブユニット１００及び第２サブユニット２００など）を同時に充電することができ、１つのサブユニット（例えば第１サブユニット１００）のみがシフト信号を出力する必要があり、他のサブユニット（例えば第２サブユニット２００など）がシフト信号を出力する必要がないため、クロック信号線及びトランジスタの数を節約することができ、それによって当該シフトレジスタユニット２１を用いたゲート駆動回路２０に占有される面積を減少させることができ、さらに当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくし、表示装置のＰＰＩを向上させることができる。

説明すべきこととして、図６は本開示の一例だけであり、本開示の実施例ではシフトレジスタユニット２１に含まれるサブユニットの数が限定されなく、例えば、シフトレジスタユニット２１は、３つ、４つ又はそれ以上のサブユニットをさらに含むことができ、サブユニットの数が実際の状況に応じて設定されてもよい。

図６に示すように、シフトレジスタユニット２１は、ブランキング入力サブユニット３００をさらに含む。ブランキング入力サブユニット３００は、第１ノードＱ１及び第２ノードＱ２に接続され、且つ選択制御信号ＯＥを受信して第１ノードＱ１と第２ノードＱ２のレベルを制御し、例えば第１ノードＱ１と第２ノードＱ２を充電するように構成される。

例えば、１フレームのブランキング期間において、ブランキング入力サブユニット３００は、第２ノードＱ２を充電することができ、これにより、第１出力回路１２０は、第１ノードＱ１のレベルの制御下で第１出力信号ＯＵＴ１を出力するか、又は第２出力回路２２０は、第２ノードＱ２のレベルの制御下で第２出力信号ＯＵＴ２を出力する。第１出力信号ＯＵＴ１又は第２出力信号ＯＵＴ２は、電子パネル１０におけるある行のサブ画素ユニットのセンシングトランジスタを駆動して、当該行のサブ画素ユニットへの外部補償を完了するために用いられてもよい。

図７に示すように、本開示の少なくとも１つの実施例において、ブランキング入力サブユニット３００は、選択制御回路３１１と、第３入力回路３１２と、第１伝送回路３２０と、第２伝送回路３３０とを含む。

当該選択制御回路３１１は、選択制御信号ＯＥに応答して第２入力信号ＳＴＵ２によって第３ノードＨのレベルを制御し、例えば第３ノードＨを充電し、第３ノードＨのレベルを維持するように構成される。例えば、１フレームの表示期間において、選択制御回路３１１は、選択制御信号ＯＥの制御下でオンになり、それによって第２入力信号ＳＴＵ２によって第３ノードＨを充電することができる。例えば、第３ノードＨのレベル（例えばハイレベル）は、１フレームの表示期間から当該フレームのブランキング期間まで維持されてもよい。

例えば、複数のシフトレジスタユニット２１がカスケード接続されてゲート駆動回路２０を構成する場合、ある段のシフトレジスタユニット２１は、他の段のシフトレジスタユニット２１によって出力されたシフト信号ＣＲを第１入力信号ＳＴＵ２として受信することができる。例えば、ある段のシフトレジスタユニット２１を選択して１フレームのブランキング期間で駆動信号を出力する必要がある場合、当該段のシフトレジスタユニット２１に供給された選択制御信号ＯＥと第２入力信号ＳＴＵ２の波形タイミングを同じにすることができ、これにより、当該段のシフトレジスタユニット２１における選択制御回路３１１はオンになる。

当該第３入力回路３１２は、第３ノードＨのレベルの制御下で第４ノードのレベルＮを制御するように構成される。例えば、第３入力回路３１２は、第１クロック信号ＣＬＫＡを受信するように構成されてもよい。第３入力回路３１２は、第３ノードＨのレベルの制御下でオンになると第１クロック信号ＣＬＫＡを第４ノードＮに伝送し、それによって第４ノードＮのレベルを制御することができる。例えば、１フレームのブランキング期間において、第１クロック信号ＣＬＫＡがハイレベルにある場合、第３入力回路３１２は、当該ハイレベルを第４ノードＮに伝送することができ、それによって第４ノードＮのレベルの電位はハイレベルになる。

当該第１伝送回路３２０は、第１ノードＱ１及び第４ノードＮに電気的に接続され、且つ第４ノードＮのレベル又は第１伝送信号ＴＳ１の制御下で第１ノードＱ１のレベルを制御し、例えば第１ノードＱ１を充電するように構成される。例えば、いくつかの例では、第１伝送回路３２０は、ハイレベルの第１電圧ＶＤＤを受信することができ、第１伝送回路３２０が第４ノードＮのレベルの制御下でオンになると、第１電圧ＶＤＤによって第１ノードＱ１を充電することができる。また、例えば、他のいくつかの例では、第１伝送回路３２０は、第１伝送信号ＴＳ１の制御下でオンになり、それによって第４ノードＮと第１ノードＱ１との間の電気的接続を実現し、さらに第３入力回路３１２によって第１ノードＱ１を充電することもできる。

当該第２伝送回路３３０は、第２ノードＱ２及び第４ノードＮに電気的に接続され、且つ第４ノードＮのレベル又は第２伝送信号ＴＳ２の制御下で第２ノードＱ２のレベルを制御し、例えば第２ノードＱ２を充電するように構成される。例えば、いくつかの例では、第２伝送回路３３０は、ハイレベルの第１電圧ＶＤＤを受信することができ、第２伝送回路３３０が第４ノードＮのレベルの制御下でオンになると、第１電圧ＶＤＤによって第２ノードＱ２を充電することができる。また、例えば、他のいくつかの例では、第２伝送回路３３０は、第２伝送信号ＴＳ２の制御下でオンになり、それによって第４ノードＮと第２ノードＱ２との間の電気的接続を実現し、さらに第３入力回路３１２によって第２ノードＱ２を充電することもできる。

説明すべきこととして、本開示の実施例において、第１伝送信号ＴＳ１と第２伝送信号ＴＳ２は、同じであってもよく、例えば両方とも第１クロック信号ＣＬＫＡを用い、このようにしてクロック信号線を節約することができ、第１伝送信号ＴＳ１と第２伝送信号ＴＳ２は、それぞれ異なる信号を用いて第１伝送回路３２０及び第２伝送回路３３０をそれぞれ制御することができ、例えば、第２ノードＱ２を充電する必要がない場合、第２伝送回路３３０をオフにすることができ、それによって電力消費を低減することができる。

また、シフトレジスタユニット２１が３つ、４つ又はそれ以上のサブユニットを含む場合、それに応じて、３つ、４つ又はそれ以上の伝送回路を設けてブランキング入力サブユニット３００の機能を実現する必要がある。

本開示の実施例において、シフトレジスタユニット２１が複数のサブユニット（第１サブユニット１００及び第２サブユニット２００など）を含む場合、これらのサブユニットは、１つのブランキング入力サブユニット３００を共有することができ、それによって当該シフトレジスタユニット２１を用いたゲート駆動回路２０に占有される面積を減少させることができ、さらに当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくして、表示装置のＰＰＩを向上させることができる。

説明すべきこととして、本開示の実施例において、１フレームのブランキング期間で駆動信号を出力できるために、シフトレジスタユニット２１にはブランキング入力サブユニット３００が設けられる。ブランキング入力サブユニット３００における「ブランキング（ｂｌａｎｋｉｎｇ）」は、１フレームのブランキング期間に関連することを示すだけであり、ブランキング入力サブユニット３００がブランキング期間のみで動作するように制限されなく、以下の各実施例は、これと同じであるため、説明が省略される。

図８及び９Ａ－９Ｆに示すように、いくつかの実施例において、選択制御回路３１１は、第１トランジスタＭ１及び第１コンデンサＣ１を含むように実現されてもよい。第１トランジスタＭ１のゲートは、選択制御信号ＯＥを受信するように構成され、第１トランジスタＭ１の第１電極は、第２入力信号ＳＴＵ２を受信するように構成され、第１トランジスタＭ１の第２電極は、第３ノードＨに接続される。例えば、選択制御信号ＯＥがハイレベルのオン信号である場合、第１トランジスタＭ１がオンになり、それによって第２入力信号ＳＴＵ２によって第３ノードＨを充電することができる。

第１コンデンサＣ１の第１電極は、第３ノードＨに接続され、第１コンデンサＣ１の第２電極は、第４電圧ＶＧＬ１又は第１電圧ＶＤＤを受信するように構成される。第１コンデンサＣ１を設けることにより、第３ノードＨの電位を維持することができ、例えば、１フレームの表示期間において、選択制御回路３１１は、第３ノードＨを充電して第３ノードＨを高電位にプルアップし、第１コンデンサＣ１は、第３ノードＨの高電位を当該フレームのブランキング期間まで維持することができる。また、他のいくつかの実施例において、第１コンデンサＣ１の第２電極は、第４ノードＮにさらに接続されてもよい。

説明すべきこととして、本開示の実施例において、第４電圧ＶＧＬ１は、例えばローレベルであり、以下の各実施例は、これと同じであるため、説明が省略されない。

例えば、図８に示す実施例において、第３入力回路３１２は、第２トランジスタＭ２で実現されてもよい。第２トランジスタＭ２のゲートは、第３ノードＨに接続され、第２トランジスタＭ２の第１電極は、第１クロック信号ＣＬＫＡを受信するように構成され、第２トランジスタＭ２の第２電極は、第４ノードＨに接続される。例えば、第３ノードＨがハイレベルである場合、第２トランジスタＭ２がオンになり、第１クロック信号ＣＬＫＡを第４ノードＮに伝送して第４ノードＮのレベルをプルアップすることができる。

例えば、図８に示す実施例において、第１伝送回路３２０は、第３トランジスタＭ３を含み、第２伝送回路３３０は、第４のトランジスタＭ４を含む。

第３トランジスタＭ３のゲートは、第４ノードＮに接続され、第３トランジスタＭ３の第１電極は、第１電圧ＶＤＤを受信するように構成され、第３トランジスタＭ３の第２電極は、第１ノードＱ１に接続される。例えば、第４ノードＮがハイレベルである場合、第３トランジスタＭ３がオンになり、それによってハイレベルの第１電圧ＶＤＤによって第１ノードＱ１を充電することができる。

第４トランジスタＭ４のゲートは、第４ノードＮに接続され、第４トランジスタＭ４の第１電極は、第１電圧ＶＤＤを受信するように構成され、第４トランジスタＭ４の第２電極は、第２ノードＱ２に接続される。第４ノードＮがハイレベルである場合、第４トランジスタＭ４がオンになり、それによってハイレベルの第１電圧ＶＤＤによって第２ノードＱ２を充電することができる。

以下に図９Ａ－９Ｆに提供されるブランキング入力サブユニット３００について説明する。以下の説明において、図９Ａ－９Ｆ及び図８の同じ部分については、説明を省略する。

例えば、図９Ａに提供されるブランキング入力サブユニット３００において、第２トランジスタＭ２の第１電極は、第１電圧ＶＤＤを受信するように構成され、第３トランジスタＭ３のゲートは、第１伝送信号ＴＳ１を受信するように構成され、第３トランジスタＭ３の第１電極は、第４ノードＮに接続され、第４トランジスタＭ４のゲートは、第２伝送信号ＴＳ２を受信するように構成され、第４トランジスタＭ４の第１電極は、第４ノードＮに接続される。例えば、１フレームのブランキング期間において、第１ノードＱ１を充電する必要がある場合、第１伝送信号ＴＳ１をハイレベルにし、それによって第３トランジスタＭ３をオンにすることができ、ハイレベルの第１ＶＤＤは、第２トランジスタＭ２と第３トランジスタＭ３を介して第１ノードＱ１を充電することができる。また、例えば、１フレームのブランキング期間において、第２ノードＱ２を充電する必要がある場合、第２伝送信号ＴＳ２をハイレベルにし、それによって第４トランジスタＭ４をオンにすることができ、ハイレベルの第１ＶＤＤは、第２トランジスタＭ２と第４トランジスタＭ４を介して第２ノードＱ２を充電することができる。

例えば、図９Ｂに提供されるブランキング入力サブユニット３００において、第３トランジスタＭ３及び第４トランジスタＭ４のゲートは、いずれも第１クロック信号ＣＬＫＡを受信するように構成される。例えば、１フレームのブランキング期間において、第１クロック信号ＣＬＫＡがハイレベルにある場合、第３トランジスタＭ３と第４トランジスタＭ４が同時にオンになり、ハイレベルの第１電圧ＶＤＤは、第１ノードＱ１と第２ノードＱ２を同時に充電することができる。

例えば、図９Ｃに示すように、図９Ｃに提供されるブランキング入力サブユニット３００と図９Ｂの違いは、第２トランジスタＭ２の第１電極が第１クロック信号ＣＬＫＡを受信するように構成されることである。図９Ｂの第２トランジスタＭ２の第１電極が常にハイレベルの第１電圧ＶＤＤを受信する場合に対して、図９Ｃの第２トランジスタＭ２は、第１電極がハイレベルで印加される時間を短縮することができ、それによって第２トランジスタＭ２の耐用年数を延長し、シフトレジスタユニット２１の安定性を保証することができる。

例えば、図９Ｄに示すように、図９Ｃに対して、ブランキング入力サブユニット３００は、第１結合コンデンサＣＳＴ１をさらに含む。第１結合コンデンサＣＳＴ１の第１電極は、第１クロック信号ＣＬＫＡを受信するように構成され、第１結合コンデンサＣＳＴ１の第２電極は、第３ノードＨに接続される。例えば、第１クロック信号ＣＬＫＡがローレベルからハイレベルになる場合、第１クロック信号ＣＬＫＡは、第１結合コンデンサＣＳＴ１の結合効果により、第３ノードＨを結合及びプルアップできるため、第３ノードＨのレベルは、さらにプルアップされ、それによって第２トランジスタＭ２がより完全にオンになることが保証されてもよい。

例えば、図９Ｅに示すように、図９Ｄに対して、ブランキング入力サブユニット３００は、第２結合コンデンサＣＳＴ２をさらに含み、第２結合コンデンサＣＳＴ２の第１電極は、第３ノードＨに接続され、第２結合コンデンサＣＳＴ２の第２電極は、第４ノードＮに接続される。例えば、第１クロック信号ＣＬＫＡがローレベルからハイレベルになる場合、第２トランジスタＭ２がオンになると、ハイレベルの第１クロック信号ＣＬＫＡは、第２トランジスタＭ２を介して第４ノードＮに伝送されてもよく、第２結合コンデンサＣＳＴ２の第２電極の電位はプルアップされ、ブートストラップ効果により、第３ノードＨのレベルは、さらにプルアップされてもよく、それによって第２トランジスタＭ２がより完全にオンになることが保証されてもよい。

例えば、図９Ｆに示すように、図９Ｅに対して、ブランキング入力サブユニット３００は、第４２トランジスタＭ４２をさらに含む。第４２トランジスタＭ４２のゲートは、第３ノードＨに接続され、第４２トランジスタＭ４２の第１電極は、第１クロック信号ＣＬＫＡを受信するように構成され、第４２トランジスタＭ４２の第２電極は、第１結合コンデンサＣＳＴ１の第１電電極に接続される。例えば、第３ノードＨがハイレベルである場合、第４２トランジスタＭ４２がオンになり、第１クロック信号ＣＬＫＡは、第１結合コンデンサＣＳＴ１の結合効果により、第３ノードＨを結合及びプルアップでき、第３ノードＨのレベルは、さらにプルアップされ、それによって第２トランジスタＭ２がより完全にオンになることが保証されてもよい。

例えば、図１０はブランキング入力サブユニット３００をさらに提供する。図９Ｅに対して、ブランキング入力サブユニット３００は、第４３トランジスタＭ４３、トランジスタＭ１＿ｂ、Ｍ３＿ｂ及びＭ４＿ｂをさらに含む。

図１０に示すように、第４３トランジスタＭ４３のゲートは、第３ノードＨに接続され、Ｍ４３の第１電極は、第６電圧ＶＢを受信するように構成され、Ｍ４３の第２電極は、第１トランジスタＭ１の第２電極に接続され、トランジスタＭ１＿ｂのゲートは、選択制御信号ＯＥを受信するように構成され、Ｍ１＿ｂの第１電極は、第１トランジスタＭ１の第２電極に接続され、Ｍ１＿ｂの第２電極は、第３ノードＨに接続され、トランジスタＭ３＿ｂとＭ４＿ｂのゲートは、第１クロック信号ＣＬＫＡを受信するように構成され、トランジスタＭ３＿ｂとＭ４＿ｂの第１電極は、第７ノードＯＦに接続され、トランジスタＭ３＿ｂの第２電極は、第１ノードＱ１に接続され、トランジスタＭ４＿ｂの第２電極は、第２ノードＱ２に接続される。

第４３トランジスタＭ４３とトランジスタＭ１＿ｂは、連携して第３ノードＨの漏電を回避することができ、トランジスタＭ３＿ｂは、第１ノードＱ１の漏電を回避することができ、トランジスタＭ４＿ｂは、第２ノードＱ２の漏電を回避することができる。図１０の漏電防止の動作原理及び第７ノードＯＦについては以下に詳細に説明し、ここでは説明が省略される。

説明すべきこととして、本開示の実施例において、第６電圧ＶＢは、例えばハイレベルであり、以下の各実施例は、これと同じであるため、説明が省略されない。

また、説明すべきこととして、図８、図９Ａ－９Ｆ及び図１０に提供されるブランキング入力サブユニット３００におけるトランジスタは、説明のためにいずれもＮ型トランジスタである。

本開示の少なくとも１つの実施例は、シフトレジスタユニット２１をさらに提供する。図１１に示すように、第１サブユニット１００は、第１制御回路１３０、第１リセット回路１４０、第２リセット回路１５０、シフト信号出力端ＣＲＴ及び第１出力信号端ＯＰ１とをさらに含む。シフト信号出力端ＣＲＴは、シフト信号ＣＲを出力するように構成され、第１出力信号端ＯＰ１（ゲート駆動回路に含まれるＮ＋１個の出力端のうちの１つ）は、第１出力信号ＯＵＴ１を出力するように構成される。

当該第１制御回路１３０は、第１ノードＱ１のレベルと第２電圧ＶＤＤ＿Ａの制御下で第５ノードＱＢ＿Ａのレベルを制御するように構成される。例えば、第１制御回路１３０は、第１ノードＱ１及び第５のノードＱＢ＿Ａに接続され、且つ第２電圧ＶＤＤ＿Ａと第４電圧ＶＧＬ１とを受信するように構成される。例えば、第１ノードＱ１がハイレベルにある場合、第１制御回路１３０は、ローレベルの第４電圧ＶＧＬ１によって第５のノードＱＢ＿Ａをローレベルにプルダウンすることができる。また、例えば、第１ノードＱ１の電位がローレベルにある場合、第１制御回路１３０は、第２電圧ＶＤＤ＿Ａ（例えばハイレベル）によって第５ノードＱＢ＿Ａを充電し、第５ノードＱＢ＿Ａをハイレベルにプルアップすることができる。

当該第１リセット回路１４０は、第５ノードＱＢ＿Ａのレベルの制御下で、第１ノードＱ１と、シフト信号出力端ＣＲＴと、第１出力信号端ＯＰ１とをリセットするように構成される。例えば、第１リセット回路１４０は、第１ノードＱ１と、第５ノードＱＢ＿Ａと、シフト信号出力端ＣＲＴと、第１出力信号端ＯＰ１とに接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。例えば、第１リセット回路１４０が第５ノードＱＢ＿Ａのレベルの制御下でオンになる場合、第４電圧ＶＧＬ１によって第１ノードＱ１及びシフト信号出力端ＣＲＴをプルダウンしてリセットすることができ、同時に、第５電圧ＶＧＬ２によって第１出力信号端ＯＰ１をプルダウンしてリセットすることができる。説明すべきこととして、本開示の実施例において、第４電圧ＶＧＬ１によって第１出力信号端ＯＰ１をプルダウンしてリセットすることもでき、本開示ではこれが限定されない。また、本開示の実施例において、第５電圧ＶＧＬ２は例えばローベルであり、以下の各実施例は、これと同じであるため、説明が省略されない。本開示の実施例において、第５電圧ＶＧＬ２は、第４電圧ＶＧＬ１と同じであっても異なっていてもよい。

当該第２リセット回路１５０は、第６ノードＱＢ＿Ｂのレベルの制御下で、第１ノードＱ１と、シフト信号出力端ＣＲＴと、第１出力信号端ＯＰ１とをリセットするように構成される。例えば、第２リセット回路１５０は、第１ノードＱ１と、第６ノードＱＢ＿Ｂと、シフト信号出力端ＣＲＴと、第１出力信号端ＯＰ１とに接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。例えば、第２リセット回路１５０が第６ノードＱＢ＿Ｂのレベルの制御下でオンになると、第４電圧ＶＧＬ１によって第１ノードＱ１及びシフト信号出力端ＣＲＴをプルダウンしてリセットすることができ、同時に、第５の電圧ＶＧＬ２によって第１出力信号端ＯＰ１をプルダウンしてリセットすることができる。

図１１に示すように、第２サブユニット２００は、第２制御回路２３０と、第３リセット回路２４０と、第４リセット回路２５０と、第２出力信号端ＯＰ２（ゲート駆動回路に含まれるＮ＋１個の出力端の他方）をさらに含む。第２出力信号端ＯＰ２は、第２出力信号ＯＵＴ２を出力するように構成される。

当該第２制御回路２３０は、第２ノードＱ２のレベルと第２電圧ＶＤＤ＿Ｂの制御下で第６ノードＱＢ＿Ｂのレベルを制御するように構成される。例えば、第２制御回路２３０は、第２ノードＱ２及び第６のノードＱＢ＿Ｂに接続され、且つ第３電圧ＶＤＤ＿Ｂ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、第２ノードＱ２がハイレベルにある場合、第２制御回路２３０は、ローレベルの第４電圧ＶＧＬ１によって第６ノードＱＢ＿Ｂをローレベルにプルダウンすることができる。また、例えば、第２ノードＱ２の電位がローレベルにある場合、第２制御回路２３０は、第３電圧ＶＤＤ＿Ｂ（例えばハイレベル）によって第６ノードＱＢ＿Ｂを充電し、第６ノードＱＢ＿Ｂをハイレベルにプルアップすることができる。

第３リセット回路２４０は、第６ノードＱＢ＿Ｂのレベルの制御下で、第２ノードＱ２、第２出力信号端ＯＰ２をリセットするように構成される。例えば、第３リセット回路２４０は、第２ノードＱ２と、第６ノードＱＢ＿Ｂと、第２出力信号端ＯＰ２とに接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。例えば、第３リセット回路２４０が第６ノードＱＢ＿Ｂのレベルの制御下でオンになると、第４電圧ＶＧＬ１によって第２ノードＱ２をプルダウンしてリセットすることができ、同時に、第５の電圧ＶＧＬ２によって第２出力信号端ＯＰ２をプルダウンしてリセットすることができる。説明すべきこととして、本開示の実施例は、第４電圧ＶＧＬ１によって第２出力信号端ＯＰ２をプルダウンしてリセットすることもでき、本開示ではこれが限定されない。

当該第４リセット回路２５０は、第５ノードＱＢ＿Ａのレベルの制御下で、第２ノードＱ２、第２出力信号端ＯＰ２をリセットするように構成される。例えば、第４リセット回路２５０は、第２ノードＱ２と、第５ノードＱＢ＿Ａと、第２出力信号端ＯＰ２とに接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。例えば、第４リセット回路２５０が第５ノードＱＢ＿Ａのレベルの制御下でオンになると、第４電圧ＶＧＬ１によって第２ノードＱ２をプルダウンしてリセットすることができ、同時に、第５の電圧ＶＧＬ２によって第２出力信号端ＯＰ２をプルダウンしてリセットすることができる。

説明すべきこととして、本開示の実施例において、例えば、第２電圧ＶＤＤ＿Ａと第３電圧ＶＤＤ＿Ｂは、互いに逆相信号に構成されてもよく、即ち第２電圧ＶＤＤ＿Ａがハイレベルであると、第３電圧ＶＤＤ＿Ｂはローレベルであり、第２電圧ＶＤＤ＿Ａがローレベルであると、第３電圧ＶＤＤ＿Ｂはハイレベルである。このようにして第１制御回路１３０と第２制御回路２３０の一方のみが同一の時点に動作状態になることができ、これにより、回路の長期動作による性能ドリフトを回避し、それによって回路の安定性を向上させることができる。

図１１に示すように、ブランキング入力サブユニット３００は、共通リセット回路３４０をさらに含み、共通リセット回路３４０は、第４ノードＮと、第５ノードＱＢ＿Ａと、第６ノードＱＢ＿Ｂとに電気的に接続され、且つ第５ノードＱＢ＿Ａ又は第６ノードＱＢ＿Ｂのレベルの制御下で第４ノードＮをリセットするように構成される。例えば、共通リセット回路３４０は、第４電圧ＶＧＬ１を受信するように構成され、共通リセット回路３４０が第５ノードＱＢ＿Ａ又は第６ノードＱＢ＿Ｂのレベルの制御下でオンになると、第４電圧ＶＧＬ１によって第４ノードＮをプルダウンしてリセットすることができる。

本開示の実施例において、共通リセット回路３４０を設けることにより、第４ノードＮのレベルをより良く制御することができる。例えば、第１ノードＱ１又は第２ノードＱ２を充電する必要がない場合、第４ノードＮをローレベルにし、第１伝送回路３２０及び第２伝送回路３３０をオフにすることにより、ハイレベルの第１電圧ＶＤＤによる第１ノードＱ１又は第２ノードＱ２への充電を回避し、異常出力を回避し、それによって回路の安定性を向上させることができる。

説明すべきこととして、本開示の実施例において、各ノード（第１ノードＱ１、第２ノードＱ２、第３ノードＨ、第４ノードＮ、第５ノードＱＢ＿Ａ及び第６ノードＱＢ＿Ｂなど）と各出力端（シフト信号出力端ＣＲＴ、第１出力信号端ＯＰ１、第２出力信号端ＯＰ２など）は、いずれも回路構造をより良く説明するために設けられ、実際の部品を表すものではない。ノードは、回路構造内の関連する回路接続のジャンクションを表し、即ち同じノードＩＤで接続された関連回路は、互いに電気的に接続される。例えば、図１１に示すように、第１制御回路１３０と、第１リセット回路１４０と、第４リセット回路２５０と、共通リセット回路３４０とは、すべて第５ノードＱＢ＿Ａに接続され、これは、これらの回路が互いに電気的に接続されていることを示す。

本開示の少なくとも１つの実施例は、シフトレジスタユニット２１をさらに提供する。図１１に示すように、当該シフトレジスタユニット２１では、第１サブユニット１００は、第３制御回路１６０と第４制御回路１７０をさらに含み、第３制御回路１６０は、第１クロック信号ＣＬＫＡに応答して第５ノードＱＢ＿Ａのレベルを制御するように構成され、第４制御回路１７０は、第１入力信号ＳＴＵ１に応答して第５ノードＱＢ＿Ａのレベルを制御するように構成される。

例えば、少なくとも１つの例では、第３制御回路１６０は、第５ノードＱＢ＿Ａに接続され、且つ第１クロック信号ＣＬＫＡ及び第４の電圧ＶＧＬ１を受信するように構成される。例えば、１フレームのブランキング期間において、第３制御回路１６０は、第１クロック信号ＣＬＫＡに応答してオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第５ノードＱＢ＿Ａをプルダウンすることができる。また、例えば、少なくとも１つの他の例では、第３制御回路１６０は、第３ノードＨにさらに接続される。例えば、１フレームのブランキング期間において、第３ノードＨがハイレベルであり且つ第１クロック信号ＣＬＫＡがハイレベルである場合、第３制御回路１６０がオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第５ノードＱＢ＿Ａをプルダウンすることができる。

例えば、第４制御回路１７０は、第５ノードＱＢ＿Ａに接続され、且つ第１入力信号ＳＴＵ１及び第４電圧ＶＧＬ１を受信するように構成される。例えば、１フレームの表示期間において、第４制御回路１７０は、第１入力信号ＳＴＵ１に応答してオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第５ノードＱＢ＿Ａをプルダウンする。第５ノードＱＢ＿Ａをローレベルにプルダウンすると、第１ノードＱ１への第５ノードＱＢ＿Ａの影響を回避でき、それによって表示期間に第１ノードＱ１をより完全に充電する。

図１１に示すように、第２サブユニット２００は、第５制御回路２６０と、第６制御回路２７０とをさらに含み、第５制御回路２６０は、第１クロック信号ＣＬＫＡに対応して第６ノードＱＢ＿Ｂのレベルを制御するように構成され、第６制御回路２７０は、第１入力信号ＳＴＵ１に応答して第６ノードＱＢ＿Ｂのレベルを制御するように構成される。

例えば、少なくとも１つの例では、第５制御回路２６０は、第６ノードＱＢ＿Ｂに接続され、且つ第１クロック信号ＣＬＫＡ及び第４の電圧ＶＧＬ１を受信するように構成される。例えば、１フレームのブランキング期間において、第５制御回路２６０は、第１クロック信号ＣＬＫＡに応答してオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第６ノードＱＢ＿Ａをプルダウンすることができる。また、例えば、少なくとも１つの他の例では、第５制御回路２６０は、第３ノードＨにさらに接続される。例えば、１フレームのブランキング期間において、第３ノードＨがハイレベルであり且つ第１クロック信号ＣＬＫＡがハイレベルである場合、第５制御回路２６０は、オンになり、それによってローレベルの第４電圧ＶＧＬ１によって第６ノードＱＢ＿Ｂをプルダウンすることができる。

例えば、第６制御回路２７０は、第６ノードＱＢ＿Ｂに接続され、且つ第１入力信号ＳＴＵ１及び第４電圧ＶＧＬ１を受信するように構成される。例えば、１フレームの表示期間において、第６制御回路２７０は、第１入力信号ＳＴＵ１に応答してオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第６ノードＱＢ＿Ｂをプルダウンする。第６ノードＱＢ＿Ｂをローレベルにプルダウンすると、第２ノードＱ２への第６ノードＱＢ＿Ｂの影響を回避でき、それによって表示期間に第２ノードＱ２をより完全に充電する。

図１１に示すように、第１サブユニット１００は、第５リセット回路１８０と第６リセット回路１９０とをさらに含み、第５リセット回路１８０は、表示リセット信号ＳＴＤに応答して第１ノードＱ１をリセットするように構成され、第６リセット回路１９０は、グローバルリセット信号ＴＲＳＴに応答して第１ノードＱ１をリセットするように構成される。

例えば、第５リセット回路１８０は、第１ノードＱ１に接続され、且つ表示リセット信号ＳＴＤ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、１フレームの表示期間において、第５リセット回路１８０は、表示リセット信号ＳＴＤに応答してオンになり、それによって第４の電圧ＶＧＬ１によって第１ノードＱ１をプルダウンしてリセットすることができる。例えば、複数のシフトレジスタユニット２１がカスケード接続されてゲート駆動回路２０を構成する場合、ある段のシフトレジスタユニット２１は、他の段のシフトレジスタユニット２１によって出力されたシフト信号ＣＲを表示リセット信号ＳＴＤとして受信することができる。

例えば、第６リセット回路１９０は、第１ノードＱ１に接続され、且つグローバルリセット信号ＴＲＳＴ及び第４電圧ＶＧＬ１を受信して表示するように構成される。例えば、複数のシフトレジスタユニット２１がカスケードされてゲート駆動回路２０を形成する場合、１フレームの表示期間の前に、各段のシフトレジスタユニット２１における第６リセット回路１９０は、グローバルリセット信号ＴＲＳＴに応答してオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第１ノードＱ１をプルダウン及びリセットすることができ、これにより、ゲート駆動回路２０へのグローバルリセットが実現される。

図１１に示すように、第２サブユニット２００は、第７リセット回路２８０と第８リセット回路２９０とをさらに含み、第７リセット回路２８０は、表示リセット信号ＳＴＤに応答して第２ノードＱ２をリセットするように構成され、第８リセット回路２９０は、グローバルリセット信号ＴＲＳＴに応答して第２ノードＱ２をリセットするように構成される。

例えば、第７リセット回路２８０は、第２ノードＱ２に接続され、且つ表示リセット信号ＳＴＤ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、１フレームの表示期間において、第７リセット回路２８０は、表示リセット信号ＳＴＤに応答してオンになり、それによって第４の電圧ＶＧＬ１によって第２ノードＱ２をプルダウンしてリセットすることができる。

例えば、第８リセット回路２９０は、第２ノードＱ２に接続され、且つグローバルリセット信号ＴＲＳＴ及び第４電圧ＶＧＬ１を受信して表示するように構成される。例えば、複数のシフトレジスタユニット２１がカスケードされてゲート駆動回路２０を形成する場合、１フレームの表示期間の前に、各段のシフトレジスタユニット２１における第８リセット回路２９０は、グローバルリセット信号ＴＲＳＴに応答してオンになり、それによって第４電圧ＶＧＬ１によって第２ノードＱ２をプルダウン及びリセットすることができ、これにより、ゲート駆動回路２０へのグローバルリセットが実現される。

図１１には複数の制御回路及び複数のリセット回路が示されているが、上記の例は、本開示の保護範囲を制限することができない。実際の応用において、状況に応じて上記回路のうちの１つ又は複数を使用するか又は使用しないように選択してもよく、上記各回路の様々な組み合わせ及び変形は、いずれも本開示の原理から逸脱せず、これに対して説明が省略される。

本開示の少なくとも１つの実施例において、図１１に示すシフトレジスタユニット２１は、図１２Ａ及び１２Ｂに示す回路構造で実現されてもよい。説明すべきこととして、例示を明確にするために、図１２Ａは、シフトレジスタユニット２１における第１サブユニット１００と、第２伝送回路３３０を除くブランキング入力サブユニット３００の部分とを示し、図１２Ｂは、シフトレジスタユニット２１における第２サブユニット２００及び第２伝送回路３３０を示し、図１２Ａ及び図１２Ｂにおける回路は、対応するノードを介して電気的に接続される。以下の各実施例におけるシフトレジスタユニット２１の回路構造の概略的な方法は、いずれもこれと同じであるため、説明が省略される。

図１２Ａ及び１２Ｂに示すように、当該シフトレジスタユニット２１は、第１トランジスタＭ１乃至第４１トランジスタＭ４１と、第１コンデンサＣ１と、第２コンデンサＣ２と、第３コンデンサＣ３とを含む。説明すべきこととして、図１２Ａ及び１２Ｂに示すトランジスタは、いずれも説明のためにＮ型トランジスタであり、且つ上述したブランキング入力サブユニット３００の部分については、ここで説明が省略される。

図１２Ａに示すように、第１入力回路１１０は、第５トランジスタＭ５で実現されてもよい。第５トランジスタＭ５のゲートは、第１入力信号ＳＴＵ１を受信するように構成され、第５トランジスタＭ５の第１電極は、第１電圧ＶＤＤを受信するように構成され、第５トランジスタＭ５の第２電極は、第１ノードＱ１に接続される。

例えば、少なくとも１つの他の例では、図１３Ａに示すように、第５トランジスタＭ５のゲートは、第１電極に接続され、且つ第１入力信号ＳＴＵ１を受信するように構成され、それによって第１入力信号ＳＴＵ１がハイレベルにあるとき、ハイレベルの第１入力信号ＳＴＵ１によって第１ノードＱ１を充電する。

例えば、少なくとも１つの他の例では、図１３Ｂに示すように、第１入力回路１１０は、トランジスタＭ５＿ｂをさらに含む。トランジスタＭ５＿ｂのゲート及び第１電極は、第５トランジスタＭ５の第２電極に接続され、トランジスタＭ５＿ｂの第２電極は、第１ノードＱ１に接続される。トランジスタＭ５＿ｂに対してダイオード接続方式が採用されているため、電流は、トランジスタＭ５＿ｂの第１電極から第２電極のみに流れることができ、トランジスタＭ５＿ｂの第２電極（即ち第１ノードＱ１）から第１電極に流れることができなく、それによってトランジスタＭ５による第１ノードＱ１の漏電を回避することができる。

例えば、少なくとも１つの他の例では、図１３Ｃに示すように、トランジスタＭ５＿ｂのゲートは、第５トランジスタＭ５のゲートに接続され、且つ両方は第１入力信号ＳＴＵ１を受信するように構成され、トランジスタＭ５＿ｂの第１電極は、第７ノードＯＦに接続される。図１３Ｃに示す第１入力回路１１０は、漏れ防止構造を用いて第１ノードＱ１の漏電を防止することができる。説明すべきこととして、漏電防止の動作原理及び第７ノードＯＦについては以下に詳細に説明し、ここでは説明が省略される。

図１２Ａに示すように、第１出力回路１２０は、第６トランジスタＭ６と、第７トランジスタＭ７と、第２コンデンサＣ２を含むように実現されてもよい。第６トランジスタＭ６のゲートは、第１ノードＱ１に接続され、第６トランジスタＭ６の第１電極は、第２クロック信号ＣＬＫＢをシフト信号ＣＲとして受信するように構成され、第６トランジスタＭ６の第２電極は、シフト信号出力端ＣＲＴに接続され、且つシフト信号ＣＲを出力するように構成される。

第７トランジスタＭ７のゲートは、第１ノードＱ１に接続され、第７トランジスタＭ７の第１電極は、第３クロック信号ＣＬＫＣを第１出力信号ＯＵＴ１として受信するように構成され、第７トランジスタＭ７の第２電極は、第１出力信号端ＯＰ１に接続され、且つ第１出力信号ＯＵＴ１を出力するように構成される。第２コンデンサＣ２の第１電極は、第１ノードＱ１に接続され、第２コンデンサＣ２の第２電極は、第７トランジスタＭ７の第２電極（即ち第１出力信号端ＯＰ１）に接続される。

図１２Ｂに示すように、第２入力回路２１０は、第８トランジスタＭ８で実現されてもよい。第８トランジスタＭ８のゲートは、第１入力信号ＳＴＵ１を受信するように構成され、第８トランジスタＭ８の第１電極は、第１電圧ＶＤＤを受信するように構成され、第８トランジスタＭ８の第２電極は、第２ノードＱ２に接続される。説明すべきこととして、第２入力回路２１０は、図１３Ａ－１３Ｃのものと類似する回路構造が用いられてもよく、ここでは説明が省略される。

図１２Ｂに示すように、第２出力回路２２０は、第９トランジスタＭ９と、第３コンデンサＣ３トを含むように実現されてもよい。第９トランジスタＭ９のゲートは、第２ノードＱ２に接続され、第９トランジスタＭ９の第１電極は、第４クロック信号ＣＬＫＤを第２出力信号ＯＵＴ２として受信するように構成され、第９トランジスタＭ９の第２電極は、第２出力端ＯＰ２に接続され、且つ第２出力信号ＯＵＴ２を出力するように構成される。第３コンデンサＣ３の第１電極は、第２ノードＱ２に接続され、第３コンデンサＣ３の第２電極は、第９トランジスタＭ９の第２電極（即ち第２出力信号端ＯＰ２）に接続される。

図１２Ａに示すように、共通リセット回路３４０は、第１０トランジスタＭ１０と、第１１トランジスタＭ１１とを含むように実現されてもよい。第１０トランジスタＭ１０のゲートは、第５ノードＱＢ＿Ａに接続され、第１０トランジスタＭ１０の第１電極は、第４ノードＮに接続され、第１０トランジスタＭ１０の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第１１トランジスタＭ１１のゲートは、第６ノードＱＢ＿Ｂに接続され、第１１トランジスタＭ１１の第１電極は、第４ノードＮに接続され、第１１トランジスタＭ１１の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ａに示すように、第１制御回路１３０は、第１２トランジスタＭ１２と、第１３トランジスタＭ１３とを含むように実現されてもよい。第１２トランジスタＭ１２のゲート及び第１電極は、第２電圧ＶＤＤ＿Ａを受信するように構成され、第１２トランジスタＭ１２の第２電極は、第５ノードＱＢ＿Ａに接続される。第１３トランジスタＭ１３のゲートは、第１ノードＱ１に接続され、第１３トランジスタＭ１３の第１電極は、第５ノードＱＢ＿Ａに接続され、第１３トランジスタＭ１３の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ａに示すように、第１リセット回路１４０は、第１４トランジスタＭ１４と、第１５トランジスタＭ１５と、第１６トランジスタＭ１６とを含むように実現されてもよく、第２リセット回路１５０は、第１７トランジスタＭ１７と、第１８トランジスタＭ１８と、第１９トランジスタＭ１９とを含むように実現されてもよい。

第１４トランジスタＭ１４のゲートは、第５ノードＱＢ＿Ａに接続され、第１４トランジスタＭ１４の第１電極は、第１ノードＱ１に接続され、第１４トランジスタＭ１４の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第１５トランジスタＭ１５のゲートは、第５ノードＱＢ＿Ａに接続され、第１５トランジスタＭ１５の第１電極は、シフト信号出力端ＣＲＴに接続され、第１５トランジスタＭ１５の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第１６トランジスタＭ１６のゲートは、第５ノードＱＢ＿Ａに接続され、第１６トランジスタＭ１６の第１電極は、第１出力信号端ＯＰ１に接続され、第１６トランジスタの第２電極は、第５電圧ＶＧＬ２を受信するように構成される。

第１７トランジスタＭ１７のゲートは、第６ノードＱＢ＿Ｂに接続され、第１７トランジスタＭ１７の第１電極は、第１ノードＱ１に接続され、第１７トランジスタＭ１７の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第１８トランジスタＭ１８のゲートは、第６ノードＱＢ＿Ｂに接続され、第１８トランジスタＭ１８の第１電極は、シフト信号出力端ＣＲＴに接続され、第１８トランジスタＭ１８の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第１９トランジスタＭ１９のゲートは、第６ノードＱＢ＿Ｂに接続され、第１９トランジスタＭ１９の第１電極は、第１出力信号端ＯＰ１に接続され、第１９トランジスタＭ１９の第２電極は、第５電圧ＶＧＬ２を受信するように構成される。

図１２Ｂに示すように、第２制御回路２３０は、第２０トランジスタＭ２０と、第２１トランジスタＭ２１とを含むように実現されてもよい。第２０トランジスタＭ２０のゲート及び第１電極は、第３電圧ＶＤＤ＿Ｂを受信するように構成され、第２０トランジスタＭ２０の第２電極は、第６ノードＱＢ＿Ｂに接続される。第２１トランジスタＭ２１のゲートは、第２ノードＱ２に接続され、第２１トランジスタＭ２１の第１電極は、第６ノードＱＢ＿Ｂに接続され、第２１トランジスタＭ２１の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ｂに示されるように、第３リセット回路２４０は、第２２トランジスタＭ２２と第２３トランジスタＭ２３とを含むように実現されてもよく、第４リセット回路２５０は、第２４トランジスタＭ２４と第２５トランジスタＭ２５とを含むように実現されてもよい。

第２２トランジスタＭ２２のゲートは、第６ノードＱＢ＿Ｂに接続され、第２２トランジスタＭ２２の第１電極は、第２ノードＱ２に接続され、第２２トランジスタＭ２２の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第２３トランジスタＭ２３のゲートは、第６ノードＱＢ＿Ｂに接続され、第２３トランジスタＭ２３の第１電極は、第２出力信号端ＯＰ２に接続され、第２３トランジスタＭ２３の第２電極は、第５電圧ＶＧＬ２を受信するように構成される。

第２４トランジスタＭ２４のゲートは、第５ノードＱＢ＿Ａに接続され、第２４トランジスタＭ２４の第１電極は、第２ノードＱ２に接続され、第２４トランジスタＭ２４の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第２５トランジスタＭ２５のゲートは、第５ノードＱＢ＿Ａに接続され、第２５トランジスタＭ２５の第１電極は、第２出力信号端ＯＰ２に接続され、第２５トランジスタＭ２５の第２電極は、第５電圧ＶＧＬ２を受信するように構成される。

説明すべきこととして、本開示の実施例において、例えば、第２電圧ＶＤＤ＿Ａと第３電圧ＶＤＤ＿Ｂは、互いに逆相信号に構成されてもよく、即ち第２電圧ＶＤＤ＿Ａが高レベルであると、第３電圧ＶＤＤ＿Ｂはローレベルであり、第２電圧ＶＤＤ＿Ａがローレベルであると、第３電圧ＶＤＤ＿Ｂはハイレベルである。このようにして第１２トランジスタＭ１２及び第２０トランジスタＭ２０のうちの一方のみが同一の時点でオン状態にあることができ、このようにしてトランジスタの長期オンによる性能ドリフトを回避でき、それによって回路の安定性を向上させることができる。

図１２Ａ及び１２Ｂに示すシフトレジスタユニット２１において、第１制御回路１３０は、第５ノードＱＢ＿Ａのレベルを制御するために第１サブユニット１００に設けられ、第２制御回路２３０は、第６ノードＱＢ＿Ｂのレベルを制御するために第２サブユニット２００に設けられ、このようにしてトランジスタの数を節約することができ、これにより、当該シフトレジスタユニット２１を用いたゲート駆動回路２０に占有される面積をさらに減少させることができ、さらに当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。

図１２Ａに示すように、第３制御回路１６０は、第３２トランジスタＭ３２と、第３３トランジスタＭ３３とを含むように実現されてもよい。第３２トランジスタＭ３２のゲートは、第１クロック信号ＣＬＫＡを受信するように構成され、第３２トランジスタＭ３２の第１電極は、第５ノードＱＢ＿Ａに接続され、第３２トランジスタＭ３２の第２電極は、第３３トランジスタＭ３３の第１電極に接続される。第３３トランジスタＭ３３のゲートは、第３ノードＨに接続され、第３３トランジスタＭ３３の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

第４制御回路１７０は、第３４トランジスタＭ３４で実現されてもよい。第３４トランジスタＭ３４のゲートは、第１入力信号ＳＴＵ１を受信するように構成され、第３４トランジスタＭ３４の第１電極は、第５ノードＱＢ＿Ａに接続され、第３４トランジスタＭ３４の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ｂに示すように、第５制御回路２６０は、第３５トランジスタＭ３５と第３６トランジスタＭ３６とを含むように実現されてもよい。第３５トランジスタＭ３５のゲートは、第１クロック信号ＣＬＫＡを受信するように構成され、第３５トランジスタＭ３５の第１電極は、第６ノードＱＢ＿Ｂに接続され、第３５トランジスタＭ３５の第２電極は、第３６トランジスタＭ３６の第１電極に接続される。第３６トランジスタＭ３６のゲートは、第３ノードＨに接続され、第３６トランジスタＭ３６の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

第６制御回路２７０は、第３７トランジスタＭ３７で実現されてもよい。第３７トランジスタＭ３７のゲートは、第１入力信号ＳＴＵ１を受信するように構成され、第３７トランジスタＭ３７の第１電極は、第６ノードＱＢ＿Ｂに接続され、第３７トランジスタＭ３７の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ａに示すように、第５リセット回路１８０は、第３８トランジスタＭ３８で実現されてもよく、第６リセット回路１９０は、第４０トランジスタＭ４０で実現されてもよい。第３８トランジスタＭ３８のゲートは、表示リセット信号ＳＴＤを受信するように構成され、第３８トランジスタＭ３８の第１電極は、第１ノードＱ１に接続され、第３８トランジスタＭ３８の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第４０トランジスタＭ４０のゲートは、グローバルリセット信号ＴＲＳＴを受信するように構成され、第４０トランジスタＭ４０の第１電極は、第１ノードＱ１に接続され、第４０トランジスタＭ４０の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

図１２Ｂに示すように、第７リセット回路２８０は、第３９トランジスタＭ３９で実現されてもよく、第８リセット回路２９０は、第４１トランジスタＭ４１で実現されてもよい。第３９トランジスタＭ３９のゲートは、表示リセット信号ＳＴＤを受信するように構成され、第３９トランジスタＭ３９の第１電極は、第２ノードＱ２に接続され、第３９トランジスタＭ３９の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。第４１トランジスタＭ４１のゲートは、グローバルリセット信号ＴＲＳＴを受信するように構成され、第４１トランジスタＭ４１の第１電極は、第２ノードＱ２に接続され、第４１トランジスタＭ４１の第２電極は、第４電圧ＶＧＬ１を受信するように構成される。

説明すべきこととして、本開示の実施例に係る電子パネル１０において、複数のシフトレジスタユニット２１がカスケード接続されてゲート駆動回路２０を構成する場合、１段目のシフトレジスタユニットの第１出力信号端ＯＰ１は、ゲート駆動回路２０の第１出力端ＯＴ＜１＞であり、１段目のシフトレジスタユニットの第２出力信号端ＯＰ２は、ゲート駆動回路２０の第２出力端ＯＴ＜２＞である。他段のシフトレジスタユニット２１とゲート駆動回路２０の出力端との対応関係は上記と同様であるため、説明が省略されない。

上述したように、本開示の実施例に係るシフトレジスタユニット２１では、第１コンデンサＣ１によって第３ノードＨの電位を維持し、第２コンデンサＣ２によって第１ノードＱ１の電位を維持し、第３コンデンサＣ３によって第２ノードＱ２の電位を維持することができる。第１コンデンサＣ１、第２コンデンサＣ２及び第３コンデンサＣ３は、プロセスを通じて製造されるコンデンサデバイスであり、例えばコンデンサデバイスは、専門なコンデンサ電極を製造することで実現され、当該コンデンサの各電極は、金属層、半導体層（例えばドープされたポリシリコン）などで実現されてもよく、又はいくつかの例では、回路配線パラメータを設計することにより、第１コンデンサＣ１、第２コンデンサＣ２及び第３コンデンサＣ３は、様々なデバイス間の寄生コンデンサにより実現されてもよい。第１コンデンサＣ１、第２コンデンサＣ２及び第３コンデンサＣ３の接続方式は、上記方式に限定されず、第３ノードＨ、第１ノードＱ１及び第２ノードＱ２に書き込まれたレベルを記憶できるかぎり、他の適用可能な接続方式であってもよい。

第１ノードＱ１、第２ノードＱ２又は第３ノードＨの電位がハイレベルに維持される場合、いくつかのトランジスタ（例えば第１トランジスタＭ１、第１４トランジスタＭ１４、第１７トランジスタＭ１７、第３８トランジスタＭ３８、第４０トランジスタＭ４０、第２２トランジスタＭ２２、第２４トランジスタＭ２４、第３９トランジスタＭ３９及び第４１トランジスタＭ４１など）の第１電極は、第１ノードＱ１、第２ノードＱ２又は第３ノードＨに接続され、第２電極は、ローレベル信号に接続される。これらのトランジスタのゲートに非導通信号が入力される場合でも、その第１電極と第２電極の間の電圧差により漏電が発生する可能性があるため、シフトレジスタユニット２１において第１ノードＱ１、第２ノードＱ２又は第３ノードＨに対する電位維持の効果は低くなる。

例えば、図１２Ａに示すように、第３ノードＨを例とすると、第１トランジスタＭ１の第１電極は、第２入力信号ＳＴＵ２を受信するように構成され、第２電極極は、第３ノードＨに接続される。第３ノードＨがハイレベルにあり、第２入力信号ＳＴＵ２がローレベルにある場合、第３ノードＨは、第１トランジスタＭ１を通して漏電する可能性がある。

漏電を防止するために、図１４Ａ及び図１４Ｂに示すように、本開示の少なくとも１つの実施例は、漏電防止構造を備えたシフトレジスタユニット２１を提供する。当該シフトレジスタユニット２１は、共通漏電防止回路と、第１漏電防止回路と、第２漏電防止回路とをさらに含む。

共通漏電防止回路は、第１ノードＱ１及び第７ノードＯＦに電気的に接続され、且つ第１ノードＱ１のレベルの制御下で第７ノードＯＦのレベルを制御するように構成される。第１漏電防止回路は、第７ノードＯＦと、第１リセット回路１４０と、第２リセット回路１５０と、第５リセット回路１８０と、第６リセット回路１９０とに電気的に接続され、且つ第７ノードＯＦのレベルの制御下で第１ノードＱ１の漏電を防止するように構成される。第２漏電防止回路は、第７ノードＯＦと、第３リセット回路２４０と、第４リセット回路２５０と、第７リセット回路２８０と、第８リセット回路２９０とに電気的に接続され、且つ前記第７ノードのレベルの制御下で第２ノードの漏電を防止するように構成される。

例えば、図１４Ａ及び１４Ｂに示すように、共通漏電防止回路は、第４４トランジスタＭ４４で実現されてもよく、第４４トランジスタＭ４４のゲートは、第１ノードＱ１に接続され、第４４トランジスタＭ４４の第１電極は、第６電圧ＶＢを受信するように構成され、第４４トランジスタＭ４４の第２電極は、第７ノードＯＦに接続される。第１漏電防止回路は、トランジスタＭ１４＿ｂ、Ｍ１７＿ｂ、Ｍ３８＿ｂ及びＭ４０＿ｂを含むように実現されてもよい。第２漏電防止回路は、トランジスタＭ２２＿ｂ、Ｍ２４＿ｂ、Ｍ３９＿ｂ及びＭ４１＿ｂを含むように実現されてもよい。トランジスタＭ１４＿ｂ、Ｍ１７＿ｂ、Ｍ３８＿ｂ、Ｍ４０＿ｂ、Ｍ２２＿ｂ、Ｍ２４＿ｂ、Ｍ３９＿ｂ及びＭ４１＿ｂの接続関係は、図１４Ａ及び１４Ｂに示され、ここでは説明が省略される。

同時に、図１４Ａに示すように、第３ノードＨの漏電を防止するために、第４３トランジスタＭ４３及びトランジスタＭ１＿ｂも追加される。以下、トランジスタＭ１＿ｂを例として漏電防止の動作原理を説明する。

トランジスタＭ１＿ｂのゲートは、第１トランジスタＭ１のゲートに接続され、トランジスタＭ１＿ｂの第１電極は、第４３トランジスタＭ４３の第２電極に接続され、トランジスタＭ１＿ｂの第２電極は、第３ノードＨに接続される。第４３トランジスタＭ４３のゲートは、第３ノードＨに接続され、第４３トランジスタＭ４３の第１電極は、第６電圧ＶＢ（たとえばハイレベル）を受信するように構成される。第３ノードＨがハイレベルである場合、第４３トランジスタＭ４３は、第３ノードＨのレベルの制御下でオンになり、それによってハイレベルの第６電圧ＶＢをトランジスタＭ１＿ｂの第１電極に入力することができ、トランジスタＭ１＿ｂの第１電極と第２電極の両方がハイレベルになり、それによって第３ノードＨの電荷がトランジスタＭ１＿ｂから漏れることを防止することができる。この場合、トランジスタＭ１＿ｂのゲートが第１トランジスタＭ１のゲートに接続されているため、第１トランジスタＭ１とトランジスタＭ１＿ｂの組み合わせは、上記の第１トランジスタＭ１と同じ機能を達成でき、同時に漏電防止効果もある。

同様に、図１４Ａに示すように、トランジスタＭ１４＿ｂ、Ｍ１７＿ｂ、Ｍ３８＿ｂ及びＭ４０＿ｂは、第７ノードＯＦ及び第４４トランジスタＭ４４を介して接続され、漏電防止構造をそれぞれ実現することができ、それによって第１ノードＱ１の漏電を防止することができる。図１４Ｂに示すように、トランジスタＭ２２＿ｂ、Ｍ２４＿ｂ、Ｍ３９＿ｂ及びＭ４１＿ｂは、第７ノードＯＦ及び第４４トランジスタＭ４４を介して接続され、漏電防止構造をそれぞれ実現することができ、それによって第２ノードＱ２の漏電を防止することができる。

図１４Ａ及び図１４Ｂに示すシフトレジスタユニット２１において、第１漏電防止回路と第２漏電防止回路は、１つのトランジスタＭ４４を共有することができ、これにより、トランジスタの数を節約することができ、それによって当該シフトレジスタユニット２１を用いたゲート駆動回路２０に占有される面積を減少させることができ、さらに当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。

例えば、少なくとも１つ他の例において、図１４Ｃに示すように、第２漏電防止回路（トランジスタＭ２２＿ｂ、Ｍ２４＿ｂ、Ｍ３９＿ｂ及びＭ４１＿ｂ）は、第７ノードＯＦに接続されなくてもよいが、漏電構造を構成するために、１つの第４５トランジスタが別個に設けられ、ここでは説明が省略される。

同様に、図１０に示すように、漏電防止構造を実現するために、第３トランジスタＭ３及び第４トランジスタＭ４には、トランジスタＭ３＿ｂ及びトランジスタＭ４＿ｂがそれぞれ設けられてもよい。トランジスタＭ３＿ｂ及びトランジスタＭ４＿ｂのゲートは、いずれも第１クロック信号ＣＬＫＡを受信するように構成され、トランジスタＭ３＿ｂとトランジスタＭ４＿ｂの第１電極は、第７ノードＯＦに接続され、それによって図１４Ａの第４４トランジスタＭ４４に接続され、漏電防止構造をそれぞれ実現し、これにより、第１ノードＱ１及び第２ノードＱ２の漏電を防止することができる。

同様に、図１３Ｃに示すように、漏電防止構造を実現するために、第５トランジスタＭ５にはトランジスタＭ５＿ｂが設けられてもよい。トランジスタＭ５＿ｂのゲートは、第１入力信号ＳＴＵ１を受信するように構成され、トランジスタＭ５＿ｂの第１電極は、第７ノードＯＦに接続され、それによって図１４Ａの第４４トランジスタＭ４４に接続され、漏電防止構造を実現し、これにより、第１ノードＱ１の漏電を防止することができる。

本開示の実施例で用いられるトランジスタは、いずれも薄膜トランジスタ、又は電界効果トランジスタ、又は同じ特性を有する他のスイッチングデバイスであってもよく、本開示の実施例ではいずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース電極、ドレイン電極は、構造が対称であってもよく、したがって、トランジスタのソース電極とドレイン電極は、構造的に区別できない。本開示の実施例において、ゲートを除くトランジスタの２つの電極を区別するために、一方の電極は、第１電極として記述され、他方の電極は、第２電極として記述される。また、トランジスタは、その特性に従ってＮ型トランジスタとＰ型トランジスタに分けられる。トランジスタがＰ型トランジスタである場合、オン電圧は、ローレベル電圧（例えば０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は、ハイレベル電圧（例えば５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧は、ハイレベル電圧（例えば５Ｖ、１０Ｖ又はその他の適切な電圧）であり、オフ電圧は、ローレベル電圧（例えば０Ｖ、－５Ｖ、－１０Ｖ又はその他の適切な電圧）である。

本開示の少なくとも１つの実施例は、ゲート駆動回路２０をさらに提供する。図１５に示すように、当該ゲート駆動回路２０は、カスケード接続された複数のシフトレジスタユニット２１を含み、そのうちの任意の１つ又は複数のシフトレジスタユニット２１に対して、本開示の実施例に係るシフトレジスタユニット２１の構造又はその変形を採用することができる。図１５のＡ１、Ａ２、Ａ３、Ａ４、Ａ５及びＡ６は、シフトレジスタユニット２１のサブユニットを表し、例えば、Ａ１、Ａ３及びＡ５は、３つのシフトレジスタユニット２１における第１サブユニットをそれぞれ表し、Ａ２、Ａ４及びＡ６は、３つのシフトレジスタユニット２１における第２サブユニットをそれぞれ表す。

例えば、図１５に示すように、各シフトレジスタユニット２１は、第１サブユニット及び第２サブユニットを含み、それぞれ第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を出力する。当該ゲート駆動回路２０が電子パネル１０の複数行のサブ画素ユニットを駆動するために用いられる場合、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２は、それぞれ電子パネル１０の１行のサブ画素ユニットを駆動することができる。例えば、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５及びＡ６は、それぞれ電子パネル１０の１行目、２行目、３行目、４行目、５行目及び６行目のサブ画素ユニットを駆動することができる。

本開示の実施例に係るゲート駆動回路２０は、ブランキング入力サブユニットを共有することができ、それによって当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。同時に、ランダム補償をさらに実現することができ、それによって行ごとの順次補償による走査線及び表示輝度の不均一などの表示不良を回避することができる。

以下に図１５に示すゲート駆動回路２０を例として、ゲート駆動回路２０の信号線を説明する。

図１５に示すように、ゲート駆動回路２０は、第１サブクロック信号線ＣＬＫ＿１と、第２サブクロック信号線ＣＬＫ＿２と、第３サブクロック信号線ＣＬＫ＿３とを含む。３ｋ－２段目のシフトレジスタユニットの第１サブユニットは、第１サブクロック信号線ＣＬＫ＿１に接続されて、３ｋ－２段目のシフトレジスタユニットの第２クロック信号ＣＬＫＢを受信し、３ｋ－１段目のシフトレジスタユニット内の第１サブユニットは、第２サブクロック信号線ＣＬＫ＿２に接続されて、３ｋ－１段目のシフトレジスタユニットの第２クロック信号ＣＬＫＢを受信し、３ｋ段目のシフトレジスタユニットの第１サブユニットは、第３サブクロック信号線ＣＬＫ＿３に接続されて、第３ｋ段のシフトレジスタユニットの第２クロック信号ＣＬＫＢを受信し、ｋがゼロより大きい整数である。

上述したように、シフトレジスタユニット２１がカスケード接続されている場合、各段のシフトレジスタユニット２１の第１サブユニットに第２クロック信号ＣＬＫＢを順次供給するだけでよく、当該第２クロック信号ＣＬＫＢは、スキャンシフトを完了するためにシフト信号として出力されてもよい。

図１５に示すように、ゲート駆動回路２０は、第４サブクロック信号線ＣＬＫ＿４と、第５サブクロック信号線ＣＬＫ＿５と、第６サブクロック信号線ＣＬＫ＿６と、第７サブクロック信号線ＣＬＫ＿７と、第８サブクロック信号線と、第９サブクロック信号線ＣＬＫ＿９と、第１５サブクロック信号線ＣＬＫ＿１５と、第１６サブクロック信号線ＣＬＫ＿１６と、第１７サブクロック信号線ＣＬＫ＿１７と、第１８サブクロック信号線ＣＬＫ＿１８とをさらに含む。説明すべきこととして、例示を明確にするために、第１５サブクロック信号線ＣＬＫ＿１５、第１６サブクロック信号線ＣＬＫ＿１６、第１７サブクロック信号線ＣＬＫ＿１７及び第１８サブクロック信号線ＣＬＫ＿１８は、図１５に示されていない。

３ｋ－２段目のシフトレジスタユニットの第１サブユニットは、第４サブクロック信号線ＣＬＫ＿４に接続されて、３ｋ－２段目のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信し、３ｋ－２目のシフトレジスタの第２サブユニットは、第５サブクロック信号線ＣＬＫ＿５に接続されて、３ｋ－２段目のステージシフトレジスタユニットの第４クロック信号ＣＬＫＤを受信する。

３ｋ－１段目のシフトレジスタユニットの第１サブユニットは、第６サブクロック信号線ＣＬＫ＿６に接続されて、３ｋ－１段目のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信し、３ｋ－１段目のシフトレジスタの第２サブユニットは、第７サブクロック信号線ＣＬＫ＿７に接続されて、３ｋ－１段目のシフトレジスタユニットの第４クロック信号ＣＬＫＤを受信する。

３ｋ段目のシフトレジスタユニットの第１サブユニットは、第８サブクロック信号線ＣＬＫ＿８に接続されて、３ｋ段目のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信し、３ｋ段目のシフトレジスタユニットの第２サブユニットは、第９サブクロック信号線ＣＬＫ＿９に接続されて、３ｋ段目のシフトレジスタユニットの第４クロック信号ＣＬＫＤを受信する。

上述したように、第４サブクロック信号線ＣＬＫ＿４と、第５サブクロック信号線ＣＬＫ＿５と、第６サブクロック信号線ＣＬＫ＿６と、第７サブクロック信号線ＣＬＫ＿７と、第８サブクロック信号線ＣＬＫ＿８と、第９サブクロック信号線ＣＬＫ＿９と、第１５サブクロック信号線ＣＬＫ＿１５と、第１６サブクロック信号線ＣＬＫ＿１６と、第１７サブクロック信号線ＣＬＫ＿１７と、第１８サブクロック信号線ＣＬＫ＿１８との合計１０本の信号線を介して各段のシフトレジスタユニット２１に、行ごとに出力された駆動信号（具体的な信号タイミングについては図１６を参照できる）を供給する。即ち本開示の実施例に係るゲート駆動回路２０が１０ＣＬＫのクロック信号を用いることができるため、当該ゲート駆動回路２０によって出力された駆動信号の波形をオーバーラップさせることができ、例えば、各行のサブ画素ユニットのプリチャージ時間を増加させることができ、それによって当該ゲート駆動回路２０は、高周波走査表示に適用することができる。

図１５に示すように、ゲート駆動回路２０は、第１０サブクロック信号線ＣＬＫ＿１０、第１１サブクロック信号線ＣＬＫ＿１１及び第１２サブクロック信号線ＣＬＫ＿１２をさらに含む。

図１５に示すように、この実施例において、第１０サブクロック信号線ＣＬＫ＿１０は、前の２段のシフトレジスタユニット２１の第１サブユニット及び第２サブユニット（即ちＡ１、Ａ２、Ａ３及びＡ４）に接続されて第１入力信号ＳＴＵ１を供給し、同時に第１０サブクロック信号線ＣＬＫ＿１０は、他の段のシフトレジスタユニット２１にさらに接続されてグローバルリセット信号ＴＲＳＴを供給する。この方式により、クロック信号線の数を節約することができ、それによって当該ゲート駆動回路２０を用いた表示装置のフレームサイズを小さくし、当該表示装置のＰＰＩを向上させることができる。例えば、前の２段のシフトレジスタユニット２１には第４０トランジスタＭ４０及び第４１トランジスタＭ４１が設けられなくてもよい。

各段のシフトレジスタユニット２１の共通入力回路３１０は、第１１サブクロック信号線ＣＬＫ＿１１に接続されて選択制御信号ＯＥを受信する。各段のシフトレジスタユニット２１の第１サブユニット、第２サブユニット及び共通入力回路３１０は、第１２サブクロック信号線ＣＬＫ＿１２に接続されて第１クロック信号ＣＬＫＡを受信する。

図１５に示すように、ゲート駆動回路２０は、第１３サブクロック信号線ＣＬＫ＿１３及び第１４サブクロック信号線ＣＬＫ＿１４をさらに含む。

例えば、各段のシフトレジスタユニット２１の第１サブユニットは、第１３サブクロック信号線ＣＬＫ＿１３に接続されて第２電圧ＶＤＤ＿Ａを受信し、各段のシフトレジスタユニット２１の第２サブユニットは、第１４サブクロック信号線ＣＬＫ＿１４に接続されて第３電圧ＶＤＤ＿Ｂを受信する。

図１５に示すように、前の２段のシフトレジスタユニット２１に加えて、他のシフトレジスタユニット２１の第１サブユニット及び第２サブユニットは、前の２段のシフトレジスタユニット２１の第１サブユニットに接続されて、シフト信号ＣＲを第１入力信号ＳＴＵ１として受信する。最後の４段のシフトレジスタユニット２１に加えて、他段のシフトレジスタユニット２１の第１サブサブユニット及び第２サブユニットは、最後の４段のシフトレ、ジスタユニット２１の第１サブユニットに接続されて、シフト信号ＣＲを表示リセット信号ＳＴＤとして受信する。

説明すべきこととして、図１５に示すカスケード関係は、一例に過ぎず、本開示の説明によれば、実際の状況に応じて、他のカスケード方式を採用することもできる。

例えば、少なくとも１つの例では、図１５に示すゲート駆動回路２０のシフトレジスタユニット２１は、図１２Ａ及び図１２Ｂに示す回路構造を採用することができ、図１６は、図１５に示すゲート駆動回路２０が動作するときの信号タイミング図である。

図１６では、Ｈ＜１１＞とＨ＜１３＞は、それぞれ６段目と７段目のシフトレジスタユニット２１の第３ノードＨを表し、６段目のシフトレジスタユニット２１は、電子パネルの１１行目及び１２行目のサブ画素ユニットに対応し、７段目のシフトレジスタユニット２１は、電子パネルの１３行目及び１４行目のサブ画素ユニットに対応する。Ｎ＜１１＞及びＮ＜１３＞は、それぞれ６段目及び７段目のシフトレジスタユニット２１の第４ノードＮを表す。

Ｑ１＜１１＞及びＱ２＜１２＞は、それぞれ６段目のシフトレジスタユニット２１の第１ノードＱ１及び第２ノードＱ２を表し、Ｑ１＜１３＞及びＱ２＜１４＞は、それぞれ７段目のシフトレジスタユニット２１の第１ノードＱ１及び第２ノードＱ２を表す。括弧内の数字は、当該ノードに対応する電子パネル内のサブ画素ユニットの行数を表し、以下の各実施例は、これと同じであるため、説明が省略される。

ＯＵＴ１＜１１＞及びＯＵＴ２＜１２＞は、それぞれ６段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を表す。同様に、ＯＵＴ１＜１３＞及びＯＵＴ２＜１４＞は、それぞれ７段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を表す。

１Ｆは、第１フレームを表し、ＤＳは、第１フレームの表示期間を表し、ＢＬは、第１フレームのブランキング期間を表す。さらに、説明すべきこととして、図１６において、第２電圧ＶＤＤ＿Ａがローレベルにあるが第３電圧ＶＤＤ＿Ｂがハイレベルにあることを例として示すが、本開示の実施例は、これに限定されない。図１６に示す信号タイミング図における信号レベルは、概略的なものだけであり、真のレベル値を表すものではない。

以下に図１６の信号タイミング図、図１２Ａ及び図１２Ｂに示すシフトレジスタユニット２１を参照し、図１５に示すゲート駆動回路２０の動作原理を説明する。

第１フレーム１Ｆの開始前に、第１０サブクロック信号線ＣＬＫ＿１０及び第１１サブクロック信号線ＣＬＫ＿１１がハイレベルを供給し、各段のシフトレジスタユニット２１の第４０トランジスタＭ４０及び第４１トランジスタＭ４１がオンになり、これにより、各段のシフトレジスタユニット２１の第１ノードＱ１及び第２ノードＱ２をリセットすることができ、各段のシフトレジスタユニット２１の第１トランジスタＭ１がオンになり、このときに受信された第２入力信号ＳＴＵ２がローレベルであるため、各段のシフトレジスタユニット２１の第３ノードＨをリセットすることができ、これにより、第１フレーム１Ｆの開始前にグローバルリセットが実現される。

第１フレーム１Ｆの表示期間ＤＳにおいて、６段目及び７段目のシフトレジスタユニット２１（即ち電子パネルの１１列目から１４列目のサブ画素ユニット）の動作プロセスを以下に説明する。

段階１では、４段目のシフトレジスタユニット２１の第１サブユニットによって出力されたシフト信号（第１５サブクロック信号線ＣＬＫ＿１５によって供給される信号）がハイレベルであり、即ち６段目のシフトレジスタユニット２１によって受信された第１入力信号ＳＴＵ１がハイレベルであるため、第５トランジスタＭ５及び第８トランジスタＭ８がオンになる。ハイレベルの第１電圧ＶＤＤは、第５トランジスタＭ５を介して第１ノードＱ１＜１１＞を充電し、第８トランジスタＭ８を介して第２ノードＱ２＜１２＞を充電し、それによって第１ノードＱ１＜１１＞と第２ノードＱ２＜１２＞の両方をすべてハイレベルにプルアップする。

第７トランジスタＭ７は、第１ノードＱ１＜１１＞の制御下でオンになるが、第４サブクロック信号線ＣＬＫ＿４によって供給された第３クロック信号ＣＬＫＣがこの時点でローレベルにあるため、６段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１＜１１＞がローレベルであり、第９トランジスタＭ９は、第２ノードＱ２＜１２＞の制御下でオンになるが、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがこの時点でローレベルであるため、６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞がローレベルであり、この段階で、同時に６段目のシフトレジスタユニット２１の第１ノード及び第２ノードへのプリチャージを完了する。

段階２では、第４サブクロック信号線ＣＬＫ＿４によって供給された第３クロック信号ＣＬＫＣがハイレベルになり、ブートストラップ効果により第１ノードＱ１＜１１＞の電位がさらにプルアップされるため、第７トランジスタＭ７がオンに維持され、それによって６段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１＜１１＞がハイレベルになる。しかしながら、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがこの時点でもローレベルであるため、６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞は、ローレベルに維持し続けられる。

段階３では、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがハイレベルになり、ブートストラップ効果により第２ノードＱ２＜１２＞の電位がさらにプルアップされるため、第９トランジスタＭ９はオンに維持され、それによって６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞はハイレベルになる。

段階４では、第２コンデンサＣ２の維持効果により、第１ノードＱ１＜１１＞は、依然としてハイレベルを維持し、したがって、第７トランジスタＭ７がオンになる。しかしながら、第４サブクロック信号線ＣＬＫ＿４によって供給された第３クロック信号ＣＬＫＣがローレベルになるため、６段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１＜１１＞はローレベルになる。同時に、第２コンデンサＣ２のブートストラップ効果により、第１ノードＱ１＜１１＞の電位も低くなる。

段階５では、第３コンデンサＣ３の維持効果により、第２ノードＱ２＜１２＞は、依然としてハイレベルを維持し、したがって、第９トランジスタＭ９がオンになる。しかしながら、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがローレベルになるため、６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞はローレベルになる。同時に、第３コンデンサＣ３のブートストラップ効果により、第２ノードＱ２＜１２＞の電位も低くなる。

段階６では、本実施例で１０ＣＬＫのクロック信号が用いられ、各５段のシフトレジスタユニット２１（各段のシフトレジスタユニット２１が第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を順次に出力する）によって出力された信号が１サイクルであるため、同時に６段目のシフトレジスタユニット２１が１０段のシフトレジスタユニット２１から出力されたシフト信号ＣＲを表示リセット信号ＳＴＤとして受信するため、この段階で、第１７サブクロック信号線ＣＬＫ＿１７によって供給された第３クロック信号ＣＬＫＣがハイレベルになると、６段目のシフトレジスタユニット２１によって受信された表示リセット信号ＳＴＤもハイレベルとなるため、第３８トランジスタＭ３８と第３９トランジスタＭ３９がオンになり、それによってローレベルの第４電圧ＶＧＬ１によって第１ノードＱ１＜１１＞と第１ノードＱ２＜１２＞のリセットを完了することができる。

６段目のシフトレジスタユニット２１が電子パネルの１１行目及び１２行目のサブ画素を駆動して表示を完了した後、このようにして類推し、７段目、８段目などのシフトレジスタユニット２１は、電子パネルのサブ画素ユニットを行ごとに駆動して１フレームの表示駆動を完了する。これまで、第１フレームの表示期間が終了する。

同時に、第１フレーム１Ｆの表示期間ＤＳにおいて、６段目のシフトレジスタユニットの第３ノードＨ＜１１＞も充電され、例えば、第１フレーム１Ｆで１２行目のサブ画素ユニットをセンシングする必要がある場合、第１フレーム１Ｆの表示期間ＤＳにおいても以下の動作を行う。

段階１では、第１１サブクロック信号線ＣＬＫ＿１１によって供給された制御信号ＯＥと４段目のシフトレジスタユニット２１の第１サブユニットによって出力されたシフト信号（第１５サブクロック信号線ＣＬＫ＿１５によって供給される信号）が同じであるため、第１トランジスタＭ１がオンになる。同時に、６段目のシフトレジスタユニット２１によって受信された第２入力信号ＳＴＵ２が４段目のシフトレジスタユニット２１の第１サブユニットによって出力されたシフト信号と同じであるため、ハイレベルの第２入力信号ＳＴＵ２は、第３ノードＨ＜１１＞を充電し、第３ノードＨ＜１１＞をハイレベルにプルアップすることができる。

説明すべきこととして、第３ノードＨ＜１１＞に対する上記充電プロセスは１つの例だけであり、本開示の実施例は、これを含むがこれに限定されない。例えば、６段目のシフトレジスタユニット２１によって受信された第２入力信号ＳＴＵ２も他段のシフトレジスタユニット２１によって出力されたシフト信号と同じであてもよく、同時に第１１サブクロック信号線ＣＬＫ＿１１及び当該第２サブ入力号ＳＴＵ２の信号タイミングを同じにすればよい。

段階１では、用いられている１０ＣＬＫのクロック信号のオーバーラップにより、選択制御信号ＯＥがハイレベルであると、７段目のシフトレジスタユニットの第３ノードＨ＜１３＞もハイレベルに充電される。

Ｈ＜１１＞及びＨ＜１３＞の高電位は、第１フレーム１Ｆのブランキング期間ＢＬまで維持されてもよい。第１フレーム１Ｆで１２行目のサブ画素ユニットを補償する必要がある場合、第１フレーム１Ｆのブランキング期間ＢＬにおいて以下の動作を行う。

段階７では、第１２サブクロック信号線ＣＬＫ＿１２によって供給された第１クロック信号ＣＬＫＡがハイレベルであり、６段目のシフトレジスタユニットの場合、この段階で第３ノードＨ＜１１＞がハイレベルに維持されるため、第２トランジスタＭ２がオンになり、ハイレベルの第１クロック信号ＣＬＫＡは、第２トランジスタＭ２を介して第４ノードＮ＜１１＞に伝送され、それによって第４ノードＮ＜１１＞がハイレベルになる。第３トランジスタＭ３及び第４トランジスタＭ４は、第４ノードＮ＜１１＞の制御下でオンになるため、ハイレベルの第１電圧ＶＤＤによって第１ノードＱ１＜１１＞及び第２ノードＱ２＜１２＞をそれぞれ充電することができ、第１ノードＱ１＜１１＞と第２ノードＱ２＜１２＞の電位がプルアップされる。

同時に、段階７において、第１コンデンサＣ１の結合効果により、第４ノードＮ＜１１＞がローレベルからハイレベルになると第３ノードＨ＜１１＞は、結合されてプルアップされ、それによって第３ノードＨ＜１１＞は、高い電位に維持され、第２トランジスタＭ２が完全にオンになることを保証することができる。

その後、第１２サブクロック信号線ＣＬＫ＿１２によって供給された第１クロック信号ＣＬＫＡがハイレベルからローレベルになり、それによって第４ノードＮ＜１１＞はローレベルになり、第１コンデンサＣ１の結合効果により、第３ノードＨ＜１１＞の電位も低くなる。

同様に、７段目のシフトレジスタユニットの場合、第３ノードＨ＜１３＞、第４ノードＮ＜１３＞、第１ノードＱ１＜１３＞、第２ノードＱ２＜１４＞の変化プロセスについては、６段目のシフトレジスタユニットに対する上記説明を参照することができ、ここでは説明が省略される。

段階８では、第４サブクロック信号線ＣＬＫ＿４によって供給された第３クロック信号ＣＬＫＣがハイレベルになり、ブートストラップ効果により第１ノードＱ１＜１１＞の電位がさらにプルアップされるため、第７トランジスタＭ７はオンに維持され、それによって６段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１＜１１＞はハイレベルになる。

同時に、段階８では、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがハイレベルになり、ブートストラップ効果により第２ノードＱ２＜１２＞の電位がさらにプルアップされるため、第９トランジスタＭ９はオンに維持され、それによって６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞はハイレベルになる。

説明すべきこととして、段階８では、第４サブクロック信号線ＣＬＫ＿４によって供給された第３クロック信号ＣＬＫＣがローレベルになると、それに応じて、６段目のシフトレジスタユニット２１の第１ノードＱ１がローレベルと第１出力信号ＯＵＴ１＜１１＞の電位も低くなる。同様に、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがローレベルになると、それに応じて、６段目のシフトレジスタユニット２１の第２ノードＱ２＜１２＞の電位及び第２出力信号ＯＵＴ２＜１２＞の電位も低くなる。

段階９では、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがハイレベルになり、ブートストラップ効果により第２ノードＱ２＜１２＞の電位がさらにプルアップされるため、第９トランジスタＭ９はオンに維持され、それによって６段目のシフトレジスタユニット２１によって出力された第２出力信号ＯＵＴ２＜１２＞はハイレベルになる。

同時に、段階９では、第６サブクロック信号線ＣＬＫ＿６によって供給された第３クロック信号ＣＬＫＣがハイレベルになり、ブートストラップ効果により第１ノードＱ１＜１３＞の電位がさらにプルアップされるため、第７トランジスタＭ７はオンに維持され、それによって７段目のシフトレジスタユニット２１によって出力された第１出力信号ＯＵＴ１＜１３＞はハイレベルになる。

説明すべきこととして、段階９では、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがローレベルになると、それに応じて、６段目のシフトレジスタユニット２１の第２ノードＱ２＜１２＞の電位と第２出力信号ＯＵＴ２＜１２＞の電位も低くなる。

段階１０では、第５サブクロック信号線ＣＬＫ＿５によって供給された第４クロック信号ＣＬＫＤがローレベルになると、それに応じて、６段目のシフトレジスタユニット２１の第２ノードＱ２＜１２＞の電位及び第２出力信号ＯＵＴ２＜１２＞の電位も低くなる。

同時に、段階１０では、第６サブクロック信号線ＣＬＫ＿６によって供給された第３クロック信号ＣＬＫＣがハイレベルになると、それに応じて、７段目のシフトレジスタユニット２１の第１ノードＱ１＜１３＞の電位と第１出力信号ＯＵＴ１＜１３＞の電位も低くなる。

段階１１では、第１０サブクロック信号線ＣＬＫ＿１０及び第１１サブクロック信号線ＣＬＫ＿１１がハイレベルを供給し、各段のシフトレジスタユニット２１の第４０トランジスタＭ４０及び第４１トランジスタＭ４１がオンになり、これにより、各段のシフトレジスタユニット２１の第１ノードＱ１及び第２ノードＱ２をリセットすることができ、各段のシフトレジスタユニット２１の第１トランジスタＭ１がオンになり、このときに受信された第２入力信号ＳＴＵ２がローレベルであるため、各段のシフトレジスタユニット２１の第３ノードＨをリセットすることができ、これにより、にグローバルリセットが完了される。

これまで、第１フレームの駆動タイミングが終了する。後の第２フレーム、第３フレームなどのそれ以上の段階では、ゲート駆動回路の駆動については、上記の説明を参照することができるが、ここでは説明が省略される。

説明すべきこととして、本開示の実施例において、２つの信号タイミングが同じであることは、ハイレベルでの時間同期を指し、そして２つの信号の振幅は、同じであると要求されない。

本開示の実施例は、表示装置１をさらに提供する。図１７に示すように、当該表示装置１は、本開示の実施例に係るいずれかの電子パネル１０を含み、複数のサブ画素ユニット４０で構成された画素アレイは、電子パネル１０に設けられる。

ゲート駆動回路２０の各シフトレジスタユニットによって出力された第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２は、それぞれ異なる行のサブ画素ユニット４０に供給され、例えば、ゲート駆動回路２０は、ゲート線ＧＬを介してサブ画素ユニット４０に電気的に接続されている。ゲート駆動回路２０は、画素アレイに駆動信号を供給するために用いられ、例えば当該駆動信号は、サブ画素ユニット４０内の走査トランジスタ及びセンシングトランジスタを駆動することができる。

例えば、表示装置１は、データ信号を画素アレイに供給するためのデータ駆動回路３０をさらに含むことができる。例えば、データ駆動回路３０は、データ線ＤＬを介してサブ画素ユニット４０に電気的に接続されている。

説明すべきこととして、この実施例における表示装置１は、表示器、ＯＬＥＤパネル、ＯＬＥＤテレビ、携帯電話、タブレットコンピュータ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーターなどの、表示機能を有する任意の製品又は部材であってもよい。

本開示の実施例に係る表示装置１の技術的効果については、上記実施例における電子パネル１０についての対応する説明を参照することができるが、ここでは説明が省略される。

上記は本開示の具体的な実施形態に過ぎないが、本開示の保護範囲は、これに限定されず、本開示の保護範囲は、特許請求の範囲に準じるべきである。

20 ゲート駆動回路
30 データ駆動回路
110 第１入力回路
120 第１出力回路
130 第１制御回路
140 第１リセット回路
150 第２リセット回路
160 第３リセット回路
170 第４リセット回路
180 第５リセット回路
190 第６リセット回路
210 第２入力回路
220 第２出力回路
230 第２制御回路
240 第３リセット回路
250 第４リセット回路
260 第５リセット回路
270 第６リセット回路
280 第７リセット回路
290 第８リセット回路
300 ブランキング入力サブユニット
310 共通入力回路
311 選択制御回路
312 第３入力回路
320 第１伝送回路
330 第２伝送回路
340 共通リセット回路
410 画素駆動回路
411 データ書き込み回路
412 駆動回路
413 電荷蓄積回路
420 センシング回路
430 発光ユニット

Claims (18)

1. ゲート駆動回路と、Ｎ行及びＭ列を含むアレイ状に配列された複数のサブ画素ユニットとを含む電子パネルであって、
   前記複数のサブ画素ユニットのそれぞれは、発光ユニットと、前記発光ユニットを駆動して発光させるための画素駆動回路と、前記画素駆動回路をセンシングするためのセンシング回路とを含み、
   前記ゲート駆動回路は、順次に配列されたＮ＋１個の出力端を含み、且つ前記アレイのＮ行のサブ画素ユニットを行ごとに順次オンにするためのゲート走査信号を出力するように構成され、
   ｎ行目のサブ画素ユニットの前記画素駆動回路は、前記ゲート走査信号を走査駆動信号として受信するように前記ゲート駆動回路のｎ番目の出力端に接続され、ｎ行目のサブ画素ユニットの前記センシング回路は、前記ゲート走査信号をセンシング駆動信号として受信するように前記ゲート駆動回路のｎ＋１番目の出力端に接続される、
   ただし、１≦ｎ≦Ｎ、Ｎ及びＭが２以上の整数である、電子パネル。
2. 前記画素駆動回路は、データ書き込み回路、駆動回路及び電荷蓄積回路とを含み、
   前記駆動回路は、前記データ書き込み回路と、前記電荷蓄積回路と、前記発光ユニットと、前記センシング回路とに接続され、前記発光ユニットを駆動して発光させるための駆動電流を制御するように構成され、
   前記データ書き込み回路は、前記電荷蓄積回路にさらに接続され、前記走査駆動信号を受信し、且つ前記走査駆動信号に応答してデータ信号を前記駆動回路に書き込むように構成され、
   前記センシング回路は、前記電荷蓄積回路及び前記発光ユニットにさらに接続され、前記センシング駆動信号を受信し、且つ前記センシング駆動信号に応答して基準電圧信号を前記駆動回路に書き込むか、又は前記駆動回路からセンシング電圧信号を読み出すように構成され、
   前記電荷蓄積回路は、前記発光ユニットにさらに接続され、書き込まれた前記データ信号と前記基準電圧信号を記憶するように構成される、請求項１に記載の電子パネル。
3. Ｍ本のデータ線とＭ本のセンシング線をさらに含み、
   ｍ列目のサブ画素ユニットにおける前記データ書き込み回路は、ｍ番目のデータ線に接続されて前記データ信号を受信し、
   ｍ列目のサブ画素ユニットにおける前記センシング回路は、ｍ番目のセンシング線に接続されて前記基準電圧信号を受信するか又は前記センシング電圧信号を出力し、
   ただし、１≦ｍ≦Ｍである、請求項２に記載の電子パネル。
4. 順次に配列されたＮ＋１本のゲート線をさらに含み、
   前記Ｎ＋１本のゲート線は、それぞれ前記ゲート駆動回路のＮ＋１個の出力端に逐一接続され、
   前記ｎ行目のサブ画素ユニットの前記データ書き込み回路は、ｎ番目のゲート線を介して前記ゲート駆動回路のｎ番目の出力端に接続され、
   前記ｎ行目のサブ画素ユニットの前記センシング回路は、ｎ＋１番目のゲート線を介して前記ゲート駆動回路のｎ＋１番目の出力端に接続される、請求項２又は３に記載の電子パネル。
5. 前記データ書き込み回路は、走査トランジスタを含み、
   前記駆動回路は、駆動トランジスタを含み、
   前記センシング回路は、センシングトランジスタを含み、
   前記電荷蓄積回路は、ストレージコンデンサを含み、
   前記走査トランジスタのゲートは、前記走査駆動信号を受信するように構成され、前記走査トランジスタの第１電極は、前記データ信号を受信するように構成され、前記走査トランジスタの第２電極は、前記駆動トランジスタのゲートに接続され、
   前記駆動トランジスタの第１電極は、前記駆動電流を生成するための第１駆動電圧を受信するように構成され、前記駆動トランジスタの第２電極は、前記センシングトランジスタの第１電極に接続され、
   前記センシングトランジスタのゲートは、前記センシング駆動信号を受信するように構成され、前記センシングトランジスタの第２電極は、前記基準電圧信号を受信するか又は前記センシング電圧信号を出力するように構成され、
   前記ストレージコンデンサの第１電極は、前記駆動トランジスタのゲートに接続され、前記ストレージコンデンサの第２電極は、前記駆動トランジスタの第２電極に接続される、請求項２乃至４のいずれか一項に記載の電子パネル。
6. 順次に配列されたＮ＋１本のゲート線をさらに含み、
   前記Ｎ＋１本のゲート線は、それぞれ前記ゲート駆動回路のＮ＋１個の出力端に逐一接続され、
   前記ｎ行目のサブ画素ユニットの前記画素駆動回路は、ｎ番目のゲート線を介して前記ゲート駆動回路のｎ番目の出力端に接続され、
   前記ｎ行目のサブ画素ユニットの前記センシング回路は、ｎ＋１番目のゲート線を介して前記ゲート駆動回路のｎ＋１番目の出力端に接続される、請求項１乃至３のいずれか一項に記載の電子パネル。
7. 前記ゲート駆動回路は、第１サブユニットと、第２サブユニットと、ブランキング入力サブユニットとを含む、カスケードされた複数のシフトレジスタユニットを含み、
   前記第１サブユニットは、第１入力信号に応答して第１ノードのレベルを制御するように構成される第１入力回路と、前記第１ノードのレベルの制御でシフト信号と第１出力信号を出力するように構成される第１出力回路を含み、
   前記第２サブユニットは、前記第１入力信号に応答して第２ノードのレベルを制御するように構成される第２入力回路と、前記第２ノードのレベルの制御で第２出力信号を出力するように構成される第２出力回路を含み、
   前記ブランキング入力サブユニットは、前記第１ノード及び前記第２ノードに接続され、且つ選択制御信号を受信して前記第１ノードと前記第２ノードのレベルを制御するように構成される、請求項１乃至６のいずれか一項に記載の電子パネル。
8. 前記ブランキング入力サブユニットは、選択制御回路、第３入力回路、第１伝送回路と第２伝送回路を含み、
   前記選択制御回路は、前記選択制御信号に応答して、第２入力信号によって第３ノードのレベルを制御し、前記第３ノードのレベルを維持するように構成され、
   前記第３入力回路は、前記第３ノードのレベルの制御で第４ノードのレベルを制御するように構成され、
   前記第１伝送回路は、前記第１ノード及び前記第４ノードに電気的に接続され、且つ前記第４ノードのレベル又は第１伝送信号の制御で前記第１ノードのレベルを制御するように構成され、
   前記第２伝送回路は、前記第２ノード及び前記第４ノードに電気的に接続され、且つ前記第４ノードのレベル又は第２伝送信号の制御で前記第２ノードのレベルを制御するように構成される、請求項７に記載の電子パネル。
9. 前記第１サブユニットは、第１制御回路と、第１リセット回路と、第２リセット回路と、シフト信号出力端と、第１出力信号端とをさらに含み、
   前記第２サブユニットは、第２制御回路と、第３リセット回路と、第４リセット回路と、第２出力信号端とをさらに含み、
   前記シフト信号出力端は、前記シフト信号を出力するように構成され、前記第１出力信号端は、前記第１出力信号を出力するように構成され、前記第２出力信号端は、前記第２出力信号を出力するように構成され、
   前記第１制御回路は、前記第１ノードのレベルと第２電圧の制御下で第５ノードのレベルを制御するように構成され、
   前記第１リセット回路は、前記第５ノードのレベルの制御下で、前記第１ノードと、前記シフト信号出力端と、前記第１出力信号端とをリセットするように構成され、
   前記第２リセット回路は、第６ノードのレベルの制御下で、前記第１ノードと、前記シフト信号出力端と、前記第１出力信号端とをリセットするように構成され、
   前記第２制御回路は、前記第２ノードのレベルと第３電圧の制御下で前記第６ノードのレベルを制御するように構成され、
   前記第３リセット回路は、前記第６ノードのレベルの制御下で、前記第２ノードと、前記第２出力信号端とをリセットするように構成され、
   前記第４リセット回路は、前記第５ノードのレベルの制御下で、前記第２ノードと、前記第２出力信号端とをリセットするように構成される、請求項７又は８に記載の電子パネル。
10. 前記ブランキング入力サブユニットは、共通リセット回路をさらに含み、
    前記共通リセット回路は、第４ノード、前記第５ノード及び前記第６ノードに電気的に接続され、且つ前記第５ノード又は前記第６ノードのレベルの制御下で前記第４ノードをリセットする、請求項９に記載の電子パネル。
11. 前記第１サブユニットは、第３制御回路と第４制御回路をさらに含み、
    前記第３制御回路は、第１クロック信号に応答して前記第５ノードのレベルを制御するように構成され、
    前記第４制御回路は、前記第１入力信号に応答して、前記第５ノードのレベルを制御するように構成され、
    前記第２サブユニットは、前記第１クロック信号に応答して前記第６ノードのレベルを制御するように構成される第５制御回路と、前記第１入力信号に応答して前記第６ノードのレベルを制御するように構成される第６制御回路をさらに含む、請求項９又は１０に記載の電子パネル。
12. 前記電子パネルは、表示パネルであり、
    前記第１サブユニットは、表示リセット信号に応答して前記第１ノードをリセットするように構成される第５リセット回路と、グローバルリセット信号に応答して前記第１ノードをリセットするように構成される第６リセット回路とをさらに含み、
    前記第２サブユニットは、前記表示リセット信号に応答して前記第２ノードをリセットするように構成される第７リセット回路と、前記グローバルリセット信号に応答して前記第２ノードをリセットするように構成される第８リセット回路をさらに含む、請求項９乃至１１のいずれか一項に記載の電子パネル。
13. 前記シフトレジスタユニットは、共通漏電防止回路と、第１漏電防止回路と、第２漏電防止回路とをさらに含み、
    前記共通漏電防止回路は、前記第１ノード及び第７ノードに電気的に接続され、且つ前記第１ノードのレベルの制御下で前記第７ノードのレベルを制御するように構成され、
    前記第１漏電防止回路は、前記第７ノード、前記第１リセット回路、前記第２リセット回路、前記第５リセット回路及び前記第６リセット回路に電気的に接続され、且つ前記第７ノードのレベルの制御下で前記第１ノードの漏電を防止するように構成され、
    前記第２漏電防止回路は、前記第７ノードと、前記第３リセット回路と、前記第４リセット回路と、前記第７リセット回路と、前記第８リセット回路とに電気的に接続され、且つ前記第７ノードのレベルの制御下で前記第２ノードの漏電を防止するように構成される、請求項１２に記載電子パネル。
14. 請求項１乃至１３のいずれか一項に記載の電子パネルを含む、表示装置。
15. 請求項１乃至１３のいずれか一項に記載の電子パネルの駆動方法であって、前記電子パネルは、表示パネルであり、前記駆動方法では、１フレーム用の期間が表示期間及びブランキング期間を含み、
    前記表示期間において、各サブ画素ユニットで、前記画素駆動回路が前記発光ユニットを駆動して発光させるようにし、
    前記ブランキング期間において、前記Ｎ行のサブ画素ユニットからｉ行目のサブ画素ユニットをランダムに選択し、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がセンシングを実行するようにし、
    １≦ｉ≦Ｎである、駆動方法。
16. 前記表示期間にはデータ書き込み段階と、維持段階と、発光段階とが含まれ、前記画素駆動回路にデータ書き込み回路と、駆動回路と、電荷蓄積回路とが含まれる場合、
    前記データ書き込み段階では、前記データ書き込み回路と前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によってデータ信号と基準電圧信号がそれぞれ書き込まれ、
    前記維持段階では、前記データ書き込み回路がオフになり、前記センシング回路がオンになり、前記電荷蓄積回路が前記データ信号と前記基準電圧信号を維持するようにし、
    前記発光段階では、前記データ書き込み回路及びセンシング回路がオフになり、前記駆動回路がオンになり、前記駆動回路は、前記データ信号に応じて前記発光ユニットを駆動して発光させる、請求項１５に記載の駆動方法。
17. 前記ブランキング期間には、リセット段階と、再設定段階と、充電段階と、センシング段階とが含まれ、前記画素駆動回路にデータ書き込み回路と、駆動回路と、電荷蓄積回路とが含まれる場合、前記ｉ行目のサブ画素ユニットをセンシングするとき、
    前記リセット段階では、ｉ－１行目のサブ画素ユニットにおける前記駆動回路がオフになり、
    前記再設定段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路及び前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によってデータ信号と基準電圧信号がそれぞれ書き込まれ、前記ｉ行目のサブ画素ユニットにおける前記駆動回路をオンにし、
    前記充電段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路がオフになり、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がオンになり、前記駆動回路によって前記センシング回路を充電し、
    前記センシング段階では、前記ｉ行目のサブ画素ユニットにおける前記データ書き込み回路がオフになり、前記ｉ行目のサブ画素ユニットにおける前記センシング回路がオンになり、前記センシング回路によってセンシング電圧信号が出力される、請求項１５又は１６に記載の駆動方法。
18. 前記リセット段階では、前記ｉ－１行目のサブ画素ユニットにおける前記データ書き込み回路と前記センシング回路がオンになり、前記データ書き込み回路と前記センシング回路によって補正電圧がそれぞれ書き込まれ、前記ｉ－１行目のサブ画素ユニットにおける前記駆動回路をオフにする、請求項１７に記載の駆動方法。

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