CN112652272B - 阵列基板及其制作方法、显示装置 - Google Patents

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Abstract

本发明提供一种阵列基板及其制作方法、显示装置，该阵列基板包括：衬底基板以及设置于衬底基板上的GOA电路和PLG走线，PLG走线用于连接GOA电路与源极IC，PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，GOA信号包括级联信号和非级联信号；至少两组包括第一PLG走线组和至少一个第二PLG走线组，第一PLG走线组传输级联信号，第二PLG走线组传输所述非级联信号，第一PLG走线组的线宽小于第二PLG走线组的线宽，第一PLG走线组位于第二PLG走线组远离衬底基板的显示区域的一侧。本发明中，可以将一些组的PLG走线的线宽设置的较小，以减少PLG走线所占的面积。

Description

阵列基板及其制作方法、显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
显示行业中，为了降低了显示装置的材料成本，实现显示装置的窄边框设计，更多的栅极驱动电路采用GOA技术(Gate Driver on Array，阵列基板行驱动，即把栅极驱动电路集成在阵列基板上)。
GOA电路可以通过PLG走线(Propel Link Gate，连接栅极)连接至源极集成电路(IC)，接收源极IC输出的信号。当显示装置为高PPI(Pixels Per Inch，像素密度)的显示装置时，PLG走线的个数较多，在扇出区域(layout)占用的面积较大，从而不利于实现窄边框。
发明内容
本发明实施例提供一种阵列基板及其制作方法、显示装置，用于解决现有的PLG走线在扇出区域占用空间大，不利于实现窄边框的问题。
为了解决上述技术问题，本发明是这样实现的：
第一方面，本发明实施例提供了一种阵列基板，包括衬底基板以及设置于所述衬底基板的外围区域的GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧。
可选的，同一组的PLG走线设置于同一区域，不同组的PLG走线设置于不同区域。
可选的，所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为一个，所述第二PLG走线组中包括第二PLG走线和第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
可选的，同一组的PLG走线用于传输相同类型的GOA信号。
可选的，所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为两个，其中一个所述第二PLG走线组中包括第二PLG走线，另一个所述PLG走线组中包括第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
可选的，所述第三PLG走线的线宽小于所述第二PLG走线的线宽。
可选的，所述第三PLG走线位于所述第二PLG走线靠近所述显示区域的一侧。
可选的，所述GOA电路包括多个级联的移位寄存器单元和消隐输入子单元；
所述消隐输入子单元包括：公共输入电路、第一传输电路和第二传输电路；
每一所述移位寄存器单元包括第一子单元和第二子单元，所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号，所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；
所述公共输入电路被配置为响应于选择控制信号对第三节点的电平进行控制；所述第一传输电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；所述第二传输电路和所述第二节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。
可选的，所述级联信号包括：第四时钟信号；
所述GOA电路包括：第五子时钟信号线、第七子时钟信号线和第九子时钟信号线；
所述第一PLG走线组中的PLG走线为第一PLG走线；
所述第五子时钟信号线与第3n-2级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第五子时钟信号线连接以传输第四时钟信号；
所述第七子时钟信号线与第3n-1级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第七子时钟信号线连接以传输第四时钟信号；
所述第九子时钟信号线与第3n级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第九子时钟信号线连接以传输第四时钟信号，n为大于零的整数。
可选的，所述驱动信号包括：第一时钟信号、第二时钟信号和第三时钟信号；
所述GOA电路包括：第一子时钟信号线、第二子时钟信号线、第三子时钟信号线、第四子时钟信号线、第六子时钟信号线、第八子时钟信号线和第十二子时钟信号线；
所述第一子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第一子时钟信号线连接以传输第二时钟信号；
所述第二子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第二子时钟信号线连接以传输第二时钟信号；
所述第三子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第三子时钟信号线连接以传输第二时钟信号；
所述第四子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第四子时钟信号线连接以传输第三时钟信号；
所述第六子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第六子时钟信号线连接以传输第三时钟信号；
所述第八子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第八子时钟信号线连接以传输第三时钟信号；
所述第十二子时钟信号线与每一级移位寄存器单元中的第一子单元、第二子单元以及公共输入电路连接，所述第二PLG走线与所述第十二子时钟信号线连接以传输第一时钟信号；
n为大于零的整数。
可选的，所述控制信号包括：全局复位信号、选择控制信号、第二电压、第三电压和第一输入信号；
所述GOA电路包括：第十子时钟信号线、第十一子时钟信号线、第十三子时钟信号线、第十四子时钟信号线和第十五子时钟信号线；
所述第十子时钟信号线与所述第一子单元和第二子单元连接，所述第三PLG走线与所述第十子时钟信号线连接以传输全局复位信号；
所述第十一子时钟信号线与所述公共输入电路连接，所述第三PLG走线与所述第十一子时钟信号线连接以传输所述选择控制信号；
所述第十三子时钟信号线与所述第一子单元连接，所述第三PLG走线与所述第十三子时钟信号线连接以传输第二电压；
所述第十四子时钟信号线与所述第二子单元连接，所述第三PLG走线与所述第十四子时钟信号线连接以传输第三电压；
所述第十五子时钟信号线与所述第一子单元和所述第二子单元连接，所述第三PLG走线与所述第十五子时钟信号线连接以传输所述第一输入信号。
第二方面，本发明实施例提供了一种阵列基板的制作方法，包括：
提供衬底基板；
在所述衬底基板的外围区域形成GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧。
第三方面，本发明实施例提供了一种显示装置，包括上述阵列基板。
在本发明实施例中，将用于连接GOA电路和源极集成电路的PLG走线划分成至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，从而可以将一些组的PLG走线的线宽设置的较小，以减少PLG走线所占的面积，实现窄边框。
同时，不同组的PLG走线用于传输不同类型的GOA信号，将用于传输级联信号的PLG走线设置为一组，由于级联信号的电流较小，因而，可以将用于传输级联信号的PLG走线的线宽设置为最小，同时，由于用于传输级联信号的PLG走线的负载要求较低，可以将其远离显示区域放置。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明一实施例的显示基板的结构示意图；
图2为本发明另一实施例的显示基板的结构示意图；
图3为本发明又一实施例的显示基板的结构示意图；
图4为本发明一实施例的移位寄存器单元的结构示意图；
图5A和5B为本发明一实施例的移位寄存器单元的电路示意图；
图6为本发明一实施例的显示基板的制作方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1和图2，本发明实施例提供一种阵列基板，包括衬底基板(图未示出)以及设置于所述衬底基板的外围区域的GOA电路10和PLG走线20，所述PLG走线用于连接所述GOA电路10和源极集成电路(IC)，所述PLG走线20被划分为至少两组，同一组的PLG走线20的线宽相同，不同组的PLG走线20的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧。
本发明实施例中，衬底基板被划分为显示区域(AA)以及位于显示区域外围的外围区域，其中，外围区域又包括扇出(layout)区域和绑定(bonding)区域，扇出区域为图1和图2中两虚线中间的区域，绑定区域为图1和图2中设置COF(常称覆晶薄膜，是将源极集成电路(IC)固定在柔性线路板上的晶粒软膜构装技术)的区域，绑定区域包含绑定焊盘(bondingPAD)，PLG走线连接至绑定焊盘，并通过绑定焊盘与COF绑定。
图1所述的实施例中，PLG走线20被划分为两组：第一PLG走线组和一个第二PLG走线组，第一PLG走线组包括多条第一PLG走线21，用于传输级联信号，第二PLG走线组包括多条个第二PLG走线22和多条第三PLG走线23，第二PLG走线22用于传输驱动信号，第三PLG走线用23于传输控制信号，第一PLG走线21的线宽小于第二PLG走线22和第三PLG走线23的线宽，在具体设计时，可以将第一PLG走线21的线宽设计为较小，从而可以降低PLG走线在扇出区域的宽度W，以降低整个外围区域的面积，从而可以实现窄边框。
图2所述的实施例中，PLG走线20被划分为三组：第一PLG走线组和两个第二PLG走线组，第一组PLG走线包括多条第一PLG走线21，用于传输级联信号，其中一个第二PLG走线组包括多条第二PLG走线22，第二PLG走线22用于传输驱动信号，另一个第二PLG走线组包括多条第三PLG走线23，第三PLG走线用23于传输控制信号，第一PLG走线21的线宽小于第二PLG走线22和第三PLG走线23的线宽，第二PLG走线22的线宽大于第三PLG走线23的线宽，第三PLG走线23的线宽大于第一PLG走线21的线宽，在具体设计时，可以将部分PLG走线的线宽设计为较小(例如第一PLG走线21)，从而可以降低PLG走线在扇出区域的宽度W，以降低整个外围区域的面积，从而可以实现窄边框。本发明实施例中，由于级联信号的电流较小，因而用于传输级联信号的PLG走线的线宽可以较小，而驱动信号要求RC(电阻电容)尽量要小，因而，用于传输驱动信号的PLG走线的线宽需要设置的较大。
本发明实施例中，将用于连接GOA电路和源极IC的PLG走线划分成至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，从而可以将一些组的PLG走线的线宽设置的较小，以减少PLG走线所占的面积，实现窄边框。
同时，不同组的PLG走线用于传输不同类型的GOA信号，将用于传输级联信号的PLG走线设置为一组，由于级联信号的电流较小，因而，可以将用于传输级联信号的PLG走线的线宽设置为最小，同时，由于用于传输级联信号的PLG走线的负载要求较低，可以将其远离显示区域放置。
在本发明的一些实施例中，可选的，同一组的PLG走线设置于同一区域，不同组的PLG走线设置于不同区域。也就是说，同一组的PLG走线紧挨着设置，请参考图1和图2，从而便于PLG走线的制作。当然，在本发明的其他一些实施例中，也不排除将同一组的PLG走线设置在不同区域，即同一组PLG走线也可以不紧挨着设置。
在本发明的一些实施例中，同一组PLG走线(第二PLG走线组)可以传输不同类型的GOA信号(图1所示的实施例)。在本发明的一些实施例中，同一组的PLG走线也用于传输相同类型的GOA信号(图2所示的实施例)，以满足不同的GOA信号要求。
由于控制信号基本由低频信号和DC(直流)信号组成，考虑到对其他信号干扰程度较低，一般放置在GOA电路的内侧，即最靠近显示区域位置，这样可以避免对其他信号产生噪声。级联信号用于产生级联输出，用于对其他GOA单元置位或复位，本身负载要求较低，一般放置在GOA电路的外侧；驱动信号用于产生AA区像素电路驱动，由于直接与显示区域均匀性相关，故放置在中间，即最大程度避免了噪声同时一定程度降低RC的影响。即，本发明实施例中，所述第三PLG走线靠近所述衬底基板的显示区域设置；所述第一PLG走线远离所述衬底基板的显示区域设置；所述第二PLG走线设置于所述第一组PLG走线和第三PLG走线之间。
本发明的一个实施例还提供一种显示基板，如图3所示，该显示基板包括GOA电路10和PLG走线，GOA电路10包括多个级联的移位寄存器单元和消隐输入子单元；所述消隐输入子单元包括：公共输入电路310、第一传输电路320和第二传输电路330。
请参考图4，每一所述移位寄存器单元包括第一子单元100和第二子单元200，所述第一子单元100包括第一输入电路110和第一输出电路120，所述第一输入电路110被配置为响应于第一输入信号STU1对第一节点Q1的电平进行控制，所述第一输出电路120被配置为在所述第一节点Q1的电平的控制下输出移位信号CR和第一输出信号OUT1，所述第二子单元200包括第二输入电路210和第二输出电路220，所述第二输入电路210被配置为响应于所述第一输入信号STU1对第二节点Q2的电平进行控制，所述第二输出电路220被配置为在所述第二节点Q2的电平的控制下输出第二输出信号OUT2；
所述公共输入电路310被配置为响应于选择控制信号OE对第三节点N的电平进行控制；所述第一传输电路320和所述第一节点Q1以及所述第三节点N电连接，且被配置为在所述第三节点N的电平或第一传输信号STU1的控制下对所述第一节点Q1的电平进行控制；所述第二传输电路330和所述第二节点Q2以及所述第三节点N电连接，且被配置为在所述第三节点N的电平或第二传输信号的控制下对所述第二节点Q2的电平进行控制。
图3中的A1、A2、A3、A4、A5和A6表示移位寄存器单元中的子单元，例如A1、A3和A5分别表示三个移位寄存器单元中的第一子单元，A2、A4和A6分别表示三个移位寄存器单元中的第二子单元。
例如，如图3所示，每个移位寄存器单元包括第一子单元和第二子单元，以分别输出第一输出信号OUT1和第二输出信号OUT2。当该GOA电路10用于驱动一显示面板时，第一输出信号OUT1和第二输出信号OUT2可以分别驱动显示面板中的一行子像素单元。例如，A1、A2、A3、A4、A5以及A6可以分别驱动显示面板的第一行、第二行、第三行、第四行、第五行以及第六行子像素单元。
下面以图3所示的GOA电路10为例，对GOA电路10中的信号线进行说明。
如图3所示，GOA电路10包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3。第3n-2级移位寄存器单元中的第一子单元和第一子时钟信号线CLK_1连接以接收第3n-2级移位寄存器单元的第二时钟信号CLKB；第3n-1级移位寄存器单元中的第一子单元和第二子时钟信号线CLK_2连接以接收第3n-1级移位寄存器单元的第二时钟信号CLKB；第3n级移位寄存器单元中的第一子单元和第三子时钟信号线CLK_3连接以接收第3n级移位寄存器单元的第二时钟信号CLKB；n为大于零的整数。
如上所述，在移位寄存器单元进行级联时，只需要向每一级移位寄存器单元中的第一子单元依次提供第二时钟信号CLKB即可，该第二时钟信号CLKB可以作为移位信号CR输出以完成扫描移位。
如图3所示，GOA电路10还包括第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8和第九子时钟信号线CLK_9。
第3n-2级移位寄存器单元中的第一子单元和第四子时钟信号线CLK_4连接以接收第3n-2级移位寄存器单元的第三时钟信号CLKC，第3n-2级移位寄存器单元中的第二子单元和第五子时钟信号线CLK_5连接以接收第3n-2级移位寄存器单元的第四时钟信号CLKD。
第3n-1级移位寄存器单元中的第一子单元和第六子时钟信号线CLK_6连接以接收第3n-1级移位寄存器单元的第三时钟信号CLKC，第3n-1级移位寄存器单元中的第二子单元和第七子时钟信号线CLK_7连接以接收第3n-1级移位寄存器单元的第四时钟信号CLKD。
第3n级移位寄存器单元中的第一子单元和第八子时钟信号线CLK_8连接以接收第3n级移位寄存器单元的第三时钟信号CLKC，第3n级移位寄存器单元中的第二子单元和第九子时钟信号线CLK_9连接以接收第3n级移位寄存器单元的第四时钟信号CLKD。
如上所述，通过第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8以及第九子时钟信号线CLK_9共六条时钟信号线向各级移位寄存器单元提供逐行输出的驱动信号。即本发明的实施例提供的GOA电路10可以采用6CLK的时钟信号，这样可以使得该GOA电路10输出的驱动信号的波形交叠，例如可以增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路可以适用于高频率的扫描显示。本发明的实施例对采用的时钟信号的类型不作限定，例如还可以采用8CLK、10CLK等时钟信号。
如图3所示，GOA电路10还包括第十子时钟信号线CLK_10、第十一子时钟信号线CLK_11和第十二子时钟信号线CLK_12。
例如，每一级移位寄存器单元中的第一子单元和第二子单元都和第十子时钟信号线CLK_10连接以接收全局复位信号TRST。每一级移位寄存器单元中的公共输入电路310都和第十一子时钟信号线CLK_11以接收选择控制信号OE。每一级移位寄存器单元中的第一子单元、第二子单元以及公共输入电路310都和第十二子时钟信号线CLK_12以接收第一时钟信号CLKA。
如图3所示，GOA电路10还包括第十三子时钟信号线CLK_13和第十四子时钟信号线CLK_14。
例如，每一级移位寄存器单元中的第一子单元都和第十三子时钟信号线CLK_13连接以接收第二电压VDD_A；每一级移位寄存器单元中的第二子单元都和第十四子时钟信号线CLK_14连接以接收第三电压VDD_B。
如图3所示，GOA电路10还包括第十五子时钟信号线CLK_15，第一级移位寄存器单元中的第一子单元以及第二子单元和第十五子时钟信号线CLK_15连接以接收第一输入信号STU1。
如图3所示，除了第一级移位寄存器单元外，其它级移位寄存器单元中的第一子单元和第二子单元和前一级移位寄存器单元中的第一子单元连接以接收移位信号CR并作为第一输入信号STU1。除了最后两级移位寄存器单元外，其它级移位寄存器单元中的第一子单元和第二子单元和后两级移位寄存器单元中的第一子单元连接以接收移位信号CR并作为显示复位信号STD。
需要说明的是，图3中所示的级联关系仅是一种示例，根据本发明的描述，还可以根据实际情况采用其它级联方式。
本发明的一些实施例中，所述级联信号包括：第四时钟信号；
所述GOA电路包括：第五子时钟信号线、第七子时钟信号线和第九子时钟信号线；
所述第一PLG走线组中的PLG走线为第一PLG走线21；
所述第五子时钟信号线与第3n-2级移位寄存器单元中的第二子单元连接，所述第一PLG走线21与所述第五子时钟信号线连接以传输第四时钟信号；
所述第七子时钟信号线与第3n-1级移位寄存器单元中的第二子单元连接，所述第一PLG走线21与所述第七子时钟信号线连接以传输第四时钟信号；
所述第九子时钟信号线与第3n级移位寄存器单元中的第二子单元连接，所述第一PLG走线21与所述第九子时钟信号线连接以传输第四时钟信号，n为大于零的整数。
本发明的一些实施例中，所述驱动信号包括：第一时钟信号、第二时钟信号和第三时钟信号；
所述GOA电路包括：第一子时钟信号线、第二子时钟信号线、第三子时钟信号线、第四子时钟信号线、第六子时钟信号线、第八子时钟信号线和第十二子时钟信号线；
所述第一子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线22与所述第一子时钟信号线连接以传输第二时钟信号；
所述第二子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线22与所述第二子时钟信号线连接以传输第二时钟信号；
所述第三子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线22与所述第三子时钟信号线连接以传输第二时钟信号；
所述第四子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第四子时钟信号线连接以传输第三时钟信号；
所述第六子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线22与所述第六子时钟信号线连接以传输第三时钟信号；
所述第八子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线22与所述第八子时钟信号线连接以传输第三时钟信号；
所述第十二子时钟信号线与每一级移位寄存器单元中的第一子单元、第二子单元以及公共输入电路连接，所述第二PLG走线22与所述第十二子时钟信号线连接以传输第一时钟信号；
n为大于零的整数。
本发明的一些实施例中，所述控制信号包括：全局复位信号、选择控制信号、第二电压、第三电压和第一输入信号；
所述GOA电路包括：第十子时钟信号线、第十一子时钟信号线、第十三子时钟信号线、第十四子时钟信号线和第十五子时钟信号线；
所述第十子时钟信号线与所述第一子单元和第二子单元连接，所述第三PLG走线23与所述第十子时钟信号线连接以传输全局复位信号；
所述第十一子时钟信号线与所述公共输入电路连接，所述第三PLG走线23与所述第十一子时钟信号线连接以传输所述选择控制信号；
所述第十三子时钟信号线与所述第一子单元连接，所述第三PLG走线23与所述第十三子时钟信号线连接以传输第二电压；
所述第十四子时钟信号线与所述第二子单元连接，所述第三PLG走线23与所述第十四子时钟信号线连接以传输第三电压；
所述第十五子时钟信号线与所述第一子单元和所述第二子单元连接，所述第三PLG走线23与所述第十五子时钟信号线连接以传输所述第一输入信号。
图3所示的实施例中，PLG走线划分为以下三组：
第一PLG走线组，所述第一PLG走线组用于传输级联信号；
两个第二PLG走线组，其中一个第二PLG走线组用于传输驱动信号，另一个第二PLG走线组用于传输控制信号；
用于传输级联信号的第一PLG走线(与CLK_9、CLK_7、CLK_5连接)的线宽小于用于传输驱动信号的第二PLG走线(与CLK_12、CLK_8、CLK_6、CLK_4、CLK_3、CLK_2、CLK_1连接)的线宽，用于传输驱动信号的第二PLG走线的线宽大于用于传输控制信号的第三PLG走线(与CLK_11、CLK_14、CLK_13、CLK_10、CLK_15连接)的线宽。
在本发明的一个实施例中，移位寄存器单元可以实现为图5A和图5B所示的电路结构。需要说明的是，为了示意清楚，图5A示出了移位寄存器单元中的第一子单元100和消隐子单元中除了第二传输电路330的部分，图5B示出了移位寄存器单元中的第二子单元200以及第二传输电路330，图5A和图5B中的电路通过相应的节点电连接。
如图5A和5B所示，该移位寄存器单元包括：第一晶体管M1至第第四十一晶体管M41、第一电容C1、第二电容C2以及第三电容C3。需要说明的是，在图5A和5B中所示的晶体管均以N型晶体管为例进行说明。
如图5A所示，第一输入电路110可以实现为第五晶体管M5。第五晶体管M5的栅极被配置为接收第一输入信号STU1，第五晶体管M5的第一极被配置为接收第一电压VDD，第五晶体管M5的第二极和第一节点Q1连接。
如图5A所示，第一输出电路120可以实现为包括第六晶体管M6、第七晶体管M7和第二电容C2。第六晶体管M6的栅极和第一节点Q1连接，第六晶体管M6的第一极被配置为接收第二时钟信号CLKB并作为移位信号CR，第六晶体管M6的第二极和移位信号输出端CRT连接且被配置为输出移位信号CR。
第七晶体管M7的栅极和第一节点Q1连接，第七晶体管M7的第一极被配置为接收第三时钟信号CLKC并作为第一输出信号OUT1，第七晶体管M7的第二极和第一输出信号端OP1连接且被配置为输出第一输出信号OUT1。第二电容C2的第一极和第一节点Q1连接，第二电容C2的第二极和第七晶体管M7的第二极(即第一输出信号端OP1)连接。
如图5B所示，第二输入电路210可以实现为第八晶体管M8。第八晶体管M8的栅极被配置为接收第一输入信号STU1，第八晶体管M8的第一极被配置为接收第一电压VDD，第八晶体管M8的第二极和第二节点Q2连接。
如图5B所示，第二输出电路220可以实现为包括第九晶体管M9和第三电容C3。第九晶体管M9的栅极和第二节点Q2连接，第九晶体管M9的第一极被配置为接收第四时钟信号CLKD并作为第二输出信号OUT2，第九晶体管M9的第二极和第二输出信号端OP2连接且被配置为输出第二输出信号OUT2。第三电容C3的第一极和第二节点Q2连接，第三电容C3的第二极和第九晶体管M9的第二极(即第二输出信号端OP2)连接。
如图5A所示，消隐子单元可以包括第十晶体管M10和第十一晶体管M11。第十晶体管M10的栅极和第五节点QB_A连接，第十晶体管M10的第一极和第四节点N连接，第十晶体管M10的第二极被配置为接收第四电压VGL1。第十一晶体管M11的栅极和第六节点QB_B连接，第十一晶体管M11的第一极和第四节点N连接，第十一晶体管M11的第二极被配置为接收第四电压VGL1。
如图5A所示，第一子单元可以包括第十二晶体管M12和第十三晶体管M13。第十二晶体管M12的栅极和第一极被配置为接收第二电压VDD_A，第十二晶体管M12的第二极和第五节点QB_A连接。第十三晶体管M13的栅极和第一节点Q1连接，第十三晶体管M13的第一极和第五节点QB_A连接，第十三晶体管M13的第二极被配置为接收第四电压VGL1。
如图5A所示，第一子单元包括第十四晶体管M14、第十五晶体管M15和第十六晶体管M16，第二复位电路150可以实现为包括第十七晶体管M17、第十八晶体管M18和第十九晶体管M19。
第十四晶体管M14的栅极和第五节点QB_A连接，第十四晶体管M14的第一极和第一节点Q1连接，第十四晶体管M14的第二极被配置为接收第四电压VGL1。第十五晶体管M15的栅极和第五节点QB_A连接，第十五晶体管M15的第一极和移位信号输出端CRT连接，第十五晶体管M15的第二极被配置为接收第四电压VGL1。第十六晶体管M16的栅极和第五节点QB_A连接，第十六晶体管M16的第一极和第一输出信号端OP1连接，第十六晶体管的第二极被配置为接收第五电压VGL2。
第十七晶体管M17的栅极和第六节点QB_B连接，第十七晶体管M17的第一极和第一节点Q1连接，第十七晶体管M17的第二极被配置为接收第四电压VGL1。第十八晶体管M18的栅极和第六节点QB_B连接，第十八晶体管M18的第一极和移位信号输出端CRT连接，第十八晶体管M18的第二极被配置为接收第四电压VGL1。第十九晶体管M19的栅极和第六节点QB_B连接，第十九晶体管M19的第一极和第一输出信号端OP1连接，第十九晶体管M19的第二极被配置为接收第五电压VGL2。
如图5B所示，第二子单元可以包括第二十晶体管M20和第二十一晶体管M21。第二十晶体管M20的栅极和第一极被配置为接收第三电压VDD_B，第二十晶体管M20的第二极和第六节点QB_B连接。第二十一晶体管M21的栅极和第二节点Q2连接，第二十一晶体管M21的第一极和第六节点QB_B连接，第二十一晶体管M21的第二极被配置为接收第四电压VGL1。
如图5B所示，第二子单元可以包括第二十二晶体管M22和第二十三晶体管M23，第四复位电路250可以实现为包括第二十四晶体管M24和第二十五晶体管M25。
第二十二晶体管M22的栅极和第六节点QB_B连接，第二十二晶体管M22的第一极和第二节点Q2连接，第二十二晶体管M22的第二极被配置为接收第四电压VGL1。第二十三晶体管M23的栅极和第六节点QB_B连接，第二十三晶体管M23的第一极和第二输出信号端OP2连接，第二十三晶体管M23的第二极被配置为接收第五电压VGL2。
第二十四晶体管M24的栅极和第五节点QB_A连接，第二十四晶体管M24的第一极和第二节点Q2连接，第二十四晶体管M24的第二极被配置为接收第四电压VGL1。第二十五晶体管M25的栅极和第五节点QB_A连接，第二十五晶体管M25的第一极和第二输出信号端OP2连接，第二十五晶体管M25的第二极被配置为接收第五电压VGL2。
需要说明的是，在本发明的实施例中，例如，第二电压VDD_A和第三电压VDD_B可以被配置为彼此互为反相信号，即第二电压VDD_A为高电平时，第三电压VDD_B为低电平，而第二电压VDD_A为低电平时，第三电压VDD_B为高电平。采用这种方式可以使得第十二晶体管M12和第二十晶体管M20在同一时刻只有一个处于导通状态，这样可以避免晶体管长期导通引起的性能漂移，从而可以提高电路的稳定性。
如图5A所示，第一子单元可以包括第三十二晶体管M32和第三十三晶体管M33。第三十二晶体管M32的栅极被配置为接收第一时钟信号CLKA，第三十二晶体管M32的第一极和第五节点QB_A连接，第三十二晶体管M32的第二极和第三十三晶体管M33的第一极连接。第三十三晶体管M33的栅极和第三节点H连接，第三十三晶体管M33的第二极被配置为接收第四电压VGL1。
第一子单元可以包括第三十四晶体管M34。第三十四晶体管M34的栅极被配置为接收第一输入信号STU1，第三十四晶体管M34的第一极和第五节点QB_A连接，第三十四晶体管M34的第二极被配置为接收第四电压VGL1。
如图5B所示，第二子单元可以包括第三十五晶体管M35和第三十六晶体管M36。第三十五晶体管M35的栅极被配置为接收第一时钟信号CLKA，第三十五晶体管M35的第一极和第六节点QB_B连接，第三十五晶体管M35的第二极和第三十六晶体管M36的第一极连接。第三十六晶体管M36的栅极和第三节点H连接，第三十六晶体管M36的第二极被配置为接收第四电压VGL1。
第二子单元可以包括第三十七晶体管M37。第三十七晶体管M37的栅极被配置为接收第一输入信号STU1，第三十七晶体管M37的第一极和第六节点QB_B连接，第三十七晶体管M37的第二极被配置为接收第四电压VGL1。
如图5A所示，第一子单元可以包括第三十八晶体管M38和第四十晶体管M40。第三十八晶体管M38的栅极被配置为接收显示复位信号STD，第三十八晶体管M38的第一极和第一节点Q1连接，第三十八晶体管M38的第二极被配置为接收第四电压VGL1。第四十晶体管M40的栅极被配置为接收全局复位信号TRST，第四十晶体管M40的第一极和第一节点Q1连接，第四十晶体管M40的第二极被配置为接收第四电压VGL1。
如图5B所示，第二子单元可以包括第三十九晶体管M39和第四十一晶体管M41。第三十九晶体管M39的栅极被配置为接收显示复位信号STD，第三十九晶体管M39的第一极和第二节点Q2连接，第三十九晶体管M39的第二极被配置为接收第四电压VGL1。第四十一晶体管M41的栅极被配置为接收全局复位信号TRST，第四十一晶体管M41的第一极和第二节点Q2连接，第四十一晶体管M41的第二极被配置为接收第四电压VGL1。
请参考图6，本发明还提供一种阵列基板的制作方法，包括：
步骤61：提供衬底基板；
步骤62：在所述衬底基板的外围区域形成GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，GOA信号包括级联信号和非级联信号；至少两组包括第一PLG走线组和至少一个第二PLG走线组，第一PLG走线组传输级联信号，第二PLG走线组传输所述非级联信号，第一PLG走线组的线宽小于第二PLG走线组的线宽，第一PLG走线组位于第二PLG走线组远离衬底基板的显示区域的一侧。
可选的，同一组的PLG走线形成在同一区域，不同组的PLG走线形成在不同区域。
可选的，不同组的PLG走线用于传输不同类型的GOA信号。
可选的，所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为一个，所述第二PLG走线组中包括第二PLG走线和第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
可选的，同一组的PLG走线用于传输相同类型的GOA信号。
可选的，所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为两个，其中一个所述第二PLG走线组中包括第二PLG走线，另一个所述PLG走线组中包括第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
可选的，所述第三PLG走线的线宽小于所述第二PLG走线的线宽。
可选的，所述第三PLG走线位于所述第二PLG走线靠近所述显示区域的一侧。
可选的，所述GOA电路包括多个级联的移位寄存器单元和消隐输入子单元；
所述消隐输入子单元包括：公共输入电路、第一传输电路和第二传输电路；
每一所述移位寄存器单元包括第一子单元和第二子单元，所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号，所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；
所述公共输入电路被配置为响应于选择控制信号对第三节点的电平进行控制；所述第一传输电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；所述第二传输电路和所述第二节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。
可选的，所述级联信号包括：第四时钟信号；
所述GOA电路包括：第五子时钟信号线、第七子时钟信号线和第九子时钟信号线；
所述第一PLG走线组中的PLG走线为第一PLG走线；
所述第五子时钟信号线与第3n-2级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第五子时钟信号线连接以传输第四时钟信号；
所述第七子时钟信号线与第3n-1级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第七子时钟信号线连接以传输第四时钟信号；
所述第九子时钟信号线与第3n级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第九子时钟信号线连接以传输第四时钟信号，n为大于零的整数。
可选的，所述驱动信号包括：第一时钟信号、第二时钟信号和第三时钟信号；
所述GOA电路包括：第一子时钟信号线、第二子时钟信号线、第三子时钟信号线、第四子时钟信号线、第六子时钟信号线、第八子时钟信号线和第十二子时钟信号线；
所述第一子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第一子时钟信号线连接以传输第二时钟信号；
所述第二子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第二子时钟信号线连接以传输第二时钟信号；
所述第三子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第三子时钟信号线连接以传输第二时钟信号；
所述第四子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第四子时钟信号线连接以传输第三时钟信号；
所述第六子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第六子时钟信号线连接以传输第三时钟信号；
所述第八子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第八子时钟信号线连接以传输第三时钟信号；
所述第十二子时钟信号线与每一级移位寄存器单元中的第一子单元、第二子单元以及公共输入电路连接，所述第二PLG走线与所述第十二子时钟信号线连接以传输第一时钟信号；
n为大于零的整数。
可选的，所述控制信号包括：全局复位信号、选择控制信号、第二电压、第三电压和第一输入信号；
所述GOA电路包括：第十子时钟信号线、第十一子时钟信号线、第十三子时钟信号线、第十四子时钟信号线和第十五子时钟信号线；
所述第十子时钟信号线与所述第一子单元和第二子单元连接，所述第三PLG走线与所述第十子时钟信号线连接以传输全局复位信号；
所述第十一子时钟信号线与所述公共输入电路连接，所述第三PLG走线与所述第十一子时钟信号线连接以传输所述选择控制信号；
所述第十三子时钟信号线与所述第一子单元连接，所述第三PLG走线与所述第十三子时钟信号线连接以传输第二电压；
所述第十四子时钟信号线与所述第二子单元连接，所述第三PLG走线与所述第十四子时钟信号线连接以传输第三电压；
所述第十五子时钟信号线与所述第一子单元和所述第二子单元连接，所述第三PLG走线与所述第十五子时钟信号线连接以传输所述第一输入信号。
本发明实施例还提供一种显示装置包括上述任一实施例中的阵列基板。所述显示装置可以是显示面板，也可以是包括显示面板和驱动电路的显示器件。
本发明实施例的显示装置可以是AMOLED显示装置，也可以为其他类型的显示装置。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (12)

1.一种阵列基板，其特征在于，包括衬底基板以及设置于所述衬底基板的外围区域的GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧；
所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为一个，所述第二PLG走线组中包括第二PLG走线和第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
2.如权利要求1所述的阵列基板，其特征在于，同一组的PLG走线设置于同一区域，不同组的PLG走线设置于不同区域。
3.如权利要求1所述的阵列基板，其特征在于，同一组的PLG走线用于传输相同类型的GOA信号。
4.如权利要求3所述的阵列基板，其特征在于，所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为两个，其中一个所述第二PLG走线组中包括第二PLG走线，另一个所述第二PLG走线组中包括第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
5.如权利要求4所述的阵列基板，其特征在于，
所述第三PLG走线的线宽小于所述第二PLG走线的线宽。
6.如权利要求1或4所述的阵列基板，其特征在于，
所述第三PLG走线位于所述第二PLG走线靠近所述显示区域的一侧。
7.如权利要求1或4所述的阵列基板，其特征在于，
所述GOA电路包括多个级联的移位寄存器单元和消隐输入子单元；所述消隐输入子单元包括：公共输入电路、第一传输电路和第二传输电路；每一所述移位寄存器单元包括第一子单元和第二子单元，所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号，所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；
所述公共输入电路被配置为响应于选择控制信号对第三节点的电平进行控制；所述第一传输电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；所述第二传输电路和所述第二节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。
8.如权利要求7所述的阵列基板，其特征在于，
所述级联信号包括：第四时钟信号；
所述GOA电路包括：第五子时钟信号线、第七子时钟信号线和第九子时钟信号线；
所述第一PLG走线组中的PLG走线为第一PLG走线；
所述第五子时钟信号线与第3n-2级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第五子时钟信号线连接以传输第四时钟信号；
所述第七子时钟信号线与第3n-1级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第七子时钟信号线连接以传输第四时钟信号；
所述第九子时钟信号线与第3n级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第九子时钟信号线连接以传输第四时钟信号，n为大于零的整数。
9.如权利要求7所述的阵列基板，其特征在于，
所述驱动信号包括：第一时钟信号、第二时钟信号和第三时钟信号；
所述GOA电路包括：第一子时钟信号线、第二子时钟信号线、第三子时钟信号线、第四子时钟信号线、第六子时钟信号线、第八子时钟信号线和第十二子时钟信号线；
所述第一子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第一子时钟信号线连接以传输第二时钟信号；
所述第二子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第二子时钟信号线连接以传输第二时钟信号；
所述第三子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第三子时钟信号线连接以传输第二时钟信号；
所述第四子时钟信号线与第3n-2级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第四子时钟信号线连接以传输第三时钟信号；
所述第六子时钟信号线与第3n-1级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第六子时钟信号线连接以传输第三时钟信号；
所述第八子时钟信号线与第3n级移位寄存器单元中的第一子单元连接，所述第二PLG走线与所述第八子时钟信号线连接以传输第三时钟信号；
所述第十二子时钟信号线与每一级移位寄存器单元中的第一子单元、第二子单元以及公共输入电路连接，所述第二PLIG走线与所述第十二子时钟信号线连接以传输第一时钟信号；
n为大于零的整数。
10.如权利要求7所述的阵列基板，其特征在于，
所述控制信号包括：全局复位信号、选择控制信号、第二电压、第三电压和第一输入信号；
所述GOA电路包括：第十子时钟信号线、第十一子时钟信号线、第十三子时钟信号线、第十四子时钟信号线和第十五子时钟信号线；
所述第十子时钟信号线与所述第一子单元和第二子单元连接，所述第三PLG走线与所述第十子时钟信号线连接以传输全局复位信号；
所述第十一子时钟信号线与所述公共输入电路连接，所述第三PLG走线与所述第十一子时钟信号线连接以传输所述选择控制信号；
所述第十三子时钟信号线与所述第一子单元连接，所述第三PLG走线与所述第十三子时钟信号线连接以传输第二电压；
所述第十四子时钟信号线与所述第二子单元连接，所述第三PLG走线与所述第十四子时钟信号线连接以传输第三电压；
所述第十五子时钟信号线与所述第一子单元和所述第二子单元连接，所述第三PLG走线与所述第十五子时钟信号线连接以传输所述第一输入信号。
11.一种阵列基板的制作方法，其特征在于，包括：
提供衬底基板；
在所述衬底基板的外围区域形成GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧；
所述非级联信号包括：驱动信号和控制信号；
所述第二PLG走线组的数量为一个，所述第二PLG走线组中包括第二PLG走线和第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。
12.一种显示装置，其特征在于，包括如权利要求1-10任一项所述的阵列基板。
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