JP2022006780A - 半導体モジュール - Google Patents

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Abstract

【課題】本発明は、半導体素子のスイッチング時に発生するサージ電圧を抑制しつつ、小型化及び製造コストの低減を図ることができる半導体モジュールを提供することを目的とする。【解決手段】半導体モジュール１は、負極端子Ｎｕ及び正極端子Ｐｕを備え、負極端子Ｎｕは、負極性側の外部端子が締結される負極締結部３１と、積層基板１１１に接続される負極接続部３３と、負極締結部３１及び負極接続部３３の間に配置された負極中間部３５とを有し、正極端子Ｐｕは、正極性側の外部端子が締結される正極締結部２１と、積層基板１１１に接続される正極接続部２２，２３と、所定の間隙を設けて負極中間部３５に対向し正極締結部２１及び正極接続部２２，２３の間に配置された正極中間部２５とを有する。【選択図】図５

Description

本発明は、電力変換装置等に適用される半導体モジュールに関する。
直流電力を交流電力に変換するインバータ装置等の電力用半導体装置として、用途などに応じて種々のタイプのモジュールが用いられる。２ｉｎ１タイプの半導体モジュールは、１組の半導体スイッチング素子及び整流素子を並列接続させた単一アームが直列接続され、直流電力に接続する正極(Ｐ)端子及び負極(Ｎ)端子、交流電力に接続する交流相(Ｕ)端子を接続したハーフブリッジ回路を１つのパッケージに内蔵した構造を有している。
４ｉｎ１タイプの半導体モジュールは、単相交流に対応して、ハーフブリッジ回路を２並列として、正極(Ｐ)端子及び負極(Ｎ)端子で共通化した回路を１つのパッケージに内蔵した構造を有している。６ｉｎ１タイプの半導体モジュールは、三相交流に対応して、ハーフブリッジ回路を３並列として、正極(Ｐ)端子及び負極(Ｎ)端子で共通化した回路を１つのパッケージに内蔵した構造を有している。
特許文献１には、２ｉｎ１タイプの半導体モジュールが開示されている。特許文献１には、上アーム側の半導体素子の上方で上アーム側の半導体素子のエミッタに接続されて複数の上アーム側の半導体素子の配列に沿って延伸した交流相(Ｕ)配線バーと、下アーム側の半導体素子の上方で下アーム側の半導体素子のエミッタに接続されて複数の下アーム側の半導体素子の配列に沿って延伸した負極(Ｎ)配線バーとが、対向、平行かつ近接して配置されことにより、配線インダクタンスを低減し、半導体素子のスイッチング時に発生するサージを抑制する技術が記載されている。
特許文献２には、屈曲された主端子の下面に突起部を備えた電力用半導体装置が記載されている。
特開２０１７－０３７８９２号公報 国際公開第２０１７／２２１７３０号
配線インダクタンスを低減するため、上アーム側の半導体素子及び下アーム側の半導体素子の上方において主回路配線バー同士を対向させ、平行かつ近接して配置する構造においては、各半導体素子に対するゲート配線のレイアウトや半導体素子の絶縁基板への搭載位置といった点において制約が発生しやすく、半導体モジュールの小型化が困難になるという問題がある。
また、このような構造は、高い組立技術が要求され、設備面、工数、歩留まりの観点から製造コストの増加を招く可能性があるという問題もある。
本発明の目的は、半導体素子のスイッチング時に発生するサージを抑制しつつ、小型化及び製造コストの低減を図ることができる半導体モジュールを提供することにある。
上記目的を達成するために、本発明の一態様による半導体モジュールは、直流電力の第一極性側に接続される第一電力供給端子と、前記直流電力の第二極性側に接続される第二電力供給端子と、前記第一電力供給端子及び前記第二電力供給端子の間で直列に接続された複数の半導体素子と、前記複数の半導体素子が設けられる基板とを備え、前記第一電力供給端子は、前記第一極性側の外部端子が締結される第一締結部と、前記基板に接続される第一接続部と、前記第一締結部及び前記第一接続部の間に配置された第一中間部とを有し、前記第二電力供給端子は、前記第一締結部の隣に配置されて前記第二極性側の外部端子が締結される第二締結部と、前記第一接続部を挟んで配置されて前記基板に接続される一対の第二接続部と、少なくとも一部が所定の間隙を設けて前記第一中間部に対向し前記第二締結部及び前記一対の第二接続部の間に配置された第二中間部とを有する。
本発明の一態様によれば、半導体素子のスイッチング時に発生するサージ電圧を抑制しつつ、小型化及び製造コストの低減を図ることができる。
本発明の第１実施形態による半導体モジュールの要部の概略構成を示す図である。 本発明の第１実施形態による半導体モジュールの回路図である。 本発明の第１実施形態による半導体モジュールに設けられたインバータ回路の回路図である。 本発明の第１実施形態による半導体モジュールに設けられた積層基板に形成された配線パターンの一例を示す図である。 本発明の第１実施形態による半導体モジュールに備えられた電力供給端子の一例を示す斜視図である。 本発明の第１実施形態による半導体モジュールに備えられた電力供給端子の正極接続部及び負極接続部を説明するための模式図である。 本発明の第１実施形態による半導体モジュールに備えられた電力供給端子の一例を示す断面斜視図である。 本発明の第１実施形態による半導体モジュールに備えられた電力供給端子の一例を示す断面図である。 本発明の第１実施形態による半導体モジュールの効果を説明するための回路図である。 本発明の第１実施形態の変形例による半導体モジュールに備えられた電力供給端子の一例を示す断面図である。 本発明の第２実施形態による半導体モジュールの要部の概略構成を示す図である。 本発明の第２実施形態による半導体モジュールに備えられた電力供給端子の一例を示す斜視図である。
本発明の各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
〔第１実施形態〕
本発明の第１実施形態による半導体モジュールについてについて図１から図１０を用いて説明する。まず、本実施形態による半導体モジュールの概略構成について図１から図４を用いて説明する。本実施形態では、半導体モジュールとして直流交流変換が可能な電力変換モジュールを例にとって説明する。
図１に示すように、本実施形態による半導体モジュール１は、平面視で長方形状を有するケース１０を備えている。ケース１０は、Ｕ相用のインバータ部を収納する収納部１１と、Ｖ相用のインバータ部を収納する収納部１２と、Ｗ相用のインバータ部を収納する収納部１３とを有している。半導体モジュール１は、収納部１１に収納されたＵ相用の積層基板１１１（基板の一例）と、積層基板１１１に実装されたＵ相用のインバータ回路１１２とを有している。半導体モジュール１は、収納部１２に収納されたＶ相用の積層基板１２１（基板の一例）と、積層基板１２１に実装されたＶ相用のインバータ回路１２２とを有している。半導体モジュール１は、収納部１３に収納されたＷ相用の積層基板１３１（基板の一例）と、積層基板１３１に実装されたＷ相用のインバータ回路１３２とを有している。
ケース１０は、ケース１０の内側に半導体素子（詳細は後述）、積層基板１１１，１２１，１３１、複数の配線パターン（詳細は後述）及び複数の接続部材（詳細は後述）を取り囲む様に配置されている。ケース１０は、放熱ベース又は冷却器（いずれも不図示）の上に搭載され、ケース接合材（不図示）によって放熱ベース又は冷却器に機械的に固定されている。これにより、ケース１０は、半導体素子から生じる熱をケース１０の外部に放出できるようになっている。
半導体モジュール１は、直流電力の負極性（第一極性の一例）側に接続されるＵ相の負極端子Ｎｕ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｕ（第二電力供給端子の一例）とを備えている。負極端子Ｎｕ及び正極端子Ｐｕは、収納部１１の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール１は、Ｕ相交流電力が出力される出力端子Ｏｕを備えている。出力端子Ｏｕは、収納部１１の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｕ及び負極端子Ｎｕは、収納部１１を挟んで出力端子Ｏｕと対向して配置されている。
半導体モジュール１は、直流電力の負極性（第一極性の一例）側に接続されるＶ相の負極端子Ｎｖ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｖ（第二電力供給端子の一例）とを備えている。負極端子Ｎｖ及び正極端子Ｐｖは、収納部１２の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール１は、Ｖ相交流電力が出力される出力端子Ｏｖを備えている。出力端子Ｏｖは、収納部１２の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｖ及び負極端子Ｎｖは、収納部１２を挟んで出力端子Ｏｖと対向して配置されている。
半導体モジュール１は、直流電力の負極性（第一極性の一例）側に接続されるＷ相の負極端子Ｎｗ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｗ（第二電力供給端子の一例）とを備えている。負極端子Ｎｗ及び正極端子Ｐｗは、収納部１３の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール１は、Ｗ相交流電力が出力される出力端子Ｏｗを備えている。出力端子Ｏｗは、収納部１３の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｗ及び負極端子Ｎｗは、収納部１３を挟んで出力端子Ｏｗと対向して配置されている。
次に、半導体モジュール１に備えられたインバータ回路１１２，１２２，１３２の回路構成について図２から図４を用いて説明する。
図２に示すように、半導体モジュール１に設けられたインバータ回路１１２は、負極端子Ｎｕ及び正極端子Ｐｕの間で直列に接続された複数の半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２を備えている。インバータ回路１１２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は並列に接続され、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は並列に接続されている。並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２とが、負極端子Ｎｕ及び正極端子Ｐｕの間で直列に接続されている。インバータ回路１１２において、並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２との接続部は、Ｕ相交流電力が出力される出力端子Ｏｕに接続されている。つまり、インバータ回路１１２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は、Ｕ相交流電力の上アームＵｕｐを構成し、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は、Ｕ相交流電力の下アームＵｌｏを構成している。
図２に示すように、半導体モジュール１に設けられたインバータ回路１２２は、負極端子Ｎｖ及び正極端子Ｐｖの間で直列に接続された複数の半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２を備えている。インバータ回路１２２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は並列に接続され、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は並列に接続されている。並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２とが、負極端子Ｎｖ及び正極端子Ｐｖの間で直列に接続されている。インバータ回路１２２において、並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２との接続部は、Ｖ相交流電力が出力される出力端子Ｏｖに接続されている。つまり、インバータ回路１２２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は、Ｖ相交流電力の上アームＶｕｐを構成し、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は、Ｖ相交流電力の下アームＶｌｏを構成している。
図２に示すように、半導体モジュール１に設けられたインバータ回路１３２は、負極端子Ｎｗ及び正極端子Ｐｗの間で直列に接続された複数の半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２を備えている。インバータ回路１３２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は並列に接続され、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は並列に接続されている。並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２とが、負極端子Ｎｗ及び正極端子Ｐｗの間で直列に接続されている。インバータ回路１３２において、並列接続された半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と、並列接続された半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２との接続部は、Ｗ相交流電力が出力される出力端子Ｏｗに接続されている。つまり、インバータ回路１３２において、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２は、Ｗ相交流電力の上アームＷｕｐを構成し、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は、Ｗ相交流電力の下アームＷｌｏを構成している。
出力端子Ｏｕ、出力端子Ｏｖ及び出力端子Ｏｗには、半導体モジュール１の駆動対象となる例えばモータが接続されている。これにより、半導体モジュール１は、当該モータに対して、インバータ回路１１２の出力端子Ｏｕを介してＵ相交流電力を供給でき、インバータ回路１２２の出力端子Ｏｖを介してＶ相交流電力を供給でき、インバータ回路１３２の出力端子Ｏｗを介してＷ相交流電力を供給できる。
インバータ回路１１２，１２２，１３２のそれぞれに備えられた半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２は、互いに同一の構成を有している。このため、以下、インバータ回路１１２，１２２，１３２のそれぞれに備えられた半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２について、インバータ回路１１２に備えられた半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２を例にとって図４を用いて説明する。
図３に示すように、半導体素子Ｓｕｐ１１は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｕｐ１１と、トランジスタＱｕｐ１１に逆並列に接続された還流ダイオードＤｕｐ１１とを有している。トランジスタＱｕｐ１１及び還流ダイオードＤｕｐ１１は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｕｐ１１は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｕｐ１１のドレインと還流ダイオードＤｕｐ１１のカソードとが接続され、トランジスタＱｕｐ１１のソースと還流ダイオードＤｕｐ１１のアノードとが接続されている。
半導体素子Ｓｕｐ１２は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｕｐ１２と、トランジスタＱｕｐ１２に逆並列に接続された還流ダイオードＤｕｐ１２とを有している。トランジスタＱｕｐ１２及び還流ダイオードＤｕｐ１２は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｕｐ１２は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｕｐ１２のドレインと還流ダイオードＤｕｐ１２のカソードとが接続され、トランジスタＱｕｐ１２のソースと還流ダイオードＤｕｐ１２のアノードとが接続されている。
トランジスタＱｕｐ１１のドレイン及び還流ダイオードＤｕｐ１１のカソードは、トランジスタＱｕｐ１２のドレイン及び還流ダイオードＤｕｐ１２のカソードと接続されている。トランジスタＱｕｐ１１のドレイン、還流ダイオードＤｕｐ１１のカソード、トランジスタＱｕｐ１２のドレイン及び還流ダイオードＤｕｐ１２のカソードは、正極端子Ｐｕに設けられた正極接続部２２（詳細は後述）に接続されている。
トランジスタＱｕｐ１１のソース及び還流ダイオードＤｕｐ１１のアノードは、トランジスタＱｕｐ１２のソース及び還流ダイオードＤｕｐ１２のアノードと接続されている。トランジスタＱｕｐ１１のソース、還流ダイオードＤｕｐ１１のアノード、トランジスタＱｕｐ１２のソース及び還流ダイオードＤｕｐ１２のアノードは、出力端子Ｏｕに接続されている。
図３に示すように、半導体素子Ｓｕｐ２１は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｕｐ２１と、トランジスタＱｕｐ２１に逆並列に接続された還流ダイオードＤｕｐ２１とを有している。トランジスタＱｕｐ２１及び還流ダイオードＤｕｐ２１は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｕｐ２１は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｕｐ２１のドレインと還流ダイオードＤｕｐ２１のカソードとが接続され、トランジスタＱｕｐ２１のソースと還流ダイオードＤｕｐ２１のアノードとが接続されている。
半導体素子Ｓｕｐ２２は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｕｐ２２と、トランジスタＱｕｐ２２に逆並列に接続された還流ダイオードＤｕｐ２２とを有している。トランジスタＱｕｐ２２及び還流ダイオードＤｕｐ２２は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｕｐ２２は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｕｐ２２のドレインと還流ダイオードＤｕｐ２２のカソードとが接続され、トランジスタＱｕｐ２２のソースと還流ダイオードＤｕｐ２２のアノードとが接続されている。
トランジスタＱｕｐ２１のドレイン及び還流ダイオードＤｕｐ２１のカソードは、トランジスタＱｕｐ２２のドレイン及び還流ダイオードＤｕｐ２２のカソードと接続されている。トランジスタＱｕｐ２１のドレイン、還流ダイオードＤｕｐ２１のカソード、トランジスタＱｕｐ２２のドレイン及び還流ダイオードＤｕｐ２２のカソードは、正極端子Ｐｕに設けられた正極接続部２３（詳細は後述）に接続されている。
トランジスタＱｕｐ２１のソース及び還流ダイオードＤｕｐ２１のアノードは、トランジスタＱｕｐ２２のソース及び還流ダイオードＤｕｐ２２のアノードと接続されている。トランジスタＱｕｐ２１のソース、還流ダイオードＤｕｐ２１のアノード、トランジスタＱｕｐ２２のソース及び還流ダイオードＤｕｐ２２のアノードは、出力端子Ｏｕに接続されている。
図３に示すように、半導体素子Ｓｌｏ１１は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｌｏ１１と、トランジスタＱｌｏ１１に逆並列に接続された還流ダイオードＤｌｏ１１とを有している。トランジスタＱｌｏ１１及び還流ダイオードＤｌｏ１１は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｌｏ１１は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｌｏ１１のドレインと還流ダイオードＤｌｏ１１のカソードとが接続され、トランジスタＱｌｏ１１のソースと還流ダイオードＤｌｏ１１のアノードとが接続されている。
半導体素子Ｓｌｏ１２は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｌｏ１２と、トランジスタＱｌｏ１２に逆並列に接続された還流ダイオードＤｌｏ１２とを有している。トランジスタＱｌｏ１２及び還流ダイオードＤｌｏ１２は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｌｏ１２は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｌｏ１２のドレインと還流ダイオードＤｌｏ１２のカソードとが接続され、トランジスタＱｌｏ１２のソースと還流ダイオードＤｌｏ１２のアノードとが接続されている。
トランジスタＱｌｏ１１のソース及び還流ダイオードＤｌｏ１１のアノードは、トランジスタＱｌｏ１１のソース及び還流ダイオードＤｌｏ１２のアノードと接続されている。トランジスタＱｌｏ１１のソース、還流ダイオードＤｌｏ１１のアノード、トランジスタＱｌｏ１１のソース及び還流ダイオードＤｌｏ１２のアノードは、負極端子Ｎｕに設けられた負極接続部３３（詳細は後述）に接続されている。
トランジスタＱｌｏ１１のドレイン及び還流ダイオードＤｌｏ１１のカソードは、トランジスタＱｌｏ１２のドレイン及び還流ダイオードＤｌｏ１２のカソードと接続されている。トランジスタＱｌｏ１１のドレイン、還流ダイオードＤｌｏ１１のカソード、トランジスタＱｌｏ１２のドレイン及び還流ダイオードＤｌｏ１２のカソードは、出力端子Ｏｕに接続されている。
図３に示すように、半導体素子Ｓｌｏ２１は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｌｏ２１と、トランジスタＱｌｏ２１に逆並列に接続された還流ダイオードＤｌｏ２１とを有している。トランジスタＱｌｏ２１及び還流ダイオードＤｌｏ２１は例えば、１つの半導体基板に形成されて１チップ化されている。トランジスタＱｌｏ２１は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｌｏ２１のドレインと還流ダイオードＤｌｏ２１のカソードとが接続され、トランジスタＱｌｏ２１のソースと還流ダイオードＤｌｏ２１のアノードとが接続されている。
半導体素子Ｓｌｏ２２は、例えばＮ型のＭＯＳＦＥＴであるトランジスタＱｌｏ２２と、トランジスタＱｌｏ２２に逆並列に接続された還流ダイオードＤｌｏ２２とを有している。トランジスタＱｌｏ２２は例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子で構成されている。トランジスタＱｌｏ２２のドレインと還流ダイオードＤｌｏ２２のカソードとが接続され、トランジスタＱｌｏ２２のソースと還流ダイオードＤｌｏ２２のアノードとが接続されている。
トランジスタＱｌｏ２１のソース及び還流ダイオードＤｌｏ２１のアノードは、トランジスタＱｌｏ２２のソース及び還流ダイオードＤｌｏ２２のアノードと接続されている。トランジスタＱｌｏ２１のソース、還流ダイオードＤｌｏ２１のアノード、トランジスタＱｌｏ２２のソース及び還流ダイオードＤｌｏ２２のアノードは、負極端子Ｎｕに設けられた負極接続部３３（詳細は後述）に接続されている。さらに、トランジスタＱｌｏ２１のソース、還流ダイオードＤｌｏ２１のアノード、トランジスタＱｌｏ２１のドレイン及び還流ダイオードＤｌｏ２２のアノードは、トランジスタＱｌｏ１１のソース、還流ダイオードＤｌｏ１１のアノード、トランジスタＱｌｏ１２のソース及び還流ダイオードＤｌｏ１２のアノードと接続されている。
トランジスタＱｌｏ２１のドレイン及び還流ダイオードＤｌｏ２１のカソードは、トランジスタＱｌｏ２２のドレイン及び還流ダイオードＤｌｏ２２のカソードと接続されている。トランジスタＱｌｏ２１のドレイン、還流ダイオードＤｌｏ２１のカソード、トランジスタＱｌｏ２２のドレイン及び還流ダイオードＤｌｏ２２のカソードは、出力端子Ｏｕに接続されている。
トランジスタＱｕｐ１１のソース、還流ダイオードＤｕｐ１１のアノード、トランジスタＱｕｐ１２のソース及び還流ダイオードＤｕｐ１２のアノードと、トランジスタＱｕｐ２１のソース、還流ダイオードＤｕｐ２１のアノード、トランジスタＱｕｐ２２のソース及び還流ダイオードＤｕｐ２２のアノードと、トランジスタＱｌｏ１１のドレイン、還流ダイオードＤｌｏ１１のカソード、トランジスタＱｌｏ１２のドレイン及び還流ダイオードＤｌｏ１２のカソードと、トランジスタＱｌｏ２１のドレイン、還流ダイオードＤｌｏ２１のカソード、トランジスタＱｌｏ２２のドレイン及び還流ダイオードＤｌｏ２２のカソードとは、互いに接続されている。
トランジスタＱｕｐ１１のゲートは、ゲート信号入力端子Ｇｕｐ１１に接続されている。トランジスタＱｕｐ１１のソースには、基準信号入力端子Ｒｕｐ１１が接続されている。ゲート信号入力端子Ｇｕｐ１１及び基準信号入力端子Ｒｕｐ１１は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｕｐ１１と基準信号入力端子Ｒｕｐ１１との間に印可され、ゲートソース間電圧としてトランジスタＱｕｐ１１のゲートソース間に印加される。トランジスタＱｕｐ１１は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｕｐ１２のゲートは、ゲート信号入力端子Ｇｕｐ１２に接続されている。トランジスタＱｕｐ１２のソースには、基準信号入力端子Ｒｕｐ１２が接続されている。ゲート信号入力端子Ｇｕｐ１２及び基準信号入力端子Ｒｕｐ１２は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｕｐ１２と基準信号入力端子Ｒｕｐ１２との間に印可され、ゲートソース間電圧としてトランジスタＱｕｐ１２のゲートソース間に印加される。トランジスタＱｕｐ１２は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｕｐ２１のゲートは、ゲート信号入力端子Ｇｕｐ２１に接続されている。トランジスタＱｕｐ２１のソースには、基準信号入力端子Ｒｕｐ２１が接続されている。ゲート信号入力端子Ｇｕｐ２１及び基準信号入力端子Ｒｕｐ２１は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｕｐ２１と基準信号入力端子Ｒｕｐ２１との間に印可され、ゲートソース間電圧としてトランジスタＱｕｐ２１のゲートソース間に印加される。トランジスタＱｕｐ２１は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｕｐ２２のゲートは、ゲート信号入力端子Ｇｕｐ２２に接続されている。トランジスタＱｕｐ２２のソースには、基準信号入力端子Ｒｕｐ２２が接続されている。ゲート信号入力端子Ｇｕｐ２２及び基準信号入力端子Ｒｕｐ２２は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｕｐ２２と基準信号入力端子Ｒｕｐ２２との間に印可され、ゲートソース間電圧としてトランジスタＱｕｐ２２のゲートソース間に印加される。トランジスタＱｕｐ２２は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
詳細は後述するが、本実施形態による半導体モジュール１は、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２が、同時にオフ状態からオン状態に切り替わり、同時にオン状態からオフ状態に切り替わるように構成されている。このため、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のゲートは、共通のゲート信号入力端子に接続され、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のソースは、共通の基準信号入力端子に接続されていてもよい。
トランジスタＱｌｏ１１のゲートは、ゲート信号入力端子Ｇｌｏ１１に接続されている。トランジスタＱｌｏ１１のソースには、基準信号入力端子Ｒｌｏ１１が接続されている。ゲート信号入力端子Ｇｌｏ１１及び基準信号入力端子Ｒｌｏ１１は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｌｏ１１と基準信号入力端子Ｒｌｏ１１との間に印可され、ゲートソース間電圧としてトランジスタＱｌｏ１１のゲートソース間に印加される。トランジスタＱｌｏ１１は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｌｏ１２のゲートは、ゲート信号入力端子Ｇｌｏ１２に接続されている。トランジスタＱｌｏ１２のソースには、基準信号入力端子Ｒｌｏ１２が接続されている。ゲート信号入力端子Ｇｌｏ１２及び基準信号入力端子Ｒｌｏ１２は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｌｏ１２と基準信号入力端子Ｒｌｏ１２との間に印可され、ゲートソース間電圧としてトランジスタＱｌｏ１２のゲートソース間に印加される。トランジスタＱｌｏ１２は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｌｏ２１のゲートは、ゲート信号入力端子Ｇｌｏ２１に接続されている。トランジスタＱｌｏ２１のソースには、基準信号入力端子Ｒｌｏ２１が接続されている。ゲート信号入力端子Ｇｌｏ２１及び基準信号入力端子Ｒｌｏ２１は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｌｏ２１と基準信号入力端子Ｒｌｏ２１との間に印可され、ゲートソース間電圧としてトランジスタＱｌｏ２１のゲートソース間に印加される。トランジスタＱｌｏ２１は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｌｏ２２のゲートは、ゲート信号入力端子Ｇｌｏ２２に接続されている。トランジスタＱｌｏ２２のソースには、基準信号入力端子Ｒｌｏ２２が接続されている。ゲート信号入力端子Ｇｌｏ２２及び基準信号入力端子Ｒｌｏ２２は、インバータ回路１１２，１２２，１３２を制御する制御回路（不図示）に接続されている。制御回路は、指令値及びレファレンス波形を変調することによってゲートパルス信号を生成する。ゲートパルス信号はゲート信号入力端子Ｇｌｏ２１と基準信号入力端子Ｒｌｏ２１との間に印可され、ゲートソース間電圧としてトランジスタＱｌｏ２２のゲートソース間に印加される。トランジスタＱｌｏ２２は、ゲートパルス信号の電圧レベルが高レベルの場合にオン状態となり、ゲートパルス信号の電圧レベルが低レベルの場合にオフ状態となる。
トランジスタＱｕｐ１１、トランジスタＱｕｐ１２、トランジスタＱｕｐ２１及びトランジスタＱｕｐ２２のうちの少なくとも一方がオン状態になり、トランジスタＱｌｏ１１、トランジスタＱｌｏ１２、トランジスタＱｌｏ２１及びトランジスタＱｌｏ２２がオフ状態になると、正極端子Ｐｕに出力端子Ｏｕが接続される。一方、トランジスタＱｕｐ１１、トランジスタＱｕｐ１２、トランジスタＱｕｐ２１及びトランジスタＱｕｐ２２がオフ状態になり、トランジスタＱｌｏ１１、トランジスタＱｌｏ１２、トランジスタＱｌｏ２１及びトランジスタＱｌｏ２２のうちの少なくとも一方がオン状態になると、負極端子Ｎｕが出力端子Ｏｕに接続される。本実施形態による半導体モジュール１では前述の通り、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２は、オフ状態からオン状態に同時に切り替わり、オン状態からオフ状態に同時に切り替わるように制御される。このため、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のゲートは、共通のゲート信号入力端子に接続され、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のソースは、共通の基準信号入力端子に接続されていてもよい。また同様に、本実施形態による半導体モジュール１では、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２は、オフ状態からオン状態に同時に切り替わり、オン状態からオフ状態に同時に切り替わるように制御される。このため、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のゲートは、共通のゲート信号入力端子に接続され、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のソースは、共通の基準信号入力端子に接続されていてもよい。さらに、本実施形態による半導体モジュール１では、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２と、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２とは、同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のオン／オフ状態と、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２とのオフ／オン状態とが交互に繰り返されることにより、正極性の電圧及び負極性の電圧によって形成される交流電圧が出力端子Ｏｕから出力される。トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のオン／オフ状態と、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のオフ／オン状態とが交互に繰り返される際に、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のオン状態の期間がトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のオフ状態の期間よりも長い場合には、出力端子Ｏｕから出力される電圧レベルは、正極端子Ｐｕに供給される正極性の電圧の電圧レベルを最大として上昇する。一方、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のオン／オフ状態と、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のオフ／オン状態とが交互に繰り返される際に、トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のオフ状態の期間がトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のオン状態の期間よりも長い場合には、出力端子Ｏｕから出力される電圧レベルは、負極端子Ｎｕに供給される負極性の電圧の電圧レベルを最小として減少する。
トランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のそれぞれのゲートに入力されるゲートパルス信号のパルス幅と、トランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のそれぞれのゲートに入力されるゲートパルス信号のパルス幅とを適宜調整することにより、インバータ回路１１２は、所望の波形の交流電力（例えば正弦波の交流電力）を出力端子Ｏｕからモータに供給して当該モータを駆動することができる。
インバータ回路１２２は、正極端子Ｐｕを正極端子Ｐｖと読み替え、負極端子Ｎｕを負極端子Ｎｖと読み替え、出力端子Ｏｕを出力端子Ｏｖと読み替えた場合のインバータ回路１１２と同様の構成を有している。インバータ回路１３２は、正極端子Ｐｕを正極端子Ｐｗと読み替え、負極端子Ｎｕを負極端子Ｎｗと読み替え、出力端子Ｏｕを出力端子Ｏｗと読み替えた場合のインバータ回路１１２と同様の構成を有している。
インバータ回路１１２に設けられたトランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のそれぞれのゲートに入力されるゲートパルス信号と、インバータ回路１２２に設けられたトランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のそれぞれのゲートに入力されるゲートパルス信号と、インバータ回路１３２に設けられたトランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２のそれぞれのゲートに入力されるゲートパルス信号とは、互いに異なる信号である。
また、インバータ回路１１２に設けられたトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のそれぞれのゲートに入力されるゲートパルス信号と、インバータ回路１２２に設けられたトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のそれぞれのゲートに入力されるゲートパルス信号と、インバータ回路１３２に設けられたトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２のそれぞれのゲートに入力されるゲートパルス信号とは、互いに異なる信号である。
これにより、半導体モジュール１は、位相が所定量だけ互いにずれたＵ相交流電力、Ｖ相交流電力及びＷ相交流電力を出力端子Ｏｕ，Ｏｖ，Ｏｗからモータに供給することができる。
次に、積層基板１１１，１２１，１３１について図１及び図３を参照しつつ図４を用いて説明する。積層基板１１１，１２１，１３１は、互いに同一の構成を有している。このため、以下、積層基板１１１，１２１，１３１について、積層基板１１１を例にとって説明する。
図４に示すように、積層基板１１１は、矩形状の絶縁基板４０と、絶縁基板４０の下面に形成された所定形状の放熱パターン層６０（図４では不図示、図７及び図８参照）とを有している。積層基板１１１は、絶縁基板４０の両短辺のうちの一方の短辺側に形成された第一正極側入力端子パターン４１及び第二正極側入力端子パターン４２と、負極側入力端子パターン４３とを有している。負極側入力端子パターン４３は、第一正極側入力端子パターン４１及び第二正極側入力端子パターン４２の間に配置されている。積層基板１１１は、絶縁基板４０の他方の短辺側に形成された出力端子パターン４９を有している。出力端子パターン４９は、負極側入力端子パターン４３に対向して配置されている。
積層基板１１１は、絶縁基板４０の両長辺のうちの一方の長辺側で絶縁基板４０上に形成された第一正極部パターン４４を有している。第一正極部パターン４４は、絶縁基板４０の一方の長辺に沿って絶縁基板４０の両短辺間に延在して配置されている。第一正極部パターン４４は、長手方向の中央部に対して、絶縁基板４０の一方の短辺側のパターン幅よりも絶縁基板４０の他方の短辺側のパターン幅の方が太くなっている。第一正極部パターン４４の一端部上に第一正極側入力端子パターン４１が形成されている。これにより、第一正極部パターン４４と第一正極側入力端子パターン４１とは電気的に接続される。
積層基板１１１は、絶縁基板４０の両長辺のうちの他方の長辺側で絶縁基板４０上に形成された第二正極部パターン４５を有している。第二正極部パターン４５は、絶縁基板４０の他方の長辺に沿って絶縁基板４０の両短辺間に延在して配置されている。第二正極部パターン４５は、長手方向の中央部に対して、絶縁基板４０の一方の短辺側のパターン幅よりも絶縁基板４０の他方の短辺側のパターン幅の方が太くなっている。第二正極部パターン４５の一端部上に第二正極側入力端子パターン４２が形成されている。これにより、第二正極部パターン４５と第二正極側入力端子パターン４２とは電気的に接続される。
積層基板１１１は、第一正極部パターン４４のパターン幅が相対的に狭い部分と、第二正極部パターン４５のパターン幅が相対的に狭い部分との間で絶縁基板４０上に形成された負極部パターン４６を有している。負極部パターン４６は、絶縁基板４０の一方の短辺側から所定の長さだけ引き延ばされ、この引き延ばされた部分から第一正極部パターン４４及び第二正極部パターン４５のそれぞれに沿って延在する二又形状を有している。絶縁基板４０の一方の短辺側の負極部パターン４６の端部上に負極側入力端子パターン４３が形成されている。これにより、負極部パターン４６と負極側入力端子パターン４３とは電気的に接続される。
積層基板１１１は、絶縁基板４０上に形成されて絶縁基板４０の他方の短辺側から中央部に向かって延在する出力部パターン４７を有している。出力部パターン４７は、積層基板１１１の中央部において、負極部パターン４６が二又に分かれることによって形成される空間部まで延在して配置されている。これにより、出力部パターン４７の一部は、負極側入力端子パターン４３の間に挟まれて配置される。絶縁基板４０の他方の短辺側の出力部パターン４７の端部上に出力端子パターン４９が形成されている。これにより、出力部パターン４７と出力端子パターン４９とは電気的に接続される。
図４に示すように、第一正極部パターン４４の相対的にパターン幅が広い部分には、半導体素子Ｓｕｐ１１が第一正極部パターン４４と電気的に接続された状態で実装されている。これにより、半導体素子Ｓｕｐ１１に設けられたトランジスタＱｕｐ１１のドレイン（図４参照）及び還流ダイオードＤｕｐ１１のカソード（図４参照）と、第一正極部パターン４４とが電気的に接続される。また、半導体素子Ｓｕｐ１１と、出力部パターン４７との間には、導電材料で形成された接続部材５１が配置されている。接続部材５１は、例えば銅バーで構成されている。接続部材５１は、半導体素子Ｓｕｐ１１に設けられたトランジスタＱｕｐ１１のソース（図４参照）及び還流ダイオードＤｕｐ１１のアノード（図４参照）と、出力部パターン４７とを電気的に接続するようになっている。
第一正極部パターン４４の相対的にパターン幅が広い部分には、半導体素子Ｓｕｐ１２が第一正極部パターン４４と電気的に接続された状態で半導体素子Ｓｕｐ１１と並んで実装されている。これにより、半導体素子Ｓｕｐ１２に設けられたトランジスタＱｕｐ１２のドレイン（図４参照）及び還流ダイオードＤｕｐ１２のカソード（図４参照）と、第一正極部パターン４４とが電気的に接続される。また、半導体素子Ｓｕｐ１２と、出力部パターン４７との間には、導電材料で形成された接続部材５２が配置されている。接続部材５２は、例えば銅バーで構成されている。接続部材５２は、半導体素子Ｓｕｐ１２に設けられたトランジスタＱｕｐ１２のソース（図４参照）及び還流ダイオードＤｕｐ１２のアノード（図４参照）と、出力部パターン４７とを電気的に接続するようになっている。
図４に示すように、第二正極部パターン４５の相対的にパターン幅が広い部分には、半導体素子Ｓｕｐ２１が第二正極部パターン４５と電気的に接続された状態で実装されている。これにより、半導体素子Ｓｕｐ２１に設けられたトランジスタＱｕｐ２１のドレイン（図４参照）及び還流ダイオードＤｕｐ２１のカソード（図４参照）と、第二正極部パターン４５とが電気的に接続される。また、半導体素子Ｓｕｐ２１と、出力部パターン４７との間には、導電材料で形成された接続部材５５が配置されている。接続部材５５は、例えば銅バーで構成されている。接続部材５５は、半導体素子Ｓｕｐ２１に設けられたトランジスタＱｕｐ２１のソース（図４参照）及び還流ダイオードＤｕｐ２１のアノード（図４参照）と、出力部パターン４７とを電気的に接続するようになっている。
第二正極部パターン４５の相対的にパターン幅が広い部分には、半導体素子Ｓｕｐ２２が第二正極部パターン４５と電気的に接続された状態で半導体素子Ｓｕｐ２１と並んで実装されている。これにより、半導体素子Ｓｕｐ２２に設けられたトランジスタＱｕｐ２２のドレイン（図４参照）及び還流ダイオードＤｕｐ２２のカソード（図４参照）と、第二正極部パターン４５とが電気的に接続される。また、半導体素子Ｓｕｐ２２と、出力部パターン４７との間には、導電材料で形成された接続部材５６が配置されている。接続部材５６は、例えば銅バーで構成されている。接続部材５６は、半導体素子Ｓｕｐ２２に設けられたトランジスタＱｕｐ２２のソース（図４参照）及び還流ダイオードＤｕｐ２２のアノード（図４参照）と、出力部パターン４７とを電気的に接続するようになっている。
図４に示すように、積層基板１１１の中央部に配置された出力部パターン４７の部分には、半導体素子Ｓｌｏ１１が出力部パターン４７と電気的に接続された状態で実装されている。これにより、半導体素子Ｓｌｏ１１に設けられたトランジスタＱｌｏ１１のドレイン（図４参照）及び還流ダイオードＤｌｏ１１のカソード（図４参照）と、出力部パターン４７とが電気的に接続される。また、半導体素子Ｓｌｏ１１と、負極部パターン４６との間には、導電材料で形成された接続部材５３が配置されている。接続部材５３は、例えば銅バーで構成されている。接続部材５３は、半導体素子Ｓｌｏ１１に設けられたトランジスタＱｌｏ１１のソース（図４参照）及び還流ダイオードＤｌｏ１１のアノード（図４参照）と、負極部パターン４６とを電気的に接続するようになっている。
積層基板１１１の中央部に配置された出力部パターン４７の部分には、半導体素子Ｓｌｏ１２が出力部パターン４７と電気的に接続された状態で半導体素子Ｓｌｏ１１と並んで実装されている。これにより、半導体素子Ｓｌｏ１２に設けられたトランジスタＱｌｏ１２のドレイン（図４参照）及び還流ダイオードＤｌｏ１２のカソード（図４参照）と、出力部パターン４７とが電気的に接続される。また、半導体素子Ｓｌｏ１２と、負極部パターン４６との間には、導電材料で形成された接続部材５４が配置されている。接続部材５４は、例えば銅バーで構成されている。接続部材５４は、半導体素子Ｓｌｏ１２に設けられたトランジスタＱｌｏ１２のソース（図４参照）及び還流ダイオードＤｌｏ１２のアノード（図４参照）と、負極部パターン４６とを電気的に接続するようになっている。
積層基板１１１の中央部に配置された出力部パターン４７の部分には、半導体素子Ｓｌｏ２１が出力部パターン４７と電気的に接続された状態で実装されている。これにより、半導体素子Ｓｌｏ２１に設けられたトランジスタＱｌｏ２１のドレイン（図４参照）及び還流ダイオードＤｌｏ２１のカソード（図４参照）と、出力部パターン４７とが電気的に接続される。また、半導体素子Ｓｌｏ２１と、負極部パターン４６との間には、導電材料で形成された接続部材５７が配置されている。接続部材５７は、例えば銅バーで構成されている。接続部材５７は、半導体素子Ｓｌｏ２１に設けられたトランジスタＱｌｏ２１のソース（図４参照）及び還流ダイオードＤｌｏ２１のアノード（図４参照）と、負極部パターン４６とを電気的に接続するようになっている。
積層基板１１１の中央部に配置された出力部パターン４７の部分には、半導体素子Ｓｌｏ２２が出力部パターン４７と電気的に接続された状態で半導体素子Ｓｌｏ２１と並んで実装されている。これにより、半導体素子Ｓｌｏ２２に設けられたトランジスタＱｌｏ２２のドレイン（図４参照）及び還流ダイオードＤｌｏ２２のカソード（図４参照）と、出力部パターン４７とが電気的に接続される。また、半導体素子Ｓｌｏ２２と、負極部パターン４６との間には、導電材料で形成された接続部材５８が配置されている。接続部材５８は、例えば銅バーで構成されている。接続部材５８は、半導体素子Ｓｌｏ２２に設けられたトランジスタＱｌｏ２２のソース（図４参照）及び還流ダイオードＤｌｏ２２のアノード（図４参照）と、負極部パターン４６とを電気的に接続するようになっている。
第一正極側入力端子パターン４１には、正極端子Ｐｕの正極接続部２２（図５参照、詳細は後述する）が電気的に接続されて実装される。出力端子パターン４９には、出力端子Ｏｕ（図４参照）が電気的に接続されて実装される。このため、半導体素子Ｓｕｐ１１及び半導体素子Ｓｕｐ１２は、第一正極側入力端子パターン４１及び第一正極部パターン４４と、接続部材５１，５２、出力部パターン４７及び出力端子パターン４９とを介して正極端子Ｐｕ及び出力端子Ｏｕの間に並列に接続される。
第二正極側入力端子パターン４２には、正極端子Ｐｕの正極接続部２３（図５参照、詳細は後述する）が電気的に接続されて実装される。出力端子パターン４９には、出力端子Ｏｕが電気的に接続されて実装される。このため、半導体素子Ｓｕｐ２１及び半導体素子Ｓｕｐ２２は、第二正極側入力端子パターン４２及び第二正極部パターン４５と、接続部材５５，５６、出力部パターン４７及び出力端子パターン４９とを介して正極端子Ｐｕ及び出力端子Ｏｕの間に並列に接続される。
負極側入力端子パターン４３には、負極端子Ｎｕの負極接続部３３（図５参照、詳細は後述する）が電気的に接続されて実装される。出力端子パターン４９には、出力端子Ｏｕ（図４参照）が電気的に接続されて実装される。このため、半導体素子Ｓｌｏ１１及び半導体素子Ｓｌｏ１２は、出力部パターン４７及び出力端子パターン４９と、接続部材５３，５４、負極部パターン４６及び負極側入力端子パターン４３とを介して出力端子Ｏｕ及び負極端子Ｎｕの間に並列に接続される。
負極側入力端子パターン４３には、負極端子Ｎｕの負極接続部３３が電気的に接続されて実装される。出力端子パターン４９には、出力端子Ｏｕ（図４参照）が電気的に接続されて実装される。このため、半導体素子Ｓｌｏ２１及び半導体素子Ｓｌｏ２２は、出力部パターン４７及び出力端子パターン４９と、接続部材５７，５８、負極部パターン４６及び負極側入力端子パターン４３とを介して出力端子Ｏｕ及び負極端子Ｎｕの間に並列に接続される。これにより、インバータ回路１１２は、ハーフブリッジ回路構成を有している。
図示は省略するが、積層基板１２１，１３１も積層基板１１１と同様の構成を有している。このため、インバータ回路１２２，１３２は、ハーフブリッジ回路構成を有している。このように、半導体モジュール１は、ハーフブリッジ回路構成を有するＵ相用のインバータ回路１１２と、ハーフブリッジ回路構成を有するＶ相用のインバータ回路１２２と、ハーフブリッジ回路構成を有するＷ相用のインバータ回路１３２を１つのモジュールとした６ｉｎ１モジュールで構成されている。
第一正極部パターン４４、第二正極部パターン４５、負極部パターン４６及び出力部パターン４７は、互いに短絡しないように所定の絶縁間隔を保って隣接して形成されている。また、第一正極部パターン４４、第二正極部パターン４５、負極部パターン４６及び出力部パターン４７は、全て又は一部をケース１０（図１参照）に設けられた絶縁性の樹脂により封止して固定されている。これにより、第一正極部パターン４４、第二正極部パターン４５、負極側入力端子パターン４３及び出力部パターン４７の絶縁性がより向上される。
正極端子Ｐｕ、負極端子Ｎｕ及び出力端子Ｏｕのそれぞれの一部は、ケース１０の周縁部に配置され、ケース１０の内側に設けられた絶縁性の樹脂から露出されている。これにより、正極端子Ｐｕは、正極側の直流電力が供給される外部端子への電気的に接続が可能になる。また、負極端子Ｎｕは、負極側の直流電力が供給される外部端子への電気的に接続が可能になる。さらに、出力端子Ｏｕは、駆動対象のモータの電力供給端子に電気的に接続が可能になる。
積層基板１１１は、放熱ベース又は冷却器の上に搭載され、基板下接合材（不図示）によって熱的・機械的に放熱ベース又は冷却器に接合されている。また、上述のとおり、ケース１０は、放熱ベース又は冷却器に機械的に固定されている。このため、半導体モジュール１は、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２で発生した熱を積層基板１１１及びケース１０を介して放熱ベース又は冷却器に放出できる。これにより、半導体モジュール１は、発熱によって半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２が破損してしまうことを防止できる。
（第一電力供給端子及び第二電力供給端子の構成）
次に、本実施形態による半導体モジュール１に備えられた負極端子Ｎｕ，Ｎｖ，Ｎｗ（第一電力供給端子の一例）及び正極端子Ｐｕ，Ｐｖ，Ｐｗ（第二電力供給端子の一例）の構成について図１から図４を参照しつつ、図５から図９を用いて説明する。負極端子Ｎｕ，Ｎｖ，Ｎｗは、同一の構成を有している。このため、負極端子Ｎｕ，Ｎｖ，Ｎｗの構成について負極端子Ｎｕを例にとって説明する。また、正極端子Ｐｕ，Ｐｖ，Ｐｗは、同一の構成を有している。このため、正極端子Ｐｕ，Ｐｖ，Ｐｗの構成について正極端子Ｐｕを例にとって説明する。
図５に示すように、負極端子Ｎｕは、負極性側の外部端子（不図示）が締結される負極締結部（第一締結部の一例）３１と、積層基板１１１に接続される負極接続部（第一接続部の一例）３３と、負極締結部３１及び負極接続部３３の間に配置された負極中間部（第一中間部の一例）３５とを有している。正極端子Ｐｕは、負極締結部３１の隣に配置されて正極性側の外部端子（不図示）が締結される正極締結部（第二締結部の一例）２１と、負極接続部３３を挟んで配置されて積層基板１１１に接続される一対の正極接続部（第二接続部の一例）２２，２３と、少なくとも一部が所定の間隙を設けて負極中間部３５に対向し正極締結部２１及び一対の正極接続部２２，２３の間に配置された正極中間部（第二中間部の一例）２５とを有している。
負極締結部３１は、負極側の外部端子が接触されて配置される配置部３１１と、配置部３１１を貫通して形成された貫通孔３１３とを有している。配置部３１１は平板形状を有している。貫通孔３１３は、配置部３１１のほぼ中央に形成されている。貫通孔３１３は、外部端子を負極締結部３１に締結するための治具（例えばねじやビス）を取り付けるために設けられている。
正極締結部２１は、正極側の外部端子が接触されて配置される配置部２１１と、配置部２１１を貫通して形成された貫通孔２１３とを有している。配置部２１１は平板形状を有している。貫通孔２１３は、配置部２１１のほぼ中央に形成されている。貫通孔２１３は、外部端子を正極締結部２１に締結するための治具（例えばねじやビス）を取り付けるために設けられている。
負極締結部３１及び正極締結部２１は、接触面１１１ａを直交する方向に見て、積層基板１１１の一辺に重複するか又は当該一辺の外側に位置し、かつ積層基板１１１の一辺に沿って配列されている。なお、接触面１１１ａを直交する方向に見ることを「接触面１１１ａの平面視」と称する場合がある。本実施形態では、負極締結部３１及び正極締結部２１はそれぞれ、積層基板１１１の端部よりも外側に配置されている。より具体的には、負極締結部３１の配置部３１１及び正極締結部２１の配置部２１１は、積層基板１１１の一辺である短辺の外側に位置して配置されている。
負極締結部３１及び正極締結部２１は、積層基板１１１の端部に沿って並んで配置されている。より具体的には、また、配置部３１１及び配置部２１１は、積層基板１１１の一辺に沿って隣接して配列されている。負極締結部３１及び正極締結部２１は、貫通孔３１３の中心及び貫通孔２１３の中心を結ぶ直線が積層基板１１１の短辺にほぼ平行となるように並んで配置されている。
負極接続部３３は、積層基板１１１に設けられた絶縁基板４０上に形成された負極側入力端子パターン４３（図４参照）に対向して接触する負極端子Ｎｕの部分である。一対の正極接続部２２，２３は、絶縁基板４０上に形成された第一正極側入力端子パターン４１及び第二正極側入力端子パターン４２（図４参照）に対向して接触する正極端子Ｐｕの部分である。負極接続部３３及び一対の正極接続部２２，２３は、接触面１１１ａの平面視において、ほぼ一直線上に配置されている。負極接続部３３及び一対の正極接続部２２，２３は、接触面１１１ａの平面視において、負極締結部３１及び正極締結部２１が並ぶ方向に平行な積層基板１１１の短辺にほぼ平行となるように配置されている。したがって、負極接続部３３及び一対の正極接続部２２，２３は、接触面１１１ａの平面視において、負極締結部３１及び正極締結部２１が並ぶ方向とほぼ平行に並んで配置されている。
積層基板１１１は、負極接続部３３及び一対の正極接続部２２，２３が接触される接触面１１１ａを有している。図５から図８に示すように、負極中間部３５は、接触面１１１ａを含む平面に対向して配置された負極対向部（第一対向部の一例）３５３を有している。また、負極中間部３５は、負極対向部３５３及び負極締結部３１の間に配置されて接触面１１１ａと交差する方向に延在する負極外側延在部（第一外側延在部の一例）３５１を有している。さらに、負極中間部３５は、負極対向部３５３及び負極接続部３３の間に配置されて接触面１１１ａと交差する方向に延在する負極内側延在部（第一内側延在部の一例）３５５を有している。
正極中間部２５は、接触面１１１ａを含む平面に対向して配置された正極対向部（第二対向部の一例）２５３を有している。また、正極中間部２５は、正極対向部２５３及び正極締結部２１の間に配置されて接触面１１１ａと交差する方向に延在する正極外側延在部（第二外側延在部の一例）２５１を有している。さらに、正極中間部２５は、正極対向部２５３及び一対の正極接続部２２，２３の間に配置されて接触面１１１ａと交差する方向に延在する一対の正極内側延在部（第二内側延在部の一例）２５５，２５７を有している。
図６（ａ）は、積層基板１１１に対向する側から見た正極接続部２２，２３及び負極接続部３３を模式的に示す図である。図６（ｂ）は、積層基板１１１に取り付けられた正極内側延在部２５５，２５７及び負極内側延在部３５５を正極接続部２２，２３及び負極接続部３３のそれぞれに設けられた凸部（詳細は後述）が形成された箇所で切断した断面を模式的に示す図である。
図６（ａ）に示すように、負極接続部３３は、負極中間部３５の負極内側延在部３５５の積層基板１１１側の端面に設けられている。正極接続部２２は、正極中間部２５の正極内側延在部２５５の積層基板１１１側の端面に設けられている。正極接続部２３は、正極中間部２５の正極内側延在部２５７の積層基板１１１側の端面に設けられている。
負極接続部３３は、積層基板１１１に向かって突出する凸部３３１（第一凸部の一例）を有している。負極接続部３３は、例えば４つの角部のそれぞれに凸部３３１を有している。負極接続部３３と４つの凸部３３１とは、例えば一体に形成されている。このため、４つの凸部３３１は、例えば負極内側延在部３５５と一体に形成されている。
正極接続部２２は、積層基板１１１に向かって突出する凸部２２１（第二凸部の一例）を有している。正極接続部２２は、例えば４つの角部のそれぞれに凸部２２１を有している。正極接続部２２と４つの凸部２２１とは、例えば一体に形成されている。このため、４つの凸部２２１は、例えば正極内側延在部２５５と一体に形成されている。
正極接続部２３は、積層基板１１１に向かって突出する凸部２３１（第二凸部の一例）を有している。正極接続部２３は、例えば４つの角部のそれぞれに凸部２３１を有している。正極接続部２３と４つの凸部２３１とは、例えば一体に形成されている。このため、４つの凸部２３１は、例えば正極内側延在部２５７と一体に形成されている。
図６（ｂ）に示すように、正極接続部２２は、例えば半田６２によって第一正極側入力端子パターン４１に接続された状態で固定される。正極接続部２３は、例えば半田６３によって第二正極側入力端子パターン４２に接続された状態で固定される。負極接続部３３は、例えば半田６４によって負極側入力端子パターン４３に接続された状態で固定される。
正極接続部２２に設けられた４つの凸部２２１は、半田６２の厚さを確保することが可能な高さを有している。ここで、凸部２２１の高さは、正極接続部２２から積層基板１１１側の凸部２２１の端部までの長さである。同様に、正極接続部２３に設けられた４つの凸部２３１は、半田６３の厚さを確保することが可能な高さを有している。ここで、凸部２３１の高さは、正極接続部２３から積層基板１１１側の凸部２３１の端部までの長さである。同様に、負極接続部３３に設けられた４つの凸部３３１は、半田６４の厚さを確保することが可能な高さを有している。ここで、凸部３３１の高さは、負極接続部３３から積層基板１１１側の凸部３３１の端部までの長さである。このように、正極接続部２２が凸部２２１を有し、正極接続部２３が凸部２３１を有し、負極接続部３３が凸部３３１を有することにより、半導体モジュール１は、積層基板１１１に取り付けられた正極端子Ｐｕ及び負極端子Ｎｕの安定性の向上を図ることができる。
図７及び図８に示すように、負極中間部３５は、積層基板１１１の短手方向（短辺の延伸方向）かつ接触面１１１ａの面内方向に見て、負極接続部３３に近い方から、負極内側延在部３５５、負極内側延在部３５５に続く負極対向部３５３、負極対向部３５３に続く負極外側延在部３５１というように構成され、負極外側延在部３５１の端部が負極締結部３１に繋がっている。以下、積層基板１１１の短手方向（短辺の延伸方向）かつ接触面１１１ａの面内方向に見ることを「積層基板１１１の側面視」と称する場合がある。
正極中間部２５は、積層基板１１１の側面視において、一対の正極接続部２２，２３に近い方から、一対の正極内側延在部２５５，２５７、一対の正極内側延在部２５５，２５７に続く正極対向部２５３、正極対向部２５３に続く正極外側延在部２５１というように構成され、正極外側延在部２５１の端部が正極締結部２１に繋がっている。
負極対向部３５３及び正極対向部２５３は、所定の間隙を設けて対向して配置されている。負極外側延在部３５１及び正極外側延在部２５１は、所定の間隙を設けて対向して配置されている。これにより、負極対向部３５３及び正極対向部２５３は絶縁され、負極外側延在部３５１及び正極外側延在部２５１は、絶縁されている。すなわち、負極中間部３５及び正極中間部２５は絶縁されている。
負極中間部３５は、接触面１１１ａを含む平面に対して交差（本実施形態ではほぼ直交）して配置された負極外側延在部３５１及び負極内側延在部３５５と、負極外側延在部３５１及び負極内側延在部３５５に挟まれて接触面１１１ａを含む平面に対して対向して（本実施形態ではほぼ平行に）配置された負極対向部３５３とを有している。負極外側延在部３５１及び負極対向部３５３は、１つの板状部材が折り曲げられて形成され、負極内側延在部３５５とともに階段形状を形成している。このように、負極中間部３５は、階段形状を有する。
負極締結部３１も負極外側延在部３５１及び負極対向部３５３を形成する板状部材の一部分が折り曲げられて形成されている。負極締結部３１は、負極対向部３５３となる当該板状部材の部分に対して、負極外側延在部３５１となる当該板状部材の部分が折り曲げられた方向と反対側に負極締結部３１となる当該板状部材の部分が折り曲げられて形成されている。このように、負極締結部３１、負極外側延在部３５１及び負極対向部３５３は一体に形成されている。
正極中間部２５は、接触面１１１ａを含む平面に対して交差（本実施形態ではほぼ直交）して配置された正極外側延在部２５１及び正極内側延在部２５５と、正極外側延在部２５１及び正極内側延在部２５５に挟まれて接触面１１１ａを含む平面に対して対向（本実施形態ではほぼ平行）に配置された正極対向部２５３とを有している。正極外側延在部２５１及び正極対向部２５３は、１つの板状部材が折り曲げられて形成され、一対の正極内側延在部２５５，２５７とともに階段形状を形成している。このように、正極中間部２５は、負極中間部３５の形状に倣う階段形状を有する。
正極締結部２１も正極外側延在部２５１及び正極対向部２５３を形成する板状部材の一部分が折り曲げられて形成されている。正極締結部２１は、正極対向部２５３となる当該板状部材の部分に対して、正極外側延在部２５１となる当該板状部材の部分が折り曲げられた方向と反対側に正極締結部２１となる当該板状部材の部分が折り曲げられて形成されている。このように、正極締結部２１、正極外側延在部２５１及び正極対向部２５３は一体に形成されている。
正極対向部２５３は、一対の正極内側延在部２５５，２５７の間に負極対向部３５３の一部を露出した状態で負極対向部３５３を覆って配置されている。一対の正極内側延在部２５５，２５７の間に露出した負極対向部３５３の一部は、角柱形状に形成された負極内側延在部３５５に接合されている。負極対向部３５３の当該一部及び負極内側延在部３５５は、レーザー溶接によって接合されている。負極対向部３５３の当該一部の両側に配置された正極対向部２５３の部分は、角柱形状に形成された一対の正極内側延在部２５５，２５７に接合されている。正極対向部２５３の当該部分及び一対の正極内側延在部２５５，２５７は、レーザー溶接によって接合されている。
本実施形態では、正極対向部２５３及び正極内側延在部２５５，２５７は、例えばシーム溶接によって接合され、負極対向部３５３及び負極内側延在部３５５は、例えばシーム溶接によって接合される。このため、図５に示すように、負極対向部３５３の一部及び負極内側延在部３５５に亘って、直線状の接合部６５ｃが形成される。また、負極対向部３５３の当該一部の両側の一方の正極対向部２５３の部分及び正極内側延在部２５５に亘って、直線状の接合部６５ａが形成される。さらに、負極対向部３５３の当該一部の両側の他方の正極対向部２５３及び正極内側延在部２５７に亘って、直線状の接合部６５ｂが形成される。負極内側延在部３５５及び負極対向部３５３の接合位置である接合部６５ｃと、一対の正極内側延在部２５５，２５７及び正極対向部２５３の接合位置である接合部６５ａ，６５ｂとは、ほぼ一直線上に設けられている。接合部６５ｃと、接合部６５ａ，６５ｂは、負極締結部３１及び正極締結部２１が並ぶ方向に並んで設けられている。なお、図７から図８では、接合部６５ａ，６５ｂ，６５ｃの図示が省略されている。
図５に示すように、正極外側延在部２５１は、矩形状の薄板形状を有している。また、正極対向部２５３は、接触面１１１ａの平面視において、凹形状の薄板形状を有している。正極外側延在部２５１及び正極対向部２５３は、１つの板状部材をほぼ９０°に折り曲げて形成されている。このため、正極中間部２５の正極外側延在部２５１及び正極対向部２５３の部分は、積層基板１１１の側面視において、Ｌ字形状を有している。負極外側延在部３５１は、矩形状の薄板形状を有している。また、負極対向部３５３は、接触面１１１ａの平面視において、凸形状の薄板形状を有している。負極外側延在部３５１及び負極対向部３５３は、１つの板状部材をほぼ９０°に折り曲げて形成されている。このため、負極中間部３５の負極外側延在部３５１及び負極対向部３５３の部分は、積層基板１１１の側面視において、Ｌ字形状を有している。このため、図８に示すように、正極外側延在部２５１及び正極対向部２５３と、負極外側延在部３５１及び負極対向部３５３とは、積層基板１１１の短手方向に直交する方向に切断した断面がほぼ同じ形状を有している。
図８に示すように、半導体モジュール１は、負極外側延在部３５１及び正極外側延在部２５１との間の所定の間隙及び負極対向部３５３及び正極対向部２５３との間の所定の間隙に少なくとも設けられた樹脂層６１を備えている。樹脂層６１は、例えば誘電率が３［Ｆ／ｍ］以上であるとよい。上述のとおり、負極外側延在部３５１及び正極外側延在部２５１はそれぞれ、平板形状を有している。また、負極対向部３５３及び正極対向部２５３はそれぞれ、平板形状を有している。このため、負極外側延在部３５１及び正極外側延在部２５１は、負極外側延在部３５１及び正極外側延在部２５１の間の樹脂層６１によって容量結合される。さらに、負極外側延在部３５１及び正極外側延在部２５１は、負極外側延在部３５１及び正極外側延在部２５１の間の樹脂層６１によって容量結合される。したがって、負極端子Ｎｕ及び正極端子Ｐｕは、樹脂層６１によって容量結合される。
（半導体モジュールの効果）
本実施形態による半導体モジュールの効果について図１から図８を参照しつつ図９を用いて説明する。図９は、本実施形態による半導体モジュール１に設けられたインバータ回路１１２の寄生成分を含めた等価回路である。図９では、理解を容易にするため、ゲート信号入力端子Ｇｕｐ１１，Ｇｕｐ１２，Ｇｕｐ２１，Ｇｕｐ２２，Ｇｌｏ１１，Ｇｌｏ１２，Ｇｌｏ２１，Ｇｌｏ２２及び基準信号入力端子Ｒｕｐ１１，Ｒｕｐ１２，Ｒｕｐ２１，Ｒｕｐ２２，Ｒｌｏ１１，Ｒｌｏ１２，Ｒｌｏ２１，Ｒｌｏ２２の図示が省略されている。
図９に示すように、正極端子Ｐｕと、半導体素子Ｓｕｐ１１及び半導体素子Ｓｕｐ１２との間には、寄生インダクタンスＬｓ１が形成されている。寄生インダクタンスＬｓ１は、積層基板１１１の第一正極部パターン４４によって形成される。このため、寄生インダクタンスＬｓ１は、半導体素子Ｓｕｐ１１に設けられたトランジスタＱｕｐ１１のドレイン及び還流ダイオードＤｕｐ１１のカソード並びに半導体素子Ｓｕｐ１２に設けられたトランジスタＱｕｐ１２のドレイン及び還流ダイオードＤｕｐ１２のカソードと、正極端子Ｐｕの正極接続部２２との間に形成されている。
図９に示すように、正極端子Ｐｕと、半導体素子Ｓｕｐ２１及び半導体素子Ｓｕｐ２２との間には、寄生インダクタンスＬｓ２が形成されている。寄生インダクタンスＬｓ２は、積層基板１１１の第二正極部パターン４５によって形成される。このため、寄生インダクタンスＬｓ２は、半導体素子Ｓｕｐ２１に設けられたトランジスタＱｕｐ２１のドレイン及び還流ダイオードＤｕｐ２１のカソード並びに半導体素子Ｓｕｐ２２に設けられたトランジスタＱｕｐ２２のドレイン及び還流ダイオードＤｕｐ２２のカソードと、正極端子Ｐｕの正極接続部２３との間に形成されている。
図９に示すように、半導体素子Ｓｕｐ１１，Ｓｕｐ１２及び半導体素子Ｓｕｐ２１，Ｓｕｐ２２と、出力端子Ｏｕとの間には、寄生インダクタンスＬｓ３が形成されている。寄生インダクタンスＬｓ３は、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２と出力部パターン４７との間に設けられた接続部材５１，５２，５５，５６と、出力部パターン４７とによって形成される。このため、寄生インダクタンスＬｓ３は、トランジスタＱｕｐ１１のソース及び還流ダイオードＤｕｐ１１のアノード、トランジスタＱｕｐ１２のソース及び還流ダイオードＤｕｐ１２のアノード並びにトランジスタＱｕｐ２１のソース及び還流ダイオードＤｕｐ２１のアノード、トランジスタＱｕｐ２２のソース及び還流ダイオードＤｕｐ２２のアノードと、出力端子Ｏｕとの間に形成されている。
図９に示すように、半導体素子Ｓｌｏ１１，Ｓｌｏ１２及び半導体素子Ｓｌｏ２１，Ｓｌｏ２２と、出力端子Ｏｕとの間には、寄生インダクタンスＬｓ４が形成されている。寄生インダクタンスＬｓ４は、半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２と出力部パターン４７との間に設けられた出力部パターン４７によって形成される。このため、寄生インダクタンスＬｓ４は、トランジスタＱｌｏ１１のドレイン及び還流ダイオードＤｌｏ１１のカソード、トランジスタＱｌｏ１２のドレイン及び還流ダイオードＤｕｐ１２のカソード並びにトランジスタＱｌｏ２１のドレイン及び還流ダイオードＤｌｏ２１のカソード、トランジスタＱｌｏ２２のドレイン及び還流ダイオードＤｌｏ２２のカソードと、出力端子Ｏｕとの間に形成されている。
図９に示すように、半導体素子Ｓｌｏ１１，Ｓｌｏ１２及び半導体素子Ｓｌｏ２１，Ｓｌｏ２２と、負極端子Ｎｕとの間には、寄生インダクタンスＬｓ５が形成されている。寄生インダクタンスＬｓ５は、積層基板１１１の負極部パターン４６と接続部材５３，５４，５７，５８によって形成される。このため、寄生インダクタンスＬｓ５は、トランジスタＱｌｏ１１のソース及び還流ダイオードＤｌｏ１１のアノード、トランジスタＱｌｏ１２のソース及び還流ダイオードＤｌｏ１２のアノード並びにトランジスタＱｌｏ２１のソース及び還流ダイオードＤｌｏ２１のアノード、トランジスタＱｌｏ２２のソース及び還流ダイオードＤｌｏ２２のアノードと、負極端子Ｎｕの負極接続部３３との間に形成されている。
図９に示すように、正極端子Ｐｕには、寄生インダクタンスＬｓｐが形成されている。寄生インダクタンスＬｓｐは、正極締結部２１、正極中間部２５及び一対の正極接続部２２，２３に形成される。また、負極端子Ｎｕには、寄生インダクタンスＬｓｎが形成されている。寄生インダクタンスＬｓｎは、負極締結部３１、負極中間部３５及び負極接続部３３に形成される。
図９に示すように、正極端子Ｐｕ及び負極端子Ｎｕの間には、寄生相互インダクタンスＭｓが形成されている。また、正極中間部２５の正極外側延在部２５１と、負極中間部３５の負極外側延在部３５１とは、互いに沿う形状で所定の間隙（例えば０．５ｍｍから２ｍｍの間隙）を設けて近接して対向配置されている。正極中間部２５の正極対向部２５３と、負極中間部３５の負極対向部３５３とは、互いに沿う形状で所定の間隙（例えば０．５ｍｍから２ｍｍの間隙）を設けて近接して対向配置されている。このため、正極端子Ｐｕ及び負極端子Ｎｕの間には、寄生容量Ｃｓが形成される。
ハーフブリッジ回路で構成されているインバータ回路１１２は、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２及び半導体素子Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２がスイッチングする際に、上アームＵｕｐ又は下アームＵｌｏのうちのオン状態（閉状態）の方のトランジスタＱｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２又はトランジスタＱｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２に、直流電圧Ｖｄｃに重畳してサージ電圧ΔＶｓが印加される。サージ電圧ΔＶｓが半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２の遮断耐圧を超えて大きくなると、半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２が破壊される可能性がある。このため、サージ電圧ΔＶｓは抑制する必要がある。
サージ電圧ΔＶｓは、サージ電流Ｉｓの電流変化∂Ｉｓ／∂ｔ及び、インバータ回路１１２の一巡のインダクタンスＬａｌｌを使って、以下の式（１）で表すことができる。
ΔＶｓ＝－Ｌａｌｌ×（∂Ｉｓ／∂ｔ） ・・・（１）
一巡のインダクタンスＬａｌｌは、「正極端子Ｐｕ→上アームＵｕｐ→下アームＵｌｏ→負極端子Ｎｕ」の順又はこの逆順にインバータ回路１１２を一巡した場合にインバータ回路１１２の全体に形成されるインダクタンスである。寄生インダクタンスＬｓ１及び寄生インダクタンスＬｓ２の合成寄生インダクタンスを合成寄生インダクタンスＬｓとすると、一巡のインダクタンスＬａｌｌは、以下の式（２）で表すことができる。
Ｌａｌｌ＝（Ｌｓ＋Ｌｓ３＋Ｌｓ４＋Ｌｓ５）＋（Ｌｓｐ＋Ｌｓｎ－２Ｍｓ）
・・・（２）
ところで、ワイドバンドギャップ（Ｗｉｄｅ Ｂａｎｄ Ｇａｐ：ＷＢＧ）基板を用いたパワー半導体素子では、ＭＯＳデバイスで高耐圧かつ大電流のスイッチングが可能である。ＷＢＧ基板と用いたパワー半導体素子は、Ｓｉ基板を用いた絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）デバイスに比べて、スイッチング速度を上昇させ、かつスイッチング損失を低減することが可能となってきている。しかしながら、パワー半導体素子のスイッチング速度の増加とともに、スイッチング時に生じるサージ電流の電流変化も増加傾向にあり、サージ電圧の抑制が喫緊の課題となっている。
式（２）に示すように、一巡のインダクタンスＬａｌｌは、寄生相互インダクタンスＭｓを増加することによって低減できる。本実施形態による半導体モジュール１に備えられた正極端子Ｐｕ及び負極端子Ｎｕは、積層かつ近接して配置されている。これにより、正極端子Ｐｕに流れる電流の電流量の変化と、負極端子Ｎｕに流れる電流の電流量の変化とが、相互に影響するようになっている。このように、本実施形態による半導体モジュール１に備えられた正極端子Ｐｕ及び負極端子Ｎｕは、正極端子Ｐｕ自体の形状と、負極端子Ｎｕ自体の形状と、正極端子Ｐｕ及び負極端子Ｎｕの相対的な配置関係とによって、寄生相互インダクタンスＭｓが従来の端子構造よりも大きくなるように構成されている。このため、半導体モジュール１は、正極端子Ｐｕ及び負極端子Ｎｕにおける寄生相互インダクタンスＭｓの増加が図られている。これにより、インバータ回路１１２の一巡のインダクタンスＬａｌｌを低減することができる。
図示は省略するが、インバータ回路１２２及びインバータ回路１３２もインバータ回路１１２と同様の構成を有している。このため、インバータ回路１２２及びインバータ回路１３２も同様に、正極端子Ｐｕ及び負極端子Ｎｕにおける寄生相互インダクタンスＭｓの増加が図られている。これにより、インバータ回路１２２及びインバータ回路１３２のそれぞれの一巡のインダクタンスＬａｌｌを低減することができる。
インバータ回路１１２，１２２，１３２のそれぞれの一巡のインダクタンスＬａｌｌが低減することにより、インバータ回路１１２，１２２，１３２のそれぞれに備えられた半導体素子Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２，Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２のスイッチング時の発生するサージ電圧ΔＶｓの低減を図ることができる（式（１）参照）。
正極端子Ｐｕに設けられた正極中間部２５の正極外側延在部２５１及び正極対向部２５３と、負極端子Ｎｕに設けられた負極中間部３５の負極外側延在部３５１及び負極対向部３５３は、それぞれ平板形状を有している。また、正極外側延在部２５１及び負極外側延在部３５１はほぼ一定の間隙で対向配置し、正極対向部２５３及び負極対向部３５３は、ほぼ一定の間隙で対向配置している。このため、正極外側延在部２５１及び負極外側延在部３５１は対向配置された平行平板と看做すことができ、正極対向部２５３及び負極対向部３５３は対向配置された平行平板と看做すことができる。正極外側延在部２５１及び負極外側延在部３５１の対向面積と、正極対向部２５３及び負極対向部３５３の対向面積を合わせた総対向面積Ｓと、正極外側延在部２５１及び負極外側延在部３５１の間隙ｄ及び正極対向部２５３及び負極対向部３５３の間隙ｄを用いると、寄生容量Ｃｓは以下の式（３）で表すことができる。
Ｃｓ＝εｓ×ε０×（Ｓ／ｄ） ・・・（３）
式（３）において、εｓは、間隙ｄに配置された物質の比誘電率を表し、ε０は真空の誘電率を表している。
上述のとおり、正極端子Ｐｕの正極中間部２５と、負極端子Ｎｕの負極中間部３５との間の少なくとも一部に樹脂層６１が設けられている。樹脂層６１は、例えばポリフェニレンサルファイド樹脂（Ｐｏｌｙ Ｐｈｅｎｙｌｅｎｅ Ｓｕｌｆｉｄｅ Ｒｅｓｉｎ：ＰＰＳ）で形成されている。このため、樹脂層６１の比誘電率は、４程度になって１よりも大きくなる。樹脂層６１が設けられずに正極端子Ｐｕ及び負極端子Ｎｕの間に空気（比誘電率は１）が存在する場合と比較して、正極端子Ｐｕ及び負極端子Ｎｕの間に樹脂層６１が設けられた場合には、寄生容量Ｃｓの容量値が大きくなる。樹脂層６１は、比誘電率がＰＰＳを用いて誘電率が例えば３となるように形成される。
正極端子Ｐｕ及び負極端子Ｎｕの間の寄生容量Ｃｓの容量値が大きくなると、正極端子Ｐｕ及び負極端子Ｎｕの結合の度合いが高くなり、寄生相互インダクタンスＭｓが大きくなる。このため、インバータ回路１１２の一巡のインダクタンスＬａｌｌが小さくなるので（式（２）参照）、サージ電圧ΔＶｓが低減される。
このように、半導体モジュール１は、正極端子Ｐｕ及び負極端子Ｎｕの構造によってインバータ回路１１２，１２２，１３２のそれぞれの一巡のインダクタンスＬａｌｌを低減することができる。このため、積層基板１１１，１２１，１３１に設けられる第一正極部パターン４４などの回路パターン層によって一巡のインダクタンスＬａｌｌを低減しなくてもよい。これにより、半導体モジュール１は、当該回路パターン層の簡略化が図られ、積層基板１１１，１２１，１３１の小型化を図ることができる。また、半導体モジュール１は、積層基板１１１，１２１，１３１の小型化によってケース１０を含む全体の小型化を図ることができる。さらに、半導体モジュール１は、小型化によって製造コストの低減を図ることができる。
以上説明したように、本実施形態による半導体モジュールは、半導体素子のスイッチング時に発生するサージ電圧を抑制しつつ、小型化及び製造コストの低減を図ることができる。
（変形例）
本実施形態の変形例による半導体モジュールについて図５及び図８を参照しつつ図１０を用いて説明する。本変形例による半導体モジュールは、本実施形態による半導体モジュール１に対して樹脂層の形状が異なる点を除いて、同様の構成を有している。このため、本実施形態による半導体モジュール１の構成要素と同一の作用・機能を奏する構成要素には同一の符号を付して説明は省略する。
図１０に示すように、本変形例における樹脂層６１は、正極対向部２５３に対向していない負極対向部３５３の領域に形成されている。すなわち、樹脂層６１は、本実施形態における樹脂層６１（図８参照）に対応する第一部分６１１と、一対の正極内側延在部２５５（図１０では不図示、図５参照）及び正極内側延在部２５７の間に露出する負極対向部３５３の一部の上に形成された第二部分６１２とを有している。第二部分６１２は、負極対向部３５３の一部の上でテラス状に形成されている。第二部分６１２は、負極対向部３５３及び負極内側延在部３５５をレーザー溶接する箇所を阻害しないように形成されている。すなわち、第二部分６１２は、接合部６５ｃ（図１０では不図示、図５参照）が形成される場所には配置されない大きさに形成されている。このように、樹脂層６１は、第二部分６１２を有することにより、第一部分６１１の厚さをより一層薄くしても正極対向部２５３と負極対向部３５３との間の絶縁距離を確保することができる。
図１０に示すように、樹脂層６１は、負極締結部３１（図１０では不図示、図５参照）が設けられた側の負極外側延在部３５１の側端部及び正極締結部２１が設けられた側の正極外側延在部２５１の側端部の少なくとも一方を覆って形成されている。すなわち、樹脂層６１は、負極外側延在部３５１の側端部（上端部）と、正極締結部３１との間に形成された第三部分６１３を有している。樹脂層６１は、第三部分６１３によって負極外側延在部３５１及び正極締結部３１の絶縁を確保することができる。また、図示は省略するが、樹脂層６１は、正極締結部２１が設けられた側の正極外側延在部２５１の側端部（上端部）を覆って形成されることにより、正極外側延在部２５１と負極締結部３１の間の絶縁を確保することができる。
図１０に示すように、樹脂層６１は、正極外側延在部２５１に対向する負極外側延在部３５１の対向面の裏面を覆って形成されている。すなわち、樹脂層６１は、正極外側延在部２５１に対向する負極外側延在部３５１の対向面の裏面を覆って形成された第四部分６１４を有している。樹脂層６１は、第四部分６１４を有することにより、負極外側延在部３５１と正極締結部３１との間の絶縁距離を確保することができる。
第一部分６１１、第二部分６１２、第三部分６１３及び第四部分６１４は、同一の材料で一続きに形成されていてもよい。また、第一部分６１１、第二部分６１２、第三部分６１３及び第四部分６１４は、互いに異なる材料で形成されていてもよい。また、第一部分６１１、第二部分６１２、第三部分６１３及び第四部分６１４は、いずれかの組み合わせで同一の材料で形成されていてもよい。
本変形例では、樹脂層６１は、第二部分６１２、第三部分６１３及び第四部分６１４を有しているが、第二部分６１２、第三部分６１３及び第四部分６１４のうちの１つ又は２つを有していてもよい。例えば、正極対向部２５３と負極対向部３５３との間の絶縁距離が十分に確保されておらず、正極外側延在部２５１と負極締結部３１の間の絶縁が十分に確保されている場合には、樹脂層６１は、第二部分６１２を有し、第三部分６１３及び第四部分６１４を有していなくてもよい。また例えば、正極対向部２５３と負極対向部３５３との間の絶縁距離が十分に確保されており、正極外側延在部２５１と負極締結部３１の間の絶縁が十分に確保されていない場合には、樹脂層６１は、第二部分６１２を有さず、第三部分６１３及び第四部分６１４を有していてもよい。
〔第２実施形態〕
本発明の第２実施形態による半導体モジュールについて図１１及び図１２を用いて説明する。本実施形態による半導体モジュールは、正極端子及び負極端子の構成が異なる点を除いて、上記第１実施形態による半導体モジュールと同様の構成を有している。このため、上記第１実施形態による半導体モジュールの構成要素と同一の作用・機能を奏する構成要素には同一の符号を付して説明は省略する。まず、本実施形態による半導体モジュールの概略構成について図１１を用いて説明する。本実施形態では、半導体モジュールとして直流交流変換が可能な電力変換モジュールを例にとって説明する。
図１１に示すように、本実施形態による半導体モジュール２は、平面視で長方形状を有するケース１０を備えている。ケース１０は、Ｕ相用のインバータ部を収納する収納部１１と、Ｖ相用のインバータ部を収納する収納部１２と、Ｗ相用のインバータ部を収納する収納部１３とを有している。半導体モジュール１は、収納部１１に収納されたＵ相用の積層基板１１１（基板の一例）と、積層基板１１１に実装されたＵ相用のインバータ回路１１２とを有している。半導体モジュール２は、収納部１２に収納されたＶ相用の積層基板１２１（基板の一例）と、積層基板１２１に実装されたＶ相用のインバータ回路１２２とを有している。半導体モジュール２は、収納部１３に収納されたＷ相用の積層基板１３１（基板の一例）と、積層基板１３１に実装されたＷ相用のインバータ回路１３２とを有している。
半導体モジュール２は、直流電力の負極性（第一極性の一例）側に接続されるＵ相の負極端子Ｎｕ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｕ（第二電力供給端子の一例）とを備えている。負極端子Ｎｕ及び正極端子Ｐｕは、収納部１１の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール２は、Ｕ相交流電力が出力される出力端子Ｏｕを備えている。出力端子Ｏｕは、収納部１１の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｕ及び負極端子Ｎｕは、収納部１１を挟んで出力端子Ｏｕと対向して配置されている。
半導体モジュール２は、直流電力の負極性（第一極性の一例）側に接続されるＶ相の負極端子Ｎｖ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｖ（第二電力供給端子の一例）とを備えている。負極端子Ｎｖ及び正極端子Ｐｖは、収納部１２の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール２は、Ｖ相交流電力が出力される出力端子Ｏｖを備えている。出力端子Ｏｖは、収納部１２の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｖ及び負極端子Ｎｖは、収納部１２を挟んで出力端子Ｏｖと対向して配置されている。
半導体モジュール２は、直流電力の負極性（第一極性の一例）側に接続されるＷ相の負極端子Ｎｗ（第一電力供給端子の一例）と、当該直流電力の正極性（第二極性の一例）側に接続される正極端子Ｐｗ（第二電力供給端子の一例）とを備えている。負極端子Ｎｗ及び正極端子Ｐｗは、収納部１３の両側の一方であってケース１０の長手側の一端部に設けられている。また、半導体モジュール２は、Ｗ相交流電力が出力される出力端子Ｏｗを備えている。出力端子Ｏｗは、収納部１３の両側の他方であってケース１０の長手側の他端部に設けられている。正極端子Ｐｗ及び負極端子Ｎｗは、収納部１３を挟んで出力端子Ｏｗと対向して配置されている。
このように、本実施形態による半導体モジュール２では、上記第１実施形態による半導体モジュール１と同様に、ケース１０の一端部に正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ並びに正極端子Ｐｗ及び負極端子Ｎｗが並んで配置されている。
本実施形態による半導体モジュール２に備えられたＵ相用のインバータ回路、Ｖ相用のインバータ回路及びＷ相用のインバータ回路は、上記第１実施形態による半導体モジュール１に備えられたインバータ回路１１２，１２２，１３２と同一の構成を有しているため、説明は省略する。
（第一電力供給端子及び第二電力供給端子の構成）
次に、本実施形態による半導体モジュール２に備えられた負極端子Ｎｕ，Ｎｖ，Ｎｗ（第一電力供給端子の一例）及び正極端子Ｐｕ，Ｐｖ，Ｐｗ（第二電力供給端子の一例）の構成について図１２を用いて説明する。負極端子Ｎｕ，Ｎｖ，Ｎｗは、同一の構成を有している。このため、負極端子Ｎｕ，Ｎｖ，Ｎｗの構成について負極端子Ｎｕを例にとって説明する。また、正極端子Ｐｕ，Ｐｖ，Ｐｗは、同一の構成を有している。このため、正極端子Ｐｕ，Ｐｖ，Ｐｗの構成について正極端子Ｐｕを例にとって説明する。
図１２に示すように、負極端子Ｎｕは、負極性側の外部端子（不図示）が締結される負極締結部（第一締結部の一例）３１と、積層基板１１１に接続される負極接続部（第一接続部の一例）３７と、負極締結部３１及び負極接続部３７の間に配置された負極中間部（第一中間部の一例）３９とを有している。正極端子Ｐｕは、負極締結部３１の隣に配置されて正極性側の外部端子（不図示）が締結される正極締結部（第二締結部の一例）２１と、負極接続部３７を挟んで配置されて積層基板１１１に接続される一対の正極接続部（第二接続部の一例）２６，２７と、少なくとも一部が所定の間隙を設けて負極中間部３９に対向し正極締結部２１及び一対の正極接続部２６，２７の間に配置された正極中間部（第二中間部の一例）２８とを有している。
図１２に示すように、負極中間部３９は、接触面１１１ａを含む平面に対向して配置された負極対向部（第一対向部の一例）３９３を有している。また、負極中間部３９は、負極対向部３９３及び負極締結部３１の間に配置されて接触面１１１ａと交差する方向に延在する負極外側延在部（第一外側延在部の一例）３９１を有している。さらに、負極中間部３９は、負極対向部３９３及び負極接続部３７の間に配置されて接触面１１１ａと交差する方向に延在する負極内側延在部（第一内側延在部の一例）３９５を有している。
本実施形態における負極内側延在部３９５は、積層基板１１１の側の端部が分割されている。すなわち、負極内側延在部３９５は、積層基板１１１の側の端部が複数に枝分かれした形状を有している。負極接続部３７は、負極内側延在部３９５の積層基板１１１側の端面に設けられている。このため、本実施形態における負極接続部３７は、複数備えられている。これにより、負極端子Ｎｕは、積層基板１１１に設けられた負極側入力端子パターン４３に複数の個所で接触して電気的に接続される。
図１２に示すように、正極中間部２８は、接触面１１１ａを含む平面に対向して配置された正極対向部（第二対向部の一例）２８３を有している。また、正極中間部２８は、正極対向部２８３及び正極締結部２１の間に配置されて接触面１１１ａと交差する方向に延在する正極外側延在部（第二外側延在部の一例）２８１を有している。さらに、正極中間部２８は、正極対向部２８３及び一対の正極接続部２６，２７の間に配置されて接触面１１１ａと交差する方向に延在する一対の正極内側延在部（第二内側延在部の一例）２８５，２８７を有している。
本実施形態における一対の正極内側延在部２８５，２８７はそれぞれ、積層基板１１１の側の端部が分割されている。すなわち、一対の正極内側延在部２８５，２８７はそれぞれ、積層基板１１１の側の端部が複数に枝分かれした形状を有している。正極接続部２６は、正極内側延在部２８５の積層基板１１１側の端面に設けられている。正極接続部２７は、正極内側延在部２８７の積層基板１１１側の端面に設けられている。このため、本実施形態における正極接続部２６及び正極接続部２７はそれぞれ、複数備えられている。これにより、正極端子Ｐｕは、積層基板１１１に設けられた第一正極側入力端子パターン４１及び第二正極側入力端子パターン４２にそれぞれ複数の個所で接触して電気的に接続される。
図示は省略するが、正極接続部２６，２７及び負極接続部３７は、積層基板１１１に向かって突出する１又は複数の凸部を有している。正極接続部２６に設けられた凸部は、半田６２の厚さを確保することが可能な高さを有し、正極接続部２７に設けられた凸部は、半田６３の厚さを確保することが可能な高さを有し、負極接続部３７に設けられた凸部は、半田６４の厚さを確保することが可能な高さを有している。これにより、半導体モジュール２は、積層基板１１１に取り付けられた正極端子Ｐｕ及び負極端子Ｎｕの安定性の向上を図ることができる。
負極締結部３１、負極中間部３９及び負極接続部３７は一体に形成され、正極締結部２１、正極中間部２８及び正極接続部２６，２７は一体に形成されている。本実施形態では、正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ及び正極端子Ｐｗ及び負極端子Ｎｗがケース１０に取り付けられた後に、正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ及び正極端子Ｐｗ及び負極端子Ｎｗのそれぞれの正極接続部２６，２７及び負極接続部３７が積層基板１１１，１２１，１３１の所定箇所に例えば超音波接合により接続される。
本実施形態における正極端子Ｐｕの正極外側延在部２８１及び負極端子Ｎｕの負極外側延在部３９１は、上記第１実施形態と同様に、積層かつ近接して配置されている。また、本実施形態における正極端子Ｐｕの正極対向部２８３及び負極端子Ｎｕの負極対向部３９３は、上記第１実施形態と同様に、積層かつ近接して配置されている。これにより、正極端子Ｐｕに流れる電流の電流量の変化と、負極端子Ｎｕに流れる電流の電流量の変化とが、相互に影響するようになっている。
同様に、本実施形態における正極端子Ｐｖの正極外側延在部２８１及び負極端子Ｎｖの負極外側延在部３９１は、上記第１実施形態と同様に、積層かつ近接して配置されている。また、本実施形態における正極端子Ｐｖの正極対向部２８３及び負極端子Ｎｖの負極対向部３９３は、上記第１実施形態と同様に、積層かつ近接して配置されている。これにより、正極端子Ｐｖに流れる電流の電流量の変化と、負極端子Ｎｖに流れる電流の電流量の変化とが、相互に影響するようになっている。
同様に、本実施形態における正極端子Ｐｗの正極外側延在部２８１及び負極端子Ｎｗの負極外側延在部３９１は、上記第１実施形態と同様に、積層かつ近接して配置されている。また、本実施形態における正極端子Ｐｗの正極対向部２８３及び負極端子Ｎｗの負極対向部３９３は、上記第１実施形態と同様に、積層かつ近接して配置されている。
このように、本実施形態による半導体モジュール２に備えられた正極端子Ｐｕ及び負極端子Ｎｕは、正極端子Ｐｕ自体の形状と、負極端子Ｎｕ自体の形状と、正極端子Ｐｕ及び負極端子Ｎｕの相対的な配置関係とによって、寄生相互インダクタンスＭｓが従来の端子構造よりも大きくなるように構成されている。同様に、半導体モジュール２に備えられた正極端子Ｐｖ及び負極端子Ｎｖは、正極端子Ｐｖ自体の形状と、負極端子Ｎｖ自体の形状と、正極端子Ｐｖ及び負極端子Ｎｖの相対的な配置関係とによって、寄生相互インダクタンスＭｓが従来の端子構造よりも大きくなるように構成されている。同様に、半導体モジュール２に備えられた正極端子Ｐｗ及び負極端子Ｎｗは、正極端子Ｐｗ自体の形状と、負極端子Ｎｗ自体の形状と、正極端子Ｐｗ及び負極端子Ｎｗの相対的な配置関係とによって、寄生相互インダクタンスＭｓが従来の端子構造よりも大きくなるように構成されている。
このため、半導体モジュール２は、正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ並びに正極端子Ｐｗ及び負極端子Ｎｗにおけるそれぞれの寄生相互インダクタンスＭｓの増加が図られている。これにより、半導体モジュール２は、インバータ回路１１２，１２２，１３２のそれぞれの一巡のインダクタンスＬａｌｌを低減することができるので、半導体素子のスイッチング時のサージ電圧ΔＶｓの低減を図ることができる。
また、本実施形態における正極端子Ｐｕ及び負極端子Ｎｕの間、正極端子Ｐｖ及び負極端子Ｎｖの間並びに正極端子Ｐｗ及び負極端子Ｎｗの間には、上記第１実施形態における正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ並びに正極端子Ｐｗ及び負極端子Ｎｗと同一の作用により、寄生容量Ｃｓが形成される。これにより、半導体モジュール２は、正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ並びに正極端子Ｐｗ及び負極端子Ｎｗにおけるそれぞれの寄生相互インダクタンスＭｓのより一層の増加が図られている。その結果、半導体モジュール２は、半導体素子のスイッチング時のサージ電圧ΔＶｓの低減をより一層図ることができる。
以上説明したように、本実施形態による半導体モジュールは、半導体素子のスイッチング時に発生するサージ電圧を抑制しつつ、小型化及び製造コストの低減を図ることができる。
本発明は、上記実施形態に限らず、種々の変形が可能である。
上記第１及び第２実施形態では、半導体素子に設けられたトランジスタは、ワイドバンドギャップ半導体素子で構成されているが、ＩＧＢＴで構成されていてもよい。
上記第１及び第２実施形態では、正極端子Ｐｕ及び負極端子Ｎｕの間、正極端子Ｐｖ及び負極端子Ｎｖの間並びに正極端子Ｐｗ及び負極端子Ｎｗの間の少なくとも一部に、樹脂層６１が設けられているが、絶縁紙が設けられていてもよい。この場合、正極端子Ｐｕ及び負極端子Ｎｕ、正極端子Ｐｖ及び負極端子Ｎｖ並びに正極端子Ｐｗ及び負極端子Ｎｗのそれぞれの正極中間部及び負極中間部の間隙が小さくなる。このため、正極端子Ｐｕ及び負極端子Ｎｕの間、正極端子Ｐｖ及び負極端子Ｎｖの間並びに正極端子Ｐｗ及び負極端子Ｎｗの間にそれぞれ形成される寄生容量Ｃｓの容量値が大きくなる。これにより、半導体モジュールは、半導体素子のスイッチング時のサージ電圧の低減をより一層図ることができる。
上記第１及び第２実施形態では、本実施形態では、正極対向部２５３及び正極内側延在部２５５，２５７は、例えばシーム溶接によって接合され、負極対向部３５３及び負極内側延在部３５５は、例えばシーム溶接によって接合されているが、本発明はこれに限られない。正極対向部２５３及び正極内側延在部２５５，２５７は、例えばレーザー溶接を用いたスポット溶接によって接合され、負極対向部３５３及び負極内側延在部３５５は、例えばレーザー溶接を用いたスポット溶接によって接合されていてもよい。この場合、正極対向部２５３及び正極内側延在部２５５，２５７並びに負極対向部３５３及び負極内側延在部３５５はそれぞれ、例えば１．２ｍｍのスポットで隣り合うスポットが重ならない均等な間隔で複数箇所でレーザー溶接される。
上記第１及び第２実施形態における樹脂層は、ＰＰＳで形成されているが、これに限られない。樹脂層は、比誘電率が３以上の材料で形成されていてもよく、比誘電率が３から５の間の材料で形成されていてもよい。樹脂層を形成する材料の比誘電率εｓが３以上であると、寄生容量が大きくなるので、サージ電圧の低減の向上を図ることができる。
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
１，２ 半導体モジュール
１０ ケース
１１，１２，１３ 収納部
２１ 正極締結部
２２，２３，２６，２７ 正極接続部
２５，２８ 正極中間部
３１ 負極締結部
３３，３７ 負極接続部
３５，３９ 負極中間部
４０ 絶縁基板
４１ 第一正極側入力端子パターン
４２ 第二正極側入力端子パターン
４３ 負極側入力端子パターン
４４ 第一正極部パターン
４５ 第二正極部パターン
４６ 負極部パターン
４７ 出力部パターン
４９ 出力端子パターン
５１，５２，５３，５４，５５，５６，５７，５８ 接続部材
６０ 放熱パターン層
６１ 樹脂層
６２，６３，６４ 半田
６５ａ，６５ｂ，６５ｃ 接合部
１１１，１２１，１３１ 積層基板
１１１ａ 接触面
１１２，１２２，１３２ インバータ回路
２１１，３１１ 配置部
２１３，３１３ 貫通孔
２２１，２３１，３３１ 凸部
２５１，２８１ 正極外側延在部
２５３，２８３ 正極対向部
２５５，２５７，２８５，２８７ 正極内側延在部
３５１，３９１ 負極外側延在部
３５３，３９３ 負極対向部
３５５，３９５ 負極内側延在部
６１１ 第一部分
６１２ 第二部分
６１３ 第三部分
６１４ 第四部分
Ｃｓ 寄生容量
Ｄｌｏ１１，Ｄｌｏ１２，Ｄｌｏ２１，Ｄｌｏ２２，Ｄｕｐ１１，Ｄｕｐ１２，Ｄｕｐ２１，Ｄｕｐ２２ 還流ダイオード
Ｇｌｏ１１，Ｇｌｏ１２，Ｇｌｏ２１，Ｇｌｏ２２，Ｇｕｐ１１，Ｇｕｐ１２，Ｇｕｐ２１，Ｇｕｐ２２ ゲート信号入力端子
Ｉｓ サージ電流
Ｌａｌｌ 一巡のインダクタンス
Ｌｓ 合成寄生インダクタンス
Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４，Ｌｓ５，Ｌｓｎ，Ｌｓｐ 寄生インダクタンス
Ｍｓ 寄生相互インダクタンス
Ｎｕ，Ｎｖ，Ｎｗ 負極端子
Ｏｕ，Ｏｖ，Ｏｗ 出力端子
Ｐｕ，Ｐｖ，Ｐｗ 正極端子
Ｑｌｏ１１，Ｑｌｏ１２，Ｑｌｏ２１，Ｑｌｏ２２，Ｑｕｐ１１，Ｑｕｐ１２，Ｑｕｐ２１，Ｑｕｐ２２ トランジスタ
Ｒｌｏ１１，Ｒｌｏ１２，Ｒｌｏ２１，Ｒｌｏ２２，Ｒｕｐ１１，Ｒｕｐ１２，Ｒｕｐ２１，Ｒｕｐ２２ 基準信号入力端子
Ｓｌｏ１１，Ｓｌｏ１２，Ｓｌｏ２１，Ｓｌｏ２２，Ｓｕｐ１１，Ｓｕｐ１２，Ｓｕｐ２１，Ｓｕｐ２２ 半導体素子
Ｕｌｏ，Ｖｌｏ，Ｗｌｏ 下アーム
Ｕｕｐ，Ｖｕｐ，Ｗｕｐ 上アーム
ΔＶｓ サージ電圧

Claims (17)

  1. 直流電力の第一極性側に接続される第一電力供給端子と、
    前記直流電力の第二極性側に接続される第二電力供給端子と、
    前記第一電力供給端子及び前記第二電力供給端子の間で直列に接続された複数の半導体素子と、
    前記複数の半導体素子が設けられる基板と
    を備え、
    前記第一電力供給端子は、前記第一極性側の外部端子が締結される第一締結部と、前記基板に接続される第一接続部と、前記第一締結部及び前記第一接続部の間に配置された第一中間部とを有し、
    前記第二電力供給端子は、前記第一締結部の隣に配置されて前記第二極性側の外部端子が締結される第二締結部と、前記第一接続部を挟んで配置されて前記基板に接続される一対の第二接続部と、少なくとも一部が所定の間隙を設けて前記第一中間部に対向し前記第二締結部及び前記一対の第二接続部の間に配置された第二中間部とを有する
    半導体モジュール。
  2. 前記第一中間部は、階段形状を有し、
    前記第二中間部は、前記第一中間部の形状に倣う階段形状を有する
    請求項１に記載の半導体モジュール。
  3. 前記基板は、前記第一接続部及び前記一対の第二接続部が接触される接触面を有し、
    前記第一中間部は、前記接触面を含む平面に対向して配置された第一対向部と、前記第一対向部及び前記第一締結部の間に配置されて前記接触面と交差する方向に延在する第一外側延在部と、前記第一対向部及び前記第一接続部の間に配置されて前記接触面と交差する方向に延在する第一内側延在部とを有し、
    前記第二中間部は、前記接触面を含む平面に対向して配置された第二対向部と、前記第二対向部及び前記第二締結部の間に配置されて前記接触面と交差する方向に延在する第二外側延在部と、前記第二対向部及び前記一対の第二接続部の間に配置されて前記接触面と交差する方向に延在する一対の第二内側延在部とを有し、
    前記第一対向部及び前記第二対向部は、前記所定の間隙を設けて対向して配置され、
    前記第一外側延在部及び前記第二外側延在部は、前記所定の間隙を設けて対向して配置されている
    請求項１又は２に記載の半導体モジュール。
  4. 前記第一外側延在部及び前記第一対向部は、１つの板状部材が折り曲げられて形成され、前記第一内側延在部とともに階段形状を形成し、
    前記第二外側延在部及び前記第二対向部は、１つの板状部材が折り曲げられて形成され、前記一対の第二内側延在部とともに階段形状を形成している
    請求項３に記載の半導体モジュール。
  5. 前記第二対向部は、前記一対の第二内側延在部の間に前記第一対向部の一部を露出した状態で前記第一対向部を覆って配置され、
    前記第一対向部の前記一部は、角柱形状に形成された前記第一内側延在部に接合され、
    前記一部の両側に配置された前記第二対向部の部分は、角柱形状にそれぞれ形成された前記一対の第二内側延在部に接合されている
    請求項３又は４に記載の半導体モジュール。
  6. 前記第一対向部の前記一部及び前記第一内側延在部は、レーザー溶接によって接合され、
    前記第二対向部の前記部分及び前記一対の第二内側延在部は、レーザー溶接によって接合されている
    請求項５に記載の半導体モジュール。
  7. 前記第一締結部、前記第一外側延在部及び前記第一対向部は一体に形成され、
    前記第二締結部、前記第二外側延在部及び前記第二対向部は一体に形成されている
    請求項３から６までのいずれか一項に記載の半導体モジュール。
  8. 前記第一締結部、前記第一中間部及び前記第一接続部は、一体に形成され、
    前記第二締結部、前記第二中間部及び前記一対の第二接続部は、一体に形成されている
    請求項３又は４に記載の半導体モジュール。
  9. 前記第一内側延在部及び前記一対の第二内側延在部はそれぞれ、前記基板の側の端部が分割されている
    請求項８に記載の半導体モジュール。
  10. 前記第一接続部は、前記基板に向かって突出する第一凸部を有し、
    前記第二接続部は、前記基板に向かって突出する第二凸部を有する
    請求項１から９までのいずれか一項に記載の半導体モジュール。
  11. 前記第一外側延在部及び前記第二外側延在部との間の前記所定の間隙及び前記第一対向部及び前記第二対向部との間の所定の間隙に少なくとも設けられた樹脂層を備える
    請求項３から９までのいずれか一項に記載の半導体モジュール。
  12. 前記樹脂層は、前記第二対向部に対向していない前記第一対向部の領域に形成されている
    請求項１１に記載の半導体モジュール。
  13. 前記樹脂層は、前記第一締結部が設けられた側の前記第一外側延在部の側端部及び前記第二締結部が設けられた側の前記第二外側延在部の側端部の少なくとも一方を覆って形成されている
    請求項１１又は１２に記載の半導体モジュール。
  14. 前記樹脂層は、前記第二外側延在部に対向する前記第一外側延在部の対向面の裏面を覆って形成されている
    請求項１１から１３までのいずれか一項に記載の半導体モジュール。
  15. 前記樹脂層は、比誘電率が３から５の間の材料で形成されている
    請求項１１から１４までのいずれか一項に記載の半導体モジュール。
  16. 前記第一締結部及び前記第二締結部は、前記基板の端部に沿って並んで配置されている
    請求項１から１５までのいずれか一項に記載の半導体モジュール。
  17. 前記第一締結部及び前記第二締結部はそれぞれ、前記基板の端部よりも外側に配置されている
    請求項１から１６までのいずれか一項に記載の半導体モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2725952B2 (ja) 1992-06-30 1998-03-11 三菱電機株式会社 半導体パワーモジュール
JP3396566B2 (ja) 1995-10-25 2003-04-14 三菱電機株式会社 半導体装置
JPH1022451A (ja) 1996-07-01 1998-01-23 Mitsubishi Electric Corp 半導体装置
JP3633432B2 (ja) * 2000-03-30 2005-03-30 株式会社日立製作所 半導体装置及び電力変換装置
US6943445B2 (en) * 2001-03-30 2005-09-13 Hitachi, Ltd. Semiconductor device having bridge-connected wiring structure
JP4660214B2 (ja) 2005-01-26 2011-03-30 日本インター株式会社 電力用半導体装置
JP2007096004A (ja) 2005-09-29 2007-04-12 Toshiba Corp 半導体装置
EP2028692A4 (en) * 2006-06-09 2009-12-23 Honda Motor Co Ltd SEMICONDUCTOR COMPONENT
JP5202365B2 (ja) * 2009-01-30 2013-06-05 本田技研工業株式会社 半導体装置
US20150171578A1 (en) * 2013-12-13 2015-06-18 Delphi Technologies, Inc. Braided wire connection for an electronics assembly
JP6488940B2 (ja) 2015-08-07 2019-03-27 富士電機株式会社 半導体装置
US11218080B2 (en) * 2015-08-31 2022-01-04 Faraday & Future Inc. Inverter AC bus bar assembly
US9241428B1 (en) * 2015-08-31 2016-01-19 Faraday & Future Inc. Inverter assembly
WO2017221730A1 (ja) 2016-06-24 2017-12-28 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP7183594B2 (ja) 2018-07-04 2022-12-06 富士電機株式会社 半導体装置
JP7034043B2 (ja) 2018-09-28 2022-03-11 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
JP7284566B2 (ja) 2018-10-29 2023-05-31 ローム株式会社 半導体装置
JP7267716B2 (ja) 2018-11-12 2023-05-02 ローム株式会社 半導体装置
US10998132B1 (en) 2019-10-16 2021-05-04 Infineon Technologies Ag Capacitor and electronics module assembly with low-inductance connection features

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