JP2021110933A - 電界発光表示装置 - Google Patents

Abstract

【課題】駆動トランジスタのヒステリシス特性を緩和して駆動トランジスタの閾値電圧の変化を最適に補償するようにした電界発光表示装置を提供する。【解決手段】本発明の電界発光表示装置は複数のピクセルを有する。前記ピクセルのそれぞれは、第１ノードに連結されたゲート電極と第３ノードに連結されたソース電極と第４ノードに連結されたドレイン電極とを有し、前記第３ノードに高電位ピクセル電圧が印加されるとき、データ電圧に相応するピクセル電流を生成する駆動トランジスタと、前記第１ノードと第２ノードとの間に連結された第１キャパシターと、前記第２ノードと前記高電位ピクセル電圧の入力端子との間に連結された第２キャパシターを有し、第１スキャン信号、第２スキャン信号、第３スキャン信号、第４スキャン信号、及びエミッション信号を基準に前記駆動トランジスタのゲートソース間の電圧を制御する内部補償部と、発光素子とを含む。【選択図】図３

Description

本発明は電界発光表示装置に関するものである。

電界発光表示装置は、発光層の材料によって無機発光表示装置と電界発光表示装置に区分される。電界発光表示装置の各ピクセルは自ら発光する発光素子を含み、映像データの階調によって発光素子の発光量を制御して輝度を調節する。各ピクセル回路は、発光素子にピクセル電流を供給する駆動トランジスタと、駆動トランジスタのゲートソース間の電圧をプログラミングする少なくとも一つ以上のスイッチングトランジスタと、キャパシターとを含むことができる。スイッチングトランジスタとキャパシターなどは駆動トランジスタの閾値電圧の変化を補償することができる連結構造に設計されて補償回路の機能を有することができる。

駆動トランジスタで生成されるピクセル電流は駆動トランジスタの閾値電圧とゲートソース間の電圧によって決定される。このような電界発光表示装置で所望の輝度を具現するためには、一つ目、駆動トランジスタのゲートソース間の電圧がプログラミングされるときに駆動トランジスタのヒステリシス特性に影響をより少なく受けなければならなく、二つ目、駆動トランジスタの閾値電圧の変化がピクセル電流に影響を及ぼさないように補償回路が最適に設計されなければならなく、三つ目、発光素子が発光するうちにも駆動トランジスタのゲート電圧がプログラミングされた電圧に一定に維持されなければならない。

したがって、本明細書に開示された実施例はこのような状況を勘案したものであり、駆動トランジスタのゲートソース間の電圧がプログラミングされるに先立ち、駆動トランジスタのヒステリシス特性を緩和して駆動トランジスタの閾値電圧の変化を最適に補償するようにした電界発光表示装置を提供する。

また、本明細書に開示された実施例は、発光素子が発光するうちにも駆動トランジスタのゲート電圧がプログラミングされた電圧に一定に維持されるようにした電界発光表示装置を提供する。

本発明の実施例による電界発光表示装置は複数のピクセルを有する。前記ピクセルのそれぞれは、第１ノードに連結されたゲート電極と第３ノードに連結されたソース電極と第４ノードに連結されたドレイン電極とを有し、前記第３ノードに高電位ピクセル電圧が印加されるとき、データ電圧に相応するピクセル電流を生成する駆動トランジスタと、前記第１ノードと第２ノードとの間に連結された第１キャパシターと、前記第２ノードと前記高電位ピクセル電圧の入力端子との間に連結された第２キャパシターを有し、第１スキャン信号、前記第１スキャン信号と位相が反対の第２スキャン信号、前記第１スキャン信号より位相が遅い第３スキャン信号、前記第１スキャン信号より位相が先立つ第４スキャン信号、及びエミッション信号を基準に前記駆動トランジスタのゲートソース間の電圧を制御する内部補償部と、前記第４ノードに連結される第５ノードと低電位ピクセル電圧の入力端子との間に連結された発光素子とを含む。前記内部補償部は、前記プログラミング期間内に第１初期化電圧とデータ電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記閾値電圧を含む第１レベルに制御し、前記プログラミング期間に先立つ前記エージング期間内に前記第１初期化電圧より高い第２初期化電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記第１レベルより高い第２レベルに制御する。

本明細書に開示された実施例は、プログラミング期間に先立つエージング期間を用いて駆動トランジスタに相対的に強いオンバイアスを印加して駆動トランジスタのヒステリシス特性をプログラミングに先立って予め緩和することにより、駆動トランジスタの閾値電圧の変化を最適に補償することができる。

本明細書に開示された実施例は、ピクセル回路に内部補償部を含ませることにより、駆動トランジスタの閾値電圧の変化がピクセル電流に反映されないようにして画質を向上させることができる。

本明細書に開示された実施例は、駆動トランジスタのゲート電極に直接的又は間接的に連結されたスイッチングトランジスタをオフ特性の良い酸化物トランジスタから具現することにより、発光素子が発光するうちにも駆動トランジスタのゲート電圧をプログラミングされた電圧に一定に維持するようにして画質を向上させることができる。

本発明の実施例による電界発光表示装置を示すブロック図である。 図１の電界発光表示装置がＬＲＲ（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ）駆動（又は低速駆動）することができることを示す図である。 図１の電界発光表示装置に含まれた一ピクセルの等価回路図である。 図３に示すピクセル回路の駆動波形図である。 図４のＰ１区間に対するピクセルの動作に係わる図である。 図４のＰ１区間に対するピクセルの動作に係わる図である。 図４のＰ２区間に対するピクセルの動作に係わる図である。 図４のＰ２区間に対するピクセルの動作に係わる図である。 図４のＰ３区間に対するピクセルの動作に係わる図である。 図４のＰ３区間に対するピクセルの動作に係わる図である。 図４のＰ４区間に対するピクセルの動作に係わる図である。 図４のＰ４区間に対するピクセルの動作に係わる図である。 図４のＰ５区間に対するピクセルの動作に係わる図である。 図４のＰ５区間に対するピクセルの動作に係わる図である。 図４のＰ６区間に対するピクセルの動作に係わる図である。 図４のＰ６区間に対するピクセルの動作に係わる図である。

以下、添付図面に基づいて好適な実施例を詳細に説明する。明細書全般にわたって同じ参照番号は実質的に同じ構成要素を意味する。以下の説明で、この明細書の内容に係わる公知の機能又は構成についての具体的な説明が不必要に内容の理解をあいまいにするか妨げることができると判断される場合、その詳細な説明を省略する。

電界発光表示装置において、ピクセル回路とゲート駆動回路はＮチャネルトランジスタ（ＮＭＯＳ）とＰチャネルトランジスタ（ＰＭＯＳ）のいずれか一つ以上を含むことができる。トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースはキャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内でキャリアはソースから流れ始める。ドレインはトランジスタからキャリアが外部に出る電極である。トランジスタからのキャリアはソースからドレインに流れる。Ｎチャネルトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインに電子が流れるようにソース電圧がドレイン電圧より低い電圧を有する。Ｎチャネルトランジスタにおいて電流の方向はドレインからソース側に流れる。Ｐチャネルトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインに正孔が流れるようにソース電圧がドレイン電圧より高い。Ｐチャネルトランジスタにおいて正孔がソースからドレイン側に流れるから、電流がソースからドレイン側に流れる。トランジスタのソースとドレインは固定されたものではないということに気を付けなければならない。例えば、ソースとドレインは印加電圧によって変更されることができる。したがって、トランジスタのソースとドレインによって発明が制限されない。以下の説明で、トランジスタのソースとドレインを第１及び第２電極と言う。

ピクセルに印加されるスキャン信号（又はゲート信号）はゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）との間でスイング（ｓｗｉｎｇ）する。ゲートオン電圧はトランジスタの閾値電圧より高い電圧に設定され、ゲートオフ電圧はトランジスタの閾値電圧より低い電圧に設定される。トランジスタはゲートオン電圧に応答してターンオン（ｔｕｒｎ−ｏｎ）される反面、ゲートオフ電圧に応答してターンオフ（ｔｕｒｎ−ｏｆｆ）される。Ｎチャネルトランジスタの場合、ゲートオン電圧はゲートハイ電圧（Ｇａｔｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ、ＶＧＨ）であり得、ゲートオフ電圧はゲートロー電圧（Ｇａｔｅ Ｌｏｗ Ｖｏｌｔａｇｅ、ＶＧＬ）であり得る。Ｐチャネルトランジスタの場合、ゲートオン電圧はゲートロー電圧ＶＧＬであり得、ゲートオフ電圧はゲートハイ電圧ＶＧＨであり得る。

電界発光表示装置のピクセルのそれぞれは、発光素子と、ゲートソース間の電圧によってピクセル電流を生成して発光素子を駆動させる駆動素子とを含む。発光素子は、アノード電極、カソード電極及びこれらの電極の間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）、発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ、ＥＭＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）、電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）などを含むことができるが、これに限定されない。発光素子にピクセル電流が流れるとき、正孔輸送層（ＨＴＬ）を通過した正孔と電子輸送層（ＥＴＬ）を通過した電子が発光層（ＥＭＬ）に移動して励起子が形成され、その結果、発光層（ＥＭＬ）が可視光を放出することができる。

駆動素子は、ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のようなトランジスタから具現されることができる。駆動トランジスタは、ピクセルの間に電気的特性（例えば、閾値電圧）が均一でなければならないが、工程偏差と素子特性偏差によってピクセルの間に差があり得る。駆動トランジスタの電気的特性はディスプレイ駆動時間の経過によって変わることもでき、変わる程度でピクセルの間に差があり得る。このような駆動トランジスタの電気的特性偏差を補償するために、電界発光表示装置に内部補償方法を適用することができる。内部補償方法は、ピクセル回路の内部に補償部を含むことにより、駆動トランジスタの電気的特性変化がピクセル電流に影響を及ぼすことができないようにすることである。

最近、電界発光表示装置のピクセル回路に含まれた一部のトランジスタを酸化物トランジスタから具現する試みが増えている。酸化物トランジスタは、半導体物質として、ポリシリコンの代わりに、酸化物（Ｏｘｉｄｅ）、すなわちＩｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）、及びＯ（酸素）を結合したＩＧＺＯという酸化物が使われる。

酸化物トランジスタは、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｉ Ｓｉｌｉｃｏｎ、以下、ＬＴＰＳという）トランジスタに比べて電子移動度が低いが、非晶質シリコントランジスタに比べては電子移動度が１０倍以上高く、製造費用の観点では非晶質シリコントランジスタよりは高いが、低温ポリシリコントランジスタよりはずっと低い利点がある。また、酸化物トランジスタの製造工程が非晶質シリコントランジスタの製造工程と同様であって既存の設備を活用することができるので、効率的な利点がある。特に、酸化物トランジスタはオフ電流が低いから、トランジスタオフ期間が相対的に長い低速駆動の際、駆動安全性及び信頼性が高い利点もある。よって、高解像度と低電力駆動が必要な大型液晶表示装置又は低温ポリシリコン工程で画面サイズに対応することができないＯＬＥＤ ＴＶに酸化物トランジスタを採用することができる。

図１は本発明の実施例による電界発光表示装置を示すブロック図である。図２は図１の電界発光表示装置がＬＲＲ（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ）駆動（又は低速駆動）することができることを示す。

図１を参照すると、本実施例の電界発光表示装置は、表示パネル１０、タイミングコントローラー１１、データ駆動回路１２、ゲート駆動回路１３、及び電源回路１６を備えることができる。図１のタイミングコントローラー１１、データ駆動回路１２及び電源回路１６は全部又は一部がドライブ集積回路内に一体化することができる。

表示パネル１０において、入力映像が表現される画面には列（Ｃｏｌｕｍｎ）方向（又は垂直方向）に延びた多数のデータライン１４と行（Ｒｏｗ）方向（又は水平方向）に延びた多数のゲートライン１５が交差し、交差領域ごとにピクセルＰＸＬがマトリックス状に配置されてピクセルアレイを形成する。

ゲートライン１５は、データライン１４に供給されるデータ電圧と初期化電圧ラインに供給される初期化電圧をピクセルに印加するための二つ以上のスキャン信号を供給する二つ以上のスキャンラインと、ピクセルを発光させるためのエミッション信号を供給するためのエミッションラインなどを含むことができる。

表示パネル１０は、高電位ピクセル電圧ＥＬＶＤＤをピクセルＰＸＬに供給するための第１電源ライン、低電位ピクセル電圧ＥＬＶＳＳをピクセルＰＸＬに供給するための第２電源ライン、ピクセル回路を初期化するための初期化電圧Ｖｉｎｔを供給するための初期化電圧ラインなどをさらに含むことができる。第１及び第２電源ラインと初期化電圧ラインは電源回路１６に連結される。第２電源ラインは多数のピクセルＰＸＬを覆う透明電極の形態に形成されることもできる。

表示パネル１０のピクセルアレイ上にタッチセンサーが配置されることができる。タッチ入力は別途のタッチセンサーを用いてセンシングされるかピクセルを介してセンシングされることができる。タッチセンサーは、オンセル（Ｏｎ−ｃｅｌｌ ｔｙｐｅ）又はアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネル（ＰＸＬ）の画面上に配置されるかピクセルアレイに内蔵されるインセル（Ｉｎ−ｃｅｌｌ ｔｙｐｅ）タッチセンサーから具現されることができる。

ピクセルアレイにおいて、同じ水平ラインに配置されるピクセルＰＸＬはデータライン１４のいずれか一つ、ゲートライン１５のいずれか一つ又は二つ以上に接続されてピクセルラインを形成する。ピクセルＰＸＬは、ゲートライン１５を介して印加されるスキャン信号とエミッション信号に応じてデータライン１４又は初期化電圧ラインと電気的に連結されてデータ電圧又は初期化電圧Ｖｉｎｔが入力され、データ電圧に相応するピクセル電流で発光素子を発光させる。同じピクセルラインに配置されたピクセルＰＸＬは同じゲートライン１５から印加されるスキャン信号とエミッション信号によって同時に動作する。

一つのピクセルユニットは、赤色サブピクセル、緑色サブピクセル、及び青色サブピクセルを含む３個のサブピクセル、又は赤色サブピクセル、緑色サブピクセル、青色サブピクセル、及び白色サブピクセルを含む４個のサブピクセルから構成されることができるが、それに限定されない。各サブピクセルは内部補償部を含むピクセル回路から具現されることができる。以下で、ピクセルはサブピクセルを意味する。

ピクセルＰＸＬは、電源回路１６から高電位ピクセル電圧ＥＬＶＤＤ、初期化電圧Ｖｉｎｔ及び低電位ピクセル電圧ＥＬＶＳＳを受け、駆動トランジスタ、発光素子及び内部補償部を備えることができ、内部補償部は、後述する図３のように、複数のスイッチングトランジスタと一つ以上のキャパシターから構成されることができる。

タイミングコントローラー１１は、外部ホストシステム（図示せず）から伝達される映像データＤＡＴＡをデータ駆動回路１２に供給する。タイミングコントローラー１１は、ホストシステムから垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、ドットクロックＤＣＬＫなどのタイミング信号を受けてデータ駆動回路１２とゲート駆動回路１３の動作タイミングを制御するための制御信号を生成する。制御信号は、ゲート駆動回路１３の動作タイミングを制御するためのゲートタイミング制御信号ＧＣＳとデータ駆動回路１２の動作タイミングを制御するためのデータタイミング制御信号ＤＣＳとを含む。

データ駆動回路１２は、データタイミング制御信号ＤＣＳに基づき、タイミングコントローラー１１から入力されるデジタル映像データＤＡＴＡをサンプリング及びラッチして並列データに変え、デジタルアナログコンバータ（以下、ＤＡＣ）を介してガンマ基準電圧によってアナログデータ電圧に変換し、そのデータ電圧を出力チャネルとデータライン１４を介してピクセルＰＸＬに供給する。データ電圧はピクセルが表現する階調に対応する値であり得る。データ駆動回路１２は複数のドライバー集積回路から構成されることができる。

データ駆動回路１２は、シフトレジスター（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、ラッチ、レベルシフター、ＤＡＣ、及びバッファーを含むことができる。シフトレジスターはタイミングコントローラー１１から入力されるクロックをシフトしてサンプリングのためのクロックを順次出力し、ラッチはシフトレジスターから順次入力されるサンプリングクロックタイミングにデジタル映像データをサンプリング及びラッチし、サンプリングされたピクセルデータを同時に出力し、レベルシフターはラッチから入力されるピクセルデータの電圧をＤＡＣの入力電圧範囲内にシフトし、ＤＡＣはレベルシフターからのピクセルデータをガンマ補償電圧に基づいてデータ電圧に変換した後、このデータ電圧をバッファーを介してデータライン１４に供給する。

ゲート駆動回路１３は、ゲート制御信号ＧＣＳに基づいてスキャン信号とエミッション信号を生成し、アクティブ期間にスキャン信号とエミッション信号を行順次方式で生成し、ピクセルラインごとに連結されたゲートライン１５に順次印加する。ゲートライン１５の特定のスキャン信号はデータライン１４のデータ電圧の供給タイミングに同期する。スキャン信号とエミッション信号はゲートオン電圧とゲートオフ電圧との間でスイングする。

ゲート駆動回路１３は、シフトレジスター、シフトレジスターの出力信号をピクセルのＴＦＴ(Thin Film Transistor)駆動に適したスイング幅に変換するためのレベルシフター及び出力バッファーなどをそれぞれ含む多数のゲートドライブ集積回路から構成されることができる。もしくは、ゲート駆動回路１３はＧＩＰ（Ｇａｔｅ Ｄｒｉｖｅ ＩＣ ｉｎ Ｐａｎｅｌ）方式で表示パネル１０の下部基板に直接形成されることもできる。ＧＩＰ方式の場合、レベルシフターはＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）上に実装され、シフトレジスターは表示パネル１０の下部基板に形成されることができる。

電源回路１６は、直流直流変換器（ＤＣ−ＤＣ Ｃｏｎｖｅｒｔｅｒ）を用いて、ホストから提供される直流入力電圧を調整してデータ駆動回路１２とゲート駆動回路１３の動作に必要なゲートオン電圧、ゲートオフ電圧ＶＧＨ、ＶＧＬなどを生成し、またピクセルアレイの駆動に必要な高電位ピクセル電圧ＥＬＶＤＤ、初期化電圧Ｖｉｎｔ及び低電位ピクセル電圧ＥＬＶＳＳを生成する。初期化電圧Ｖｉｎｔは、第１初期化電圧と、前記第１初期化電圧より高い第２初期化電圧とを含むことができる。第２初期化電圧は駆動トランジスタのヒステリシス特性を緩和するためのエージング動作に必要なものである。

ホストシステムは、モバイル機器、ウェアラブル機器及び仮想／拡張現実機器などにおいてＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）になることができる。もしくは、ホストシステムは、テレビシステム、セットトップボックス、ナビゲーションシステム、パソコン、及びホームシアターシステムなどのメインボードであり得るが、これに限定されるものではない。

図２は図１の電界発光表示装置がＬＲＲ（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ）駆動（又は低速駆動）することができることを示す。

図２を参照すると、本実施例の電界発光表示装置は、消費電力を減らすためにＬＲＲ駆動を採用することができる。図２の（Ｂ）に示すＬＲＲ駆動は、（Ａ）に示す６０Ｈｚ駆動に比べ、データ電圧が書き込まれる映像フレームの数を減らす。６０Ｈｚ駆動は１秒に６０個の映像フレームが再現され、６０個の映像フレームの全てでデータ電圧の書込動作が行われる。これに対し、ＬＲＲ駆動は、６０個の映像フレームの一部の映像フレームでのみデータ電圧が書き込まれ、残りの映像フレームでは先行の映像フレームで書き込まれたデータ電圧をそのまま維持する。言い換えれば、前記残りの映像フレームではデータ駆動回路１２とゲート駆動回路１３の出力動作が中止されるので、消費電力が減る効果がある。ＬＲＲ駆動は静止映像又は映像変化の少ない動画に採用されることができ、データ電圧のアップデート周期が６０Ｈｚ駆動に比べて長い。よって、ピクセル回路において駆動トランジスタのゲートソース間の電圧が維持される時間は、６０Ｈｚ駆動時と比べてＬＲＲ駆動時においてより長い。ＬＲＲ駆動の際には駆動トランジスタのゲートソース間の電圧を所望の時間の間に維持させることが必要であり、このために、駆動トランジスタのゲート電極に直接的又は間接的に連結されたスイッチングトランジスタはオフ特性の良い酸化物トランジスタから具現されることが好ましい。一方、本実施例は入力映像の特性によって６０Ｈｚ駆動とＬＲＲ駆動を選択的に採択することができる。

図３は図１の電界発光表示装置に含まれた一ピクセルの等価回路図である。そして、図４は図３に示すピクセル回路の駆動波形図である。以下の説明で、トランジスタの第１電極はソース電極とドレイン電極のいずれか一つであり得、トランジスタの第２電極はソース電極とドレイン電極の他の一つであり得る。

図３を参照すると、ピクセル回路は、データライン１４、第１スキャンラインＡ、第２スキャンラインＢ、第３スキャンラインＣ、第４スキャンラインＤ及びエミッションラインＥに連結される。ピクセル回路はデータライン１４からデータ電圧Ｖｄａｔａを受け、第１スキャンラインＡから第１スキャン信号ＳＮ（ｎ−２）を受け、第２スキャンラインＢから第２スキャン信号ＳＰ（ｎ−２）を受け、第３スキャンラインＣから第３スキャン信号ＳＮ（ｎ）を受け、第４スキャンラインＤから第４スキャン信号ＳＮ（ｎ−３）を受け、エミッションラインＥからエミッション信号ＥＭを受ける。第１スキャン信号ＳＮ（ｎ−２）と第２スキャン信号ＳＰ（ｎ−２）は互いに逆位相を成す。第３スキャン信号ＳＮ（ｎ）は第１スキャン信号ＳＮ（ｎ−２）より位相が遅く、第４スキャン信号ＳＮ（ｎ−３）は第１スキャン信号ＳＮ（ｎ−２）より位相が先立つ。

図３及び図４を参照すると、ピクセル回路は、駆動トランジスタＤＴ、発光素子ＥＬ、及び内部補償部を含んでなることができる。

駆動トランジスタＤＴは、データ電圧Ｖｄａｔａに相応するように発光素子ＥＬを駆動することができるピクセル電流を生成する。駆動トランジスタＤＴの第１電極が第３ノードＮ３に連結され、第２電極が第４ノードＮ４に連結され、ゲート電極が第１ノードＮ１に連結される。

発光素子ＥＬは、第５ノードＮ５に連結されたアノード電極と、低電位ピクセル電圧ＥＬＶＳＳの入力端子に連結されたカソード電極と、両電極の間に位置する発光層とを含む。発光素子ＥＬは有機発光層を含む有機発光層を含む有機発光ダイオードから具現されるか又は無機発光層を含む無機発光ダイオードから具現されることができる。

内部補償部は駆動トランジスタＤＴの閾値電圧を補償するとともに駆動トランジスタＤＴのヒステリシス特性を緩和するためのものであり、７個のスイッチングトランジスタＴ１〜Ｔ７と２個のキャパシターＣｓｔ１、Ｃｓｔ２から構成されることができる。ここで、スイッチングトランジスタの少なくとも一部が酸化物トランジスタから構成されることができる。

内部補償部は、第１ノードＮ１と第２ノードＮ２との間に連結された第１キャパシターＣｓｔ１と、第２ノードＮ２と高電位ピクセル電圧ＥＬＶＤＤの入力端子との間に連結された第２キャパシターＣｓｔ２とを有し、第１スキャン信号ＳＮ（ｎ−２）、第１スキャン信号ＳＮ（ｎ−２）と位相が反対の第２スキャン信号ＳＰ（ｎ−２）、第１スキャン信号ＳＮ（ｎ−２）より位相が遅い第３スキャン信号ＳＮ（ｎ）、第１スキャン信号ＳＮ（ｎ−２）より位相が先立つ第４スキャン信号ＳＮ（ｎ−３）、及びエミッション信号ＥＭを基準に、所定のエージング期間Ｐ３とプログラミング期間Ｐ４、Ｐ５に複数のスイッチングトランジスタの動作によって第１〜第５ノードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５の電圧を制御してプログラミング期間Ｐ４、Ｐ５に引き続く発光期間Ｐ６に駆動トランジスタの閾値電圧が駆動トランジスタＤＴのゲートソース間の電圧に反映されるようにする役割を果たす。発光期間Ｐ６に駆動トランジスタＤＴのゲートソース間の電圧に駆動トランジスタの閾値電圧が反映されれば、駆動トランジスタＤＴに流れるピクセル電流は駆動トランジスタの閾値電圧の変化に実質的に影響されなくなる。これにより、駆動トランジスタの閾値電圧の変化がピクセルの内部で補償される。

プログラミング期間Ｐ４、Ｐ５は、初期化期間Ｐ４と、初期化期間Ｐ４に引き続くデータ書込期間Ｐ５とを含む。内部補償部は、初期化期間Ｐ４の間に前記第１初期化電圧Ｖ１が第１、第４及び第５ノードＮ１、Ｎ４、Ｎ５に印加されるようにスイッチングトランジスタの動作を制御し、データ書込期間Ｐ５の間にデータ電圧Ｖｄａｔａが第２ノードＮ２に印加されるようにスイッチングトランジスタの動作を制御することができる。

第１スイッチングトランジスタＴ１は第４ノードＮ４に初期化電圧Ｖｉｎｔを印加するためのものである。第１スイッチングトランジスタＴ１の第１電極と第２電極の一つは初期化電圧Ｖｉｎｔの入力端子に連結され、他の一つは第４ノードＮ４に連結され、ゲート電極は第４スキャン信号ＳＮ（ｎ−３）を受けるように第４スキャンラインＤに連結される。

第２スイッチングトランジスタＴ２は第２ノードＮ２に駆動トランジスタＤＴの閾値電圧を印加するためのものである。第２スイッチングトランジスタＴ２の第１電極と第２電極の一つは第２ノードＮ２に連結され、他の一つは第３ノードＮ３に連結され、ゲート電極は第１スキャン信号ＳＮ（ｎ−２）を受けるように第１スキャンラインＡに連結される。

第３スイッチングトランジスタＴ３はデータライン14のデータ電圧Ｖｄａｔａを第２ノードＮ２に供給するためのものである。第３スイッチングトランジスタＴ３の第１電極と第２電極の一つはデータライン14に連結され、他の一つは第２ノードＮ２に連結され、ゲート電極は第３スキャン信号ＳＮ（ｎ）を受けるように第３スキャンラインＣに連結される。

第４スイッチングトランジスタＴ４は駆動トランジスタＤＴのゲート電極、つまり第１ノードＮ１に初期化電圧Ｖｉｎｔを供給するためのものである。第４スイッチングトランジスタＴ４の第１電極と第２電極の一つは第４ノードＮ４に連結され、他の一つは第１ノードＮ１に連結され、ゲート電極は第１スキャン信号ＳＮ（ｎ−２）を受けるように第１スキャンラインＡに連結される。

第５スイッチングトランジスタＴ５と第６スイッチングトランジスタＴ６は発光素子ＥＬの発光を制御するためのものである。第５スイッチングトランジスタＴ５の第１電極と第２電極の一つは高電位ピクセル電圧ＥＬＶＤＤの入力端子に連結され、他の一つは第３ノードＮ３に連結され、ゲート電極はエミッション信号ＥＭを受けるようにエミッションラインＥに連結される。そして、第６スイッチングトランジスタＴ６の第１電極と第２電極の一つは第４ノードＮ４に連結され、他の一つは第５ノードＮ５に連結され、ゲート電極はエミッション信号ＥＭを受けるようにエミッションラインＥに連結される。

第７スイッチングトランジスタＴ７は発光素子ＥＬのアノード電極に初期化電圧Ｖｉｎｔを供給するためのものである。第７スイッチングトランジスタＴ７の第１電極と第２電極の一つは発光素子ＥＬのアノード電極に連結され、他の一つは初期化電圧Ｖｉｎｔの入力端子に連結され、ゲート電極は第２スキャン信号ＳＰ（ｎ−２）を受けるように第２スキャンラインＢに連結される。

第１ストレージキャパシターＣｓｔ１は第１ノードＮ１と第２ノードＮ２との間に連結され、初期化期間Ｐ４に駆動トランジスタＤＴの閾値電圧を保存する。

第２ストレージキャパシターＣｓｔ２はデータ書込期間Ｐ５にデータ電圧Ｖｄａｔａを保存する役割を果たす。第２ストレージキャパシターＣｓｔ２の第１電極と第２電極の一つは第２ノードＮ２に連結され、他の一つは高電位ピクセル電圧ＥＬＶＤＤの入力端子に連結される。

駆動トランジスタＤＴに流れるピクセル電流は発光期間Ｐ６に駆動トランジスタＤＴのゲートソース間の電圧、つまり第１ノードＮ１と第３ノードＮ３の電圧によって決定される。発光期間Ｐ６に第３ノードＮ３の電圧は高電位ピクセル電圧ＥＬＶＤＤに固定されるが、第１ノードＮ１の電圧は第１及び第４スイッチングトランジスタＴ１、Ｔ４のオフ特性に影響される。これは、発光期間Ｐ６に第１及び第４スイッチングトランジスタＴ１、Ｔ４のオフによって第１ノードＮ１がフローティング（ｆｌｏａｔｉｎｇ）状態になるからである。よって、第１及び第４スイッチングトランジスタＴ１、Ｔ４はオフ特性の良い（すなわち、オフカレントが低い）Ｎタイプ酸化物トランジスタから具現されることが好ましい。また、発光期間にオフ状態を維持する第２及び第３スイッチングトランジスタＴ２、Ｔ３も第１ストレージキャパシターＣｓｔ１を介してのカップリング作用によって第１ノードＮ１の電圧に影響を及ぼすことができるから、オフ特性の良い（すなわち、オフカレントが低い）Ｎタイプ酸化物トランジスタから具現されることが好ましい。一方、駆動トランジスタＤＴはピクセル電流を生成するから、電子移動度特性の良いＰタイプＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｉ Ｓｉｌｉｃｏｎ）トランジスタから具現されることが好ましい。同様に、第５〜第７スイッチングトランジスタＴ５、Ｔ６、Ｔ７もＰタイプＬＴＰＳトランジスタから具現されることができる。Ｐチャネルトランジスタにおいて、トランジスタをターンオンさせるゲートオン電圧はゲートロー電圧ＶＧＬになり、トランジスタをターンオフさせるゲートオフ電圧はゲートハイ電圧ＶＧＨである。Ｎチャネルトランジスタにおいて、トランジスタターンオンさせるゲートオン電圧はゲートハイ電圧ＶＧＨになってトランジスタをターンオフさせるゲートオフ電圧はゲートロー電圧ＶＧＬである。

発光期間Ｐ６の間に駆動トランジスタＤＴに流れるピクセル電流はプログラミング期間Ｐ４、Ｐ５にセットされた駆動トランジスタＤＴのゲートソース間の電圧、つまり第１ノードＮ１と第３ノードＮ３の電圧によって決定される。駆動トランジスタＤＴのゲートソース間の電圧には駆動トランジスタＤＴの閾値電圧が反映されているから、駆動トランジスタＤＴの閾値電圧の変化に構わず、所望のピクセル電流を得ることができるようになる。このように、閾値電圧補償効果を発揮するためには、プログラミング段階で駆動トランジスタＤＴのゲートソース間の電圧が正確にセットされなければならない。

駆動トランジスタＤＴのゲートソース間の電圧は駆動トランジスタＤＴのヒステリシス特性に影響されるから、内部補償部はプログラミング期間Ｐ４、Ｐ５に先立つエージング期間Ｐ３を用いて駆動トランジスタＤＴに相対的に強いオンバイアスを印加し、駆動トランジスタのヒステリシス特性をプログラミングに先立って予め緩和する。

具体的に説明すれば、内部補償部は、プログラミング期間Ｐ４、Ｐ５内に第１初期化電圧Ｖ１とデータ電圧Ｖｄａｔａに基づいて駆動トランジスタＤＴのゲートソース間の電圧を閾値電圧を含む第１レベルに制御する。特に、内部補償部は、プログラミング期間Ｐ４、Ｐ５に先立つエージング期間Ｐ３内に第１初期化電圧Ｖ１より高い第２初期化電圧Ｖ２、ＶＧＨに基づいて駆動トランジスタＤＴのゲートソース間の電圧を第１レベルより高い第２レベルに制御することにより、プログラミングに先立って駆動トランジスタＤＴのヒステリシス特性を緩和する。ここで、第１レベル及び第２レベルのゲートソース間の電圧によって駆動トランジスタＤＴはオンバイアス状態になり、駆動トランジスタＤＴのオンバイアス電圧（すなわち、ゲートソース間の電圧）はプログラミング期間Ｐ４、Ｐ５に比べてエージング期間Ｐ３においてより高い。言い換えれば、駆動トランジスタＤＴのオンチャネル抵抗はプログラミング期間Ｐ４、Ｐ５に比べてエージング期間Ｐ３においてより小さい。

図４で、ヒステリシス緩和期間はエージング期間Ｐ３のみ含んで具現されることもできる。この場合、エージング期間Ｐ３に駆動トランジスタＤＴのオンバイアス電圧（すなわち、ゲートソース間の電圧）は“Ｖ２−以前フレームプログラミング電圧”になる。

一方、図４で、ヒステリシス緩和期間はプリ初期化期間Ｐ１、Ｐ２とエージング期間Ｐ３の全てを含んで具現されることもできる。このために、内部補償部は、エージング期間Ｐ３に先立ってプリ初期化期間Ｐ１、Ｐ２をさらに設定し、プリ初期化期間Ｐ１、Ｐ２内に第１初期化電圧Ｖ１が第１、第４、及び第５ノードＮ１、Ｎ４、Ｎ５に印加されるようにスイッチングトランジスタの動作をさらに制御することができる。エージング効果は駆動トランジスタＤＴのオンバイアス電圧（すなわち、ゲートソース間の電圧）に比例して向上する。プリ初期化期間Ｐ１、Ｐ２を介して駆動トランジスタＤＴのゲート電圧（すなわち、第１ノードＮ１の電圧）を第１初期化電圧Ｖ１に予め低めれば、プリ初期化期間Ｐ１、Ｐ２なしにすぐエージング期間Ｐ３に進入するときに比べて駆動トランジスタＤＴのオンバイアス電圧（すなわち、ゲートソース間の電圧）がより高くなる。すなわち、“Ｖ２−Ｖｔｈ−Ｖ１”は“Ｖ２−以前フレームプログラミング電圧”より高い。よって、エージング期間Ｐ３に先立ってプリ初期化期間Ｐ１、Ｐ２をさらに設定すれば、エージング効果が極大化する利点がある。

ただ、エージング期間Ｐ３に先立ってプリ初期化期間Ｐ１、Ｐ２がさらに設定されるように、第１スキャン信号ＳＮ（ｎ−２）、第２スキャン信号ＳＰ（ｎ−２）及び第４スキャン信号ＳＮ（ｎ−３）はそれぞれプリ初期化期間Ｐ１、Ｐ２内に第１次オンレベルで入力された後、プログラミング期間Ｐ４、Ｐ５内に第２次オンレベルで入力されることができる。

もちろん、プリ初期化期間Ｐ１、Ｐ２がないとしても駆動可能であるから、第１スキャン信号ＳＮ（ｎ−２）、第２スキャン信号ＳＰ（ｎ−２）及び第４スキャン信号ＳＮ（ｎ−３）は一回ずつのみオンレベルで入力されることもできる。

図５ａ〜図１０ｂは図４のＰ１〜Ｐ６区間に対するピクセルの動作に係わる図である。図５ａ〜図１０ｂで、Ｐ１、Ｐ２はプリ初期化期間、Ｐ３はエージング期間、Ｐ４は初期化期間、Ｐ５はデータ書込期間、及びＰ６は発光期間をそれぞれ意味する。

図５ａ及び図５ｂを参照すると、第１期間Ｐ１に第１〜第３スキャン信号ＳＮ（ｎ−２）、ＳＮ（ｎ）、ＳＰ（ｎ−２）及びエミッション信号ＥＭはいずれもゲートオフ電圧であり、第４スキャン信号ＳＮ（ｎ−３）はゲートオン電圧である。第１スイッチングトランジスタＴ１はターンオンされ、第４ノードに第１初期化電圧Ｖ１を印加する。一方、第２〜第７スイッチングトランジスタＴ２〜Ｔ７及び駆動トランジスタＤＴはターンオフされ、第１、第２、第３及び第５ノードＮ１、Ｎ２、Ｎ３、Ｎ５は以前状態の電圧を維持するかその電圧状態が分からない。

図６ａ及び図６ｂを参照すると、第２期間Ｐ２内に第１、第２及び第４スキャン信号ＳＮ（ｎ−２）、ＳＰ（ｎ−２）、ＳＮ（ｎ−３）がゲートオン電圧であり、第３スキャン信号ＳＮ（ｎ）とエミッション信号ＥＭがゲートオフ電圧である。ゲートオン電圧の第１、第２及び第４スキャン信号ＳＮ（ｎ−２）、ＳＰ（ｎ−２）、ＳＮ（ｎ−３）によって第１、第２、第４及び第７スイッチングトランジスタＴ１、Ｔ２、Ｔ４、Ｔ７がターンオンされ、第１及び第４スイッチングトランジスタＴ１、Ｔ４を介して第１ノードＮ１に第１初期化電圧Ｖ１が供給され、第１スイッチングトランジスタＴ１と駆動トランジスタＤＴを介して第２〜第４ノードＮ２、Ｎ３、Ｎ４に電流が流れるようになる。すなわち、第１スイッチングトランジスタＴ１→駆動トランジスタＤＴ→第２スイッチングトランジスタＴ２に又は反対方向に電流の流れが発生し、第２ノードＮ２の電圧と第３ノードＮ３の電圧は第１初期化電圧Ｖ１より駆動トランジスタＤＴの閾値電圧Ｖｔｈだけ低くなり、駆動トランジスタＤＴがターンオフされるまで電位が下降（又は上昇）する。よって、第２期間Ｐ２が終わるときには、第１ノードＮ１の電圧が第１初期化電圧Ｖ１になり、第２及び第３ノードＮ２、Ｎ３の電圧は初期化電圧Ｖｉｎｔより駆動トランジスタＤＴの閾値電圧Ｖｔｈだけ低くなった電圧（Ｖ１−Ｖｔｈ）又はその付近になる。

図７ａ及び図７ｂのように、第３期間Ｐ３に第４スキャン信号ＳＮ（ｎ−３）はゲートオン電圧であり、第１〜第３スキャン信号ＳＮ（ｎ−２）、ＳＮ（ｎ）、ＳＰ（ｎ−２）及びエミッション信号ＥＭはいずれもゲートオフ電圧である。駆動トランジスタＤＴはオン状態を維持し、ゲートオン電圧の第４スキャン信号ＳＮ（ｎ−３）によって第１スイッチングトランジスタＴ１がターンオンされる。これにより、第１初期化電圧Ｖ１より高い第２初期化電圧Ｖ２が第４ノードＮ４に充電されるとともに第１初期化電圧Ｖ１より高い初期化電圧（Ｖ２−Ｖｔｈ）が第３ノードＮ３に充電される。駆動トランジスタＤＴのオンバイアス電圧（ゲートソース間の電圧）は“Ｖ２−Ｖｔｈ−Ｖ１”になり、このようなオンバイアス電圧によって駆動トランジスタＤＴのヒステリシス特性が緩和される。一方、第２〜第７スイッチングトランジスタＴ２〜Ｔ７はいずれもターンオフされる。

図８ａ及び図８ｂを参照すると、第４期間Ｐ４内に第１、第２及び第４スキャン信号ＳＮ（ｎ−２）、ＳＰ（ｎ−２）、ＳＮ（ｎ−３）がゲートオン電圧であり、第３スキャン信号ＳＮ（ｎ）とエミッション信号ＥＭがゲートオフ電圧である。ゲートオン電圧の第１、第２及び第４スキャン信号ＳＮ（ｎ−２）、ＳＰ（ｎ−２）、ＳＮ（ｎ−３）によって第１、第２、第４及び第７スイッチングトランジスタＴ１、Ｔ２、Ｔ４、Ｔ７がターンオンされ、第１及び第４スイッチングトランジスタＴ１、Ｔ４を介して第１ノードＮ１に第１初期化電圧Ｖ１が供給され、第１スイッチングトランジスタＴ１と駆動トランジスタＤＴを介して第２〜第４ノードＮ２、Ｎ３、Ｎ４に電流が流れるようになる。すなわち、第１スイッチングトランジスタＴ１→駆動トランジスタＤＴ→第２スイッチングトランジスタＴ２に又は反対方向に電流の流れが発生し、第２ノードＮ２の電圧と第３ノードＮ３の電圧は第１初期化電圧Ｖ１より駆動トランジスタＤＴの閾値電圧Ｖｔｈだけ低くなり、駆動トランジスタＤＴがターンオフされるまで電位が下降（又は上昇）する。よって、第４期間Ｐ４が終わるときには、第１ノードＮ１の電圧が第１初期化電圧Ｖ１になり、第２及び第３ノードＮ２、Ｎ３の電圧は初期化電圧Ｖｉｎｔより駆動トランジスタＤＴの閾値電圧Ｖｔｈだけ低くなった電圧（Ｖ１−Ｖｔｈ）又はその付近になる。ここで、第１ストレージキャパシターＣｓｔ１には駆動トランジスタＤＴの閾値電圧Ｖｔｈが保存される。

第４期間Ｐ４の初期に、第１ノードＮ１の電位がすぐ第１初期化電圧Ｖ１になり、第１ノードＮ１の初期化電圧Ｖ１と高電位ピクセル電圧ＥＬＶＤＤとの間の電位差が第１及び第２ストレージキャパシターＣｓｔ１、Ｃｓｔ２によって分配され、分配された電位が第２ノードＮ２にすぐ形成される。その後、第２ノードＮ２の電位は第１初期化電圧Ｖ１による電流によって第１初期化電圧Ｖ１と閾値電圧Ｖｔｈを反映した電圧（Ｖ１−Ｖｔｈ）になる。よって、第２ノードＮ２の電位の定着時間が長くなくなる。

図９ａ及び図９ｂを参照すると、第５期間Ｐ５内で第３スキャン信号ＳＮ（ｎ）がゲートオン電圧であり、残りのスキャン信号ＳＮ（ｎ−３）、ＳＮ（ｎ−２）、ＳＰ（ｎ−２）とエミッション信号ＥＭがゲートオフ電圧である。ゲートオン電圧の第３スキャン信号ＳＮ（ｎ）によって第３スイッチングトランジスタＴ３がターンオンされ、データライン14から第２ノードＮ２にデータ電圧Ｖｄａｔａが供給される。

第５期間Ｐ５に、第１ストレージキャパシターＣｓｔ１の両側電位差をそのまま維持しながら第２ノードＮ２がデータ電圧Ｖｄａｔａになるから、第１ノードＮ１の電圧はデータ電圧Ｖｄａｔａに駆動トランジスタＤＴの閾値電圧Ｖｔｈを足した値（α（Ｖｄａｔａ＋Ｖｔｈ））になる。ここで、“α”は第１ストレージキャパシターＣｓｔ１の容量／第１ストレージキャパシターＣｓｔ１の容量＋第１ノードＮ１に連結された寄生容量の総和）である。第１ストレージキャパシターＣｓｔ１の容量が第１ノードＮ１に連結された寄生容量の総合よりずっと大きいため、“α”は１に近くて無視することができる。

第５期間Ｐ５には、第１ストレージキャパシターＣｓｔ１に蓄積された電荷量は変わらず、ただ第１ストレージキャパシターＣｓｔ１の両側電極の電位が同じ速度で変わるばかりである。よって、第５期間Ｐ５に第１ノードＮ１の電位がデータ電圧Ｖｄａｔａ（正確には閾値電圧を反映したデータ電圧）に設定される時間が減る。

第５期間Ｐ５に、第１ノードＮ１の電圧は“α（Ｖｄａｔａ＋Ｖｔｈ）”であり、第２ノードＮ２の電圧はデータ電圧Ｖｄａｔａであり、第３ノードＮ３の電圧は“Ｖ１−Ｖｔｈ”であり、第４ノードＮ４の電圧は第１初期化電圧Ｖ１である。

図１０ａ及び図１０ｂを参照すると、第６期間Ｐ６に第１〜第４スキャン信号ＳＮ（ｎ−３）、ＳＮ（ｎ−２）、ＳＮ（ｎ）、ＳＰ（ｎ−２）はゲートオフ電圧であり、エミッション信号ＥＭはゲートオン電圧になる。第１〜第４及び第７スイッチングトランジスタＴ１〜Ｔ４、Ｔ７はいずれもターンオフされるが、エミッション信号ＥＭによって第５及び図６スイッチングトランジスタＴ５、Ｔ６がターンオンされる。そして、第３ノードＮ３に高電位ピクセル電圧ＥＬＶＤＤが入力され、第１ノードＮ１の電圧が高電位ピクセル電圧ＥＬＶＤＤより低い電圧値（α（Ｖｄａｔａ＋Ｖｔｈ））を維持するので、駆動トランジスタＤＴがターンオンされてピクセル電流を流す。このようなピクセル電流は発光素子ＥＬに印加されて発光素子ＥＬを発光させる。

ピクセル電流（I_EL）は、駆動トランジスタＤＴのゲートソース電圧Ｖｇｓから駆動トランジスタＤＴの閾値電圧Ｖｔｈを差し引いた値の二乗に比例する。これは下記の式１のように表現できる。

式１から分かるように、駆動トランジスタＤＴの閾値電圧Ｖｔｈ成分がピクセル電流（Ｉ＿ＥＬ）の関係式から消去されるので、駆動トランジスタＤＴの閾値電圧の変化に構わず、ピクセル電流（I_EL）が決定されることができる。ピクセル電流（I_EL）はデータ電圧Ｖｄａｔａと高電位ピクセル電圧ＥＬＶＤＤとの間の差に相応する値で発光素子ＥＬを発光させることができる。発光素子ＥＬのアノード電極の電位はピクセル電流（ I_EL）によってターンオン電圧（ＥＬＶＳＳ＋Ｖｅｌ）まで上昇し、この上昇時点から発光素子ＥＬの発光が始まる。

以上説明した内容から当業者であれば本発明の技術思想を逸脱しない範疇内で多様な変更及び修正が可能であるというのが分かるであろう。よって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならないであろう。

１０ 表示パネル
１１ タイミングコントローラー
１２ データ駆動回路
１３ ゲート駆動回路
１４ データライン
１５ ゲートライン
１６ 電源回路

Claims (20)

1. 複数のピクセルを有する電界発光表示装置であって、
   前記ピクセルのそれぞれは、
   第１ノードに連結されたゲート電極と第３ノードに連結されたソース電極と第４ノードに連結されたドレイン電極とを有し、前記第３ノードに高電位ピクセル電圧が印加されるとき、データ電圧に相応するピクセル電流を生成する駆動トランジスタと、
   前記第１ノードと第２ノードとの間に連結された第１キャパシターと、前記第２ノードと前記高電位ピクセル電圧の入力端子との間に連結された第２キャパシターを有し、第１スキャン信号、前記第１スキャン信号と位相が反対の第２スキャン信号、前記第１スキャン信号より位相が遅い第３スキャン信号、前記第１スキャン信号より位相が先立つ第４スキャン信号、及びエミッション信号を基準に前記駆動トランジスタのゲートソース間の電圧を制御する内部補償部と、
   前記第４ノードに連結される第５ノードと低電位ピクセル電圧の入力端子との間に連結された発光素子とを含む、電界発光表示装置。
2. 前記内部補償部は、
   前記第１〜第４スキャン信号と前記エミッション信号を基準に決定されたエージング期間とプログラミング期間に複数のスイッチングトランジスタの動作によって前記第１〜第５ノードの電圧を制御し、前記プログラミング期間に引き続く発光期間に前記駆動トランジスタの閾値電圧が前記駆動トランジスタのゲートソース間に反映されるように制御する、請求項１に記載の電界発光表示装置。
3. 前記内部補償部は、
   前記プログラミング期間内に第１初期化電圧とデータ電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記閾値電圧を含む第１レベルに制御し、
   前記プログラミング期間に先立つ前記エージング期間内に前記第１初期化電圧より高い第２初期化電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記第１レベルより高い第２レベルに制御する、請求項２に記載の電界発光表示装置。
4. 前記第１レベル及び前記第２レベルのゲートソース間の電圧によって前記駆動トランジスタはオン状態になり、
   前記駆動トランジスタのゲートソース間の電圧は前記プログラミング期間に比べて前記エージング期間においてより高い、請求項３に記載の電界発光表示装置。
5. 前記プログラミング期間は、初期化期間と、前記初期化期間に引き続くデータ書込期間とを含み、
   前記内部補償部は、
   前記初期化期間の間に前記第１初期化電圧が前記第１、第４及び第５ノードに印加されるように前記スイッチングトランジスタの動作を制御し、
   前記データ書込期間の間に前記データ電圧が前記第２ノードに印加されるように前記スイッチングトランジスタの動作を制御する、請求項３に記載の電界発光表示装置。
6. 前記内部補償部は、
   前記エージング期間にオンレベルの前記第４スキャン信号によって前記第２初期化電圧を前記第４ノードに印加する第１スイッチングトランジスタと、
   前記初期化期間にオンレベルの前記第１スキャン信号によって前記第２ノードと前記第３ノードを連結し、前記第１初期化電圧から前記駆動トランジスタの閾値電圧を差し引いた第１電圧が前記第２ノードと前記第３ノードに印加されるようにする第２スイッチングトランジスタと、
   前記初期化期間にオンレベルの前記第１スキャン信号によって前記第１初期化電圧を前記第１ノードに印加する第４スイッチングトランジスタと、
   前記初期化期間にオンレベルの前記第２スキャン信号によって前記第１初期化電圧を前記第５ノードに印加する第７スイッチングトランジスタと、
   前記データ書込期間にオンレベルの前記第３スキャン信号によって前記データ電圧を前記第２ノードに印加する第３スイッチングトランジスタと、
   前記発光期間にオンレベルの前記エミッション信号によって前記高電位ピクセル電圧の入力端子と前記第３ノードを電気的に連結する第４スイッチングトランジスタＴ５と、
   前記発光期間にオンレベルの前記エミッション信号によって前記第４ノードと前記第５ノードを連結する第６スイッチングトランジスタとをさらに含む、請求項５に記載の電界発光表示装置。
7. 前記内部補償部は、
   前記エージング期間に先立つプリ初期化期間内に、前記第１初期化電圧が前記第１ノードに予め印加されるように前記スイッチングトランジスタの動作をさらに制御する、請求項５に記載の電界発光表示装置。
8. 前記プリ初期化期間内に、前記第１、第２、及び第４スキャン信号は第１次オンレベルで入力される、請求項７に記載の電界発光表示装置。
9. 前記プログラミング期間内に、前記第１、第２、及び第４スキャン信号は第２次オンレベルで入力される、請求項８に記載の電界発光表示装置。
10. 前記第１スイッチングトランジスタと前記第４スイッチングトランジスタは酸化物半導体層を含むＮチャネル酸化物トランジスタから具現される、請求項６に記載の電界発光表示装置。
11. 前記第２スイッチングトランジスタと前記第３スイッチングトランジスタは酸化物半導体層を含むＮチャネル酸化物トランジスタから具現される、請求項６に記載の電界発光表示装置。
12. 前記駆動トランジスタと前記第５スイッチングトランジスタと前記第６スイッチングトランジスタと前記第７スイッチングトランジスタは低温ポリシリコン半導体層を含むＰチャネルＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｉ Ｓｉｌｉｃｏｎ）トランジスタから具現される、請求項６に記載の電界発光表示装置。
13. 前記第１キャパシターは前記初期化期間に前記駆動トランジスタの閾値電圧を保存し、
    前記第２キャパシターは前記データ書込期間に前記データ電圧を保存する、請求項５に記載の電界発光表示装置。
14. 前記ピクセルに前記データ電圧が書き込まれる第１映像フレームと第２映像フレームが存在するとき、前記第１映像フレームで書き込まれたデータ電圧を維持する複数の第３映像フレームが前記第１映像フレームと前記第２映像フレームとの間に位置する、請求項１に記載の電界発光表示装置。
15. 複数のピクセルを有する電界発光表示装置であって、
    前記ピクセルのそれぞれは、
    第１ノードに連結されたゲート電極と第３ノードに連結されたソース電極と第４ノードに連結されたドレイン電極とを有し、前記第３ノードに高電位ピクセル電圧が印加されるとき、データ電圧に相応するピクセル電流を生成する駆動トランジスタと、
    第５ノードと低電位ピクセル電圧の入力端子との間に連結される発光素子と、
    前記第１ノードにカップリングされた第２ノードを有し、第１スキャン信号、前記第１スキャン信号と位相が反対の第２スキャン信号、前記第１スキャン信号より位相が遅い第３スキャン信号、前記第１スキャン信号より位相が先立つ第４スキャン信号、及びエミッション信号を基準に前記駆動トランジスタのゲートソース間の電圧を制御し、前記第１〜第４スキャン信号と前記エミッション信号を基準に決定されたエージング期間とプログラミング期間に複数のスイッチングトランジスタの動作によって前記第１〜第５ノードの電圧を制御し、前記プログラミング期間に引き続く発光期間に前記駆動トランジスタの閾値電圧が前記駆動トランジスタのゲートソース間の電圧に反映されるように制御する内部補償部とを含む、電界発光表示装置。
16. 前記内部補償部は、
    前記プログラミング期間内に第１初期化電圧とデータ電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記閾値電圧を含む第１レベルに制御し、
    前記プログラミング期間に先立つ前記エージング期間内に前記第１初期化電圧より高い第２初期化電圧に基づいて前記駆動トランジスタのゲートソース間の電圧を前記第１レベルより高い第２レベルに制御する、請求項１５に記載の電界発光表示装置。
17. 前記第１レベル及び前記第２レベルのゲートソース間の電圧によって前記駆動トランジスタはオン状態になり、
    前記駆動トランジスタのゲートソース間の電圧は前記プログラミング期間に比べて前記エージング期間においてより高い、請求項１６に記載の電界発光表示装置。
18. 前記プログラミング期間は、初期化期間と、前記初期化期間に引き続くデータ書込期間とを含み、
    前記内部補償部は、
    前記初期化期間の間に前記第１初期化電圧が前記第１、第４及び第５ノードに印加されるように前記スイッチングトランジスタの動作を制御し、
    前記データ書込期間の間に前記データ電圧が前記第２ノードに印加されるように前記スイッチングトランジスタの動作を制御する、請求項１６に記載の電界発光表示装置。
19. 前記内部補償部は、
    前記エージング期間にオンレベルの前記第４スキャン信号によって前記第２初期化電圧を前記第４ノードに印加する第１スイッチングトランジスタＴ１と、
    前記初期化期間にオンレベルの前記第１スキャン信号によって前記第２ノードと前記第３ノードを連結し、前記第１初期化電圧から前記駆動トランジスタの閾値電圧を差し引いた第１電圧が前記第２ノードと前記第３ノードに印加されるようにする第２スイッチングトランジスタＴ２と、
    前記初期化期間にオンレベルの前記第１スキャン信号によって前記第１初期化電圧を前記第１ノードに印加する第４スイッチングトランジスタＴ４と、
    前記初期化期間にオンレベルの前記第２スキャン信号によって前記第１初期化電圧を前記第５ノードに印加する第７スイッチングトランジスタＴ７と、
    前記データ書込期間にオンレベルの前記第３スキャン信号によって前記データ電圧を前記第２ノードに印加する第３スイッチングトランジスタＴ３と、
    前記発光期間にオンレベルの前記エミッション信号によって前記高電位ピクセル電圧の入力端子と前記第３ノードを電気的に連結する第４スイッチングトランジスタＴ５と、
    前記発光期間にオンレベルの前記エミッション信号によって前記第４ノードと前記第５ノードを連結する第６スイッチングトランジスタＴ６とをさらに含む、請求項１８に記載の電界発光表示装置。
20. 前記内部補償部は、
    前記エージング期間に先立つプリ初期化期間内に、前記第１初期化電圧が前記第１ノードに予め印加されるように前記スイッチングトランジスタの動作をさらに制御する、請求項１８に記載の電界発光表示装置。

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