KR20240046384A - 화소, 표시 장치 및 화소의 구동 방법 - Google Patents

화소, 표시 장치 및 화소의 구동 방법 Download PDF

Info

Publication number
KR20240046384A
KR20240046384A KR1020220125694A KR20220125694A KR20240046384A KR 20240046384 A KR20240046384 A KR 20240046384A KR 1020220125694 A KR1020220125694 A KR 1020220125694A KR 20220125694 A KR20220125694 A KR 20220125694A KR 20240046384 A KR20240046384 A KR 20240046384A
Authority
KR
South Korea
Prior art keywords
transistor
node
scan
gate electrode
line
Prior art date
Application number
KR1020220125694A
Other languages
English (en)
Inventor
양진욱
김유철
이동규
전재현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220125694A priority Critical patent/KR20240046384A/ko
Priority to US18/224,452 priority patent/US12008952B2/en
Priority to EP23200136.2A priority patent/EP4345807A3/en
Priority to CN202311257531.4A priority patent/CN117809557A/zh
Publication of KR20240046384A publication Critical patent/KR20240046384A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0216—Interleaved control phases for different scan lines in the same sub-field, e.g. initialization, addressing and sustaining in plasma displays that are not simultaneous for all scan lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

표시 장치의 화소는 발광 소자, 제1 전극, 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자의 애노드 사이에 연결되고, 제1 발광 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터 및 상기 발광 소자의 상기 애노드와 초기화 전압 라인 사이에 연결되고, 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함한다. 초기화 구간동안 상기 제2, 제3 및 제4 트랜지스터들이 턴 온되어서 상기 초기화 전압 라인으로부터의 초기화 전압이 상기 제1 트랜지스터의 상기 게이트 전극으로 전달된다.

Description

화소, 표시 장치 및 화소의 구동 방법{PIXEL, DISPLAY DEVICE AND DRIVING METHOD OF PIXEL}
본 발명은 화소를 포함하는 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 모니터 및 스마트 텔레비전 등의 전자 기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동 회로들(예컨대, 스캔 구동 회로, 데이터 구동 회로 및 발광 구동 회로)을 포함한다. 복수 개의 화소들 각각은 표시 소자 및 표시 소자를 제어하는 화소 회로를 포함한다. 화소의 구동 회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
최근 영상의 품질 향상을 위해 다양한 구동 주파수에서 동작할 수 있는 표시 장치의 필요성이 커지고 있다.
본 발명의 목적은 다양한 구동 주파수에서 동작할 수 있는 화소, 표시 장치 및 화소의 구동 방법을 제공하는 것이다.
본 발명의 일 특징에 따른 화소는 애노드 및 캐소드를 포함하는 발광 소자, 제1 전극, 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자의 상기 애노드 사이에 연결되고, 제1 발광 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터 및 상기 발광 소자의 상기 애노드와 초기화 전압 라인 사이에 연결되고, 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함한다. 초기화 구간동안 상기 제2, 제3 및 제4 트랜지스터들이 턴 온되어서 상기 초기화 전압 라인으로부터의 초기화 전압이 상기 제1 트랜지스터의 상기 게이트 전극으로 전달된다.
일 실시예에 있어서, 상기 초기화 구간동안 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호, 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호 및 상기 제1 발광 라인으로 제공되는 제1 발광 신호는 각각 활성 레벨일 수 있다.
일 실시예에 있어서,제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터, 상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터 및 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 보상 구간 동안 상기 제5 트랜지스터 및 상기 제6 트랜지스터가 턴 온되어서 상기 제1 구동 전압 라인으로부터의 제1 구동 전압이 상기 제2 노드로 전달될 수 있다.
일 실시예에 있어서, 상기 보상 구간동안 상기 제2 트랜지스터 및 상기 제5 트랜지스터가 턴 온되어서 상기 제5 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 구동 전압이 상기 제1 노드로 전달될 수 있다.
일 실시예에 있어서, 상기 보상 구간 동안 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 발광 라인으로 제공되는 제2 발광 신호는 각각 활성 레벨일 수 있다.
일 실시예에 있어서, 상기 초기화 구간 및 상기 보상 구간은 번갈아 복수 회 반복될 수 있다.
일 실시예에 있어서, 데이터 라인과 상기 제2 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 제1 전극과 바이어스 전압 라인 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터, 상기 제1 구동 전압 라인과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터 및 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 보상 구간 동안 상기 제6 트랜지스터가 턴 온되어서 상기 제1 구동 전압 라인으로부터의 제1 구동 전압이 상기 제2 노드로 전달될 수 있다.
일 실시예에 있어서, 제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하되, 상기 제1 트랜지스터는 N-타입 트랜지스터이고, 상기 제6 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터, 및 바이어스 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터 및 상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하되, 상기 제7 트랜지스터는 P-타입 트랜지스터이고, 상기 제8 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 노드와 제4 노드 사이에 연결되고, 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제9 트랜지스터 및 상기 제4 노드와 제1 초기화 전압 라인사이에 연결되고, 제6 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함하되, 상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며, 상기 제9 트랜지스터는 N-타입 트랜지스터이고, 상기 제10 트랜지스터는 P-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 노드와 제1 초기화 전압 라인사이에 연결되고, 제6 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함하되, 상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며, 상기 제4 트랜지스터는 P-타입 트랜지스터이고, 상기 제9 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터 및 상기 제2 노드와 기준 전압 라인 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제11 트랜지스터를 더 포함할 수 있다. 상기 제1 트랜지스터 및 제3 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제11 트랜지스터 각각은 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터, 데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터, 상기 제2 노드와 상기 제3 노드 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터 및 상기 제3 노드와 기준 전압 라인 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제11 트랜지스터를 더 포함할 수 있다. 상기 제1 트랜지스터 및 제7 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제8 트랜지스터 및 상기 제11 트랜지스터 각각은 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터, 상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터, 상기 제1 트랜지스터의 상기 제1 전극과 상기 제3 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터, 상기 제1 노드와 제4 노드 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제9 트랜지스터 및 상기 제4 노드와 제1 초기화 전압 라인사이에 연결되고, 4 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다. 상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며, 상기 제7 트랜지스터 및 제10 트랜지스터는 P-타입 트랜지스터이고, 상기 제8 트랜지스터 및 제9 트랜지스터는 N-타입 트랜지스터일 수 있다.
본 발명의 일 특징에 따른 표시 장치는 복수의 스캔 라인들, 복수의 발광 라인들 및 데이터 라인에 연결된 화소를 포함하는 표시 패널, 스캔 제어 신호에 응답해서 상기 복수의 스캔 라인들을 구동하는 스캔 구동 회로, 상기 스캔 제어 신호를 출력하는 구동 컨트롤러 및 제1 구동 전압 및 초기화 전압을 발생하는 전압 발생기를 포함하되, 상기 화소는 애노드 및 캐소드를 포함하는 발광 소자, 제1 전극, 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자의 상기 애노드 사이에 연결되고, 제1 발광 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터 및 상기 발광 소자의 상기 애노드와 초기화 전압 라인 사이에 연결되고, 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함한다. 초기화 구간동안 상기 제2, 제3 및 제4 트랜지스터들이 턴 온되어서 상기 초기화 전압 라인으로부터의 초기화 전압이 상기 제1 트랜지스터의 상기 게이트 전극으로 전달될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터 및 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 P-타입 트랜지스터이고, 상기 제2 트랜지스터 및 제6 트랜지스터각각은 N-타입 트랜지스터일 수 있다.
본 발명의 일 특징에 따른 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터 및 상기 제1 노드와 제2 노드 사이에 연결된 커패시터를 포함하는 화소의 구동 방법은 활성 레벨의 제1 스캔 신호, 제2 스캔 신호 및 제1 발광 신호에 의해 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터가 각각 턴 온되어서 초기화 전압을 상기 제1 트랜지스터의 상기 게이트 전극으로 전달하는 초기화 단계 및 상기 활성 레벨의 스캔 신호에 의해 제5 트랜지스터가 턴 온되어서 제1 구동 전압을 상기 제2 노드에 전달하는 보상 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 제1 트랜지스터의 상기 게이트 전극과 상기 초기화 전압이 전달되는 초기화 전압 라인 사이에 직렬로 순차적으로 연결되고, 상기 초기화 단계는, 상기 제1 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 스캔 신호를 제공하는 단계, 상기 제2 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 발광 신호를 제공하는 단계 및 상기 제3 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제2 스캔 신호를 제공하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호는 상기 제1 스캔 신호를 포함하고, 상기 보상 단계는 상기 제5 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 스캔 신호를 제공하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호는 제3 스캔 신호를 포함하고, 상기 보상 단계는 상기 제5 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제3 스캔 신호를 제공하는 단계를 포함할 수 있다.
이와 같은 구성을 갖는 화소는 제1 트랜지스터의 보상 시간을 충분히 확보할 수 있으므로, 높은 구동 주파수에서 동작 할 수 있다. 또한 화소 내 트랜지스터들의 개수를 최소화하여 화소의 회로 면적을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 3a 및 도 3b는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 화소의 동작을 설명하기 위한 도면들이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 화소의 동작을 설명하기 위한 타이밍도들이다
도 12는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 13a 내지 도 13F는 도 12에 도시된 화소의 동작을 설명하기 위한 도면들이다
도 14는 도 12에 도시된 화소의 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 16은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 17a 내지 도 17i는 화소의 동작을 설명하기 위한 도면들이다.
도 18a는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 18b는 홀드 구간 화소의 동작을 설명하기 위한 타이밍도이다.
도 19는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 20a는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 20b는 홀드 구간 화소의 동작을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 일 특징에 따른 표시 장치의 블록도이다.
도 22는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 23은 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 24는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 25는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 26은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 27은 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 28은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 29a는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 29b는 본 발명의 일 실시예에 따른 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 30은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 31a 및 도 31b는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도들이다.
도 32는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 33은 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 34는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 35a 및 도 35b는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 36은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 37a는 및 도 37b는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 38은 본 발명의 일 특징에 따른 표시 장치의 블록도이다.
도 39는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 40은 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 41은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 42는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 43은 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 44는 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 45는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 46은 쓰기 구간동안 화소의 동작을 설명하기 위한 타이밍도이다.
도 47은 본 발명의 일 특징에 따른 표시 장치의 블록도이다.
도 48은 도 47에 도시된 제1 구동 회로를 예시적으로 보여주는 블록도이다.
도 49는 도 47에 도시된 제2 구동 회로를 예시적으로 보여주는 블록도이다.
도 50은 도 48에 도시된 제1 스캔 구동 회로, 제2 스캔 구동 회로 및 제3 스캔 구동 회로를 예시적으로 보여주는 블록도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200), 전압 발생기(300), 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)를 포함한다.
구동 컨트롤러(100)는 입력 영상 신호(I_RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 표시 패널(DP)에 적합하게 입력 영상 신호(I_RGB)의 데이터 포맷을 변환한 출력 영상 신호(O_RGB)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS), 발광 제어 신호(ECS) 및 전압 제어 신호(VCS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 출력 영상 신호(O_RGB)를 수신한다. 데이터 구동 회로(200)는 출력 영상 신호(O_RGB)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 출력 영상 신호(O_RGB)의 계조 레벨에 대응하는 아날로그 전압들이다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT) 및 바이어스 전압(Vbias)을 발생한다.
표시 패널(DP)은 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn), 발광 라인들(EML11-EML1n, EML21-EML2n), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)에는 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)가 배치될 수 있다.
일 실시예에서, 화소들(PX)은 표시 영역(DA)에 배치되고, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 스캔 구동 회로(SDC)는 표시 패널(DP)의 비표시 영역(NDA) 중 제1 측에 배열된다. 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn)은 스캔 구동 회로(SDC)로부터 제1 방향(DR1)으로 연장된다.
발광 구동 회로(EDC)는 표시 패널(DP)의 비표시 영역(NDA) 중 제2 측에 배열된다. 발광 라인들(EML11-EML1n, EML21-EML2n)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn) 및 발광 라인들(EML11-EML1n, EML21-EML2n)은 제2 방향(DR2)으로 서로 이격하여 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격하여 배열된다.
도 1에 도시된 예에서, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX) 각각은 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn) 중 4개의 스캔 라인들 및 발광 라인들(EML11-EML1n, EML21-EML2n) 중 2개의 발광 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 1 번째 행의 화소들(PX)은 스캔 라인들(GCL1, GWL1, GBL1, EBL1) 및 발광 라인들(EML11, EML21)에 연결될 수 있다. 또한 i 번째 행의 화소들은 스캔 라인들(GCLi, GWLi, GBLi, EBLi) 및 발광 라인들(EML1i, EML2i)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 소자(ED, 도 2 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 회로를 포함한다. 화소 회로는 1개 이상의 트랜지스터 및 1개 이상의 커패시터를 포함할 수 있다. 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 화소(PX) 내 트랜지스터들과 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터의 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT) 및 바이어스 전압(Vbias)을 수신한다.
스캔 구동 회로(SDC)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn)로 스캔 신호들을 출력할 수 있다.
발광 구동 회로(EDC)는 구동 컨트롤러(100)로부터 발광 제어 신호(ECS)를 수신한다. 발광 구동 회로(EDC)는 발광 제어 신호(ECS)에 응답해서 발광 라인들(EML11-EML1n, EML21-EML2n)로 발광 신호들을 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 제어 신호(CTRL)에 근거해서 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn)로 제공될 스캔 신호들의 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 제어 신호(CTRL)에 근거해서 발광 라인들(EML1i, EML2i)로 제공될 발광 신호들의 타이밍을 제어하기 위한 발광 제어 신호(ECS)를 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 2에는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 j번째 데이터 라인(DLj), 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn) 중 i번째 스캔 라인들(GCLi, GWLi, GBLi, EBLi) 그리고 발광 라인들(EML11-EML1n, EML21-EML2n) 중 i번째 발광 라인들(EML1i, EML2i)에 접속된 화소(PXij)를 예시적으로 도시하였다.
도 1에 도시된 복수의 화소들(PX) 각각은 도 2에 도시된 화소(PXij)와 동일한 회로 구성을 가질 수 있다.
도 2를 참조하면, 일 실시예에 따른 화소(PXij)는 화소 회로 및 적어도 하나의 발광 소자(ED)를 포함한다. 화소 회로는 제1 내지 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1 커패시터(Cst) 및 제2 커패시터(Chold)를 포함한다. 발광 소자(ED)는 발광 다이오드(light emitting diode)일 수 있다. 이 실시예에서는 하나의 화소(PXij)가 하나의 발광 소자(ED)를 포함하는 예를 설명한다.
이 실시예에서 제1 내지 제8 트랜지스터들(T1-T8) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이다. 그러나 본 발명은 이에 한정되는 것은 아니다. 일 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 다른 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 중 적어도 하나는 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 2에 제한되지 않는다. 도 2에 도시된 화소(PXij)는 하나의 예시에 불과하고 화소(PXij)의 회로 구성은 변경될 수 있다.
스캔 라인들(GCLi, GWLi, GBLi, EBLi)은 스캔 신호들(GCi, GWi, GBi, EBi)을 각각 전달하고, 발광 라인들(EML1i, EML2i)은 발광 신호들(EM1i, EM2i)를 전달할 수 있다. 데이터 라인(DLj)은 데이터 신호(Dj)를 전달한다. 데이터 신호(Dj)는 구동 컨트롤러(100, 도 1 참조)로부터 출력되는 출력 영상 신호(O_RGB)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제4 구동 전압 라인들(VL1, VL2, VL3, VL4)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT) 및 바이어스 전압(Vias)을 각각 전달할 수 있다. 제3 구동 전압 라인(VL3)은 초기화 전압(VINT)을 전달하는 초기화 전압 라인일 수 있다. 제4 구동 전압 라인(VL4)은 바이어스 전압(Vias)을 전달하는 바이어스 전압 라인일 수 있다.
제1 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제2 커패시터(Chold)는 제1 구동 전압 라인(VL1)과 제2 노드(N2) 사이에 연결된다.
제1 트랜지스터(T1)는 제8 트랜지스터(T8)를 통해 제1 구동 전압 라인(VL1)과 연결되는 제1 전극, 제6 트랜지스터(T6)를 통해 발광 소자(ED)의 애노드(anode)와 연결되는 제2 전극, 제1 노드(N1)와 연결된 게이트 전극을 포함한다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 스캔 라인(GWLi)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 스캔 라인(GWLi)을 통해 전달받은 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLj)으로부터 전달된 데이터 신호(Dj)를 제2 노드(N2)로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극 즉, 제3 노드(N3)와 연결된 제1 전극, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극과 연결된 제2 전극, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 스캔 라인(GCLi)을 통해 전달받은 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, 제4 구동 전압 라인(VL4)과 연결된 제2 전극 및 스캔 라인(EBLi)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 스캔 라인(EBLi)을 통해 전달받은 스캔 신호(EBj)에 따라 턴 온되어 바이어스 전압(Vias)을 제1 트랜지스터(T1)의 제1 전극에 전달할 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 스캔 라인(GCLi)에 연결된 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 스캔 라인(GCLi)을 통해 전달받은 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제1 전극과 제2 노드(N2)를 전기적으로 연결할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 애노드에 연결된 제2 전극 및 발광 라인(EML2i)에 연결된 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 발광 라인(EML2i)을 통해 전달받은 발광 신호(EM2i)에 따라 턴 온될 수 있다.
제7 트랜지스터(T7)는 발광 소자(ED)의 애노드와 연결된 제1 전극, 제3 구동 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(EBLi)과 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 스캔 라인(EBLi)을 통해 전달받은 스캔 신호(EBj)에 따라 턴 온되어 발광 소자(ED)의 애노드와 제3 구동 전압 라인(VL3)을 전기적으로 연결할 수 있다.
제8 트랜지스터(T8)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 발광 라인(EML1i)에 연결된 게이트 전극을 포함한다. 제8 트랜지스터(T8)는 발광 라인(EML1i)을 통해 전달받은 발광 신호(EM1i)에 따라 턴 온될 수 있다.
제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 동시에 턴 온 상태일 때 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 전류 경로가 형성될 수 있다.
발광 소자(ED)는 제6 트랜지스터(T6)의 제2 전극과 연결된 애노드 및 제2 구동 전압 라인(VL2)과 연결된 캐소드를 포함한다.
도 2에 도시된 화소(PXij)의 동작은 추후 상세히 설명된다.
도 3a 및 도 3b는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 이하 설명에서 표시 장치(DD)는 제1 구동 주파수(예를 들면, 240Hz) 및 제2 구동 주파수(예를 들면, 120Hz)로 동작하는 것을 일 예로 설명하나, 본 발명은 이에 한정되지 않는다. 표시 장치(DD)의 구동 주파수는 다양하게 변경될 수 있다. 일 실시예에서, 표시 장치(DD)의 구동 주파수는 제1 구동 주파수 및 제2 구동 주파수 중 어느 하나로 선택될 수 있다. 또한 표시 장치(DD)는 동작 중 구동 주파수를 특정 주파수로 고정하지 않고, 수시로 변경할 수 있다. 일 실시예에서, 표시 장치(DD)의 구동 주파수는 입력 영상 신호(I_RGB)의 주파수 및 제어 신호(CTRL)에 따라서 결정될 수 있다.
구동 컨트롤러(100)는 제어 신호(CTRL)에 응답해서 스캔 제어 신호(SCS)를 스캔 구동 회로(SDC)로 제공한다. 제어 신호(CTRL)는 동기 신호(V_SYNC)를 포함할 수 있다. 스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답해서 구동 주파수에 대응하는 스캔 신호들(GC1-GCn, GW1-GWn, GB1-GBn, EB1-EBn)을 출력할 수 있다.
도 3a는 표시 장치(DD)의 구동 주파수가 제1 구동 주파수(예를 들면, 240Hz)일 때 시작 신호 및 스캔 신호들의 타이밍도이다.
도 1 및 도 3a를 참조하면, 구동 주파수가 제1 구동 주파수(예를 들면, 240Hz)일 때 프레임들(F11, F12) 각각은 1개의 쓰기 구간(WP) 및 1개의 홀드 구간(HP)을 포함할 수 있다. 동기 신호(V_SYNC)는 쓰기 구간(WP) 및 홀드 구간(HP) 각각의 시작을 나타내는 신호일 수 있다.
스캔 구동 회로(SDC)는 프레임들(F11, F12)의 쓰기 구간(WP)에서 스캔 신호들(GW1-GWn)을 순차적으로 활성 레벨(예를 들면, 로우 레벨)로 활성화하고, 스캔 신호들(EB1-EBn)을 순차적으로 로우 레벨로 활성화한다. 도 3a에는 스캔 신호들(GW1-GWn) 및 스캔 신호들(EB1-EBn)만 도시되었으나, 스캔 신호들(GC1-GCn, GB1-GBn) 및 발광 신호들(EM11-EM1n, EM21-EM2n)도 프레임들(F11, F12) 각각의 쓰기 구간(WP)에서 순차적으로 활성화될 수 있다.
스캔 구동 회로(SDC)는 홀드 구간(HP)동안 스캔 신호들(GW1-GWn)을 비활성 레벨(예를 들면, 하이 레벨)로 유지하고, 스캔 신호들(EB1-EBn)을 순차적으로 활성화할 수 있다. 도 3a에 도시되지 않았으나, 스캔 구동 회로(SDC)는 홀드 구간(HP)동안 스캔 신호들(GW1-GWn)과 동일하게 스캔 신호들(GC1-GCn)을 비활성 레벨(예를 들면, 하이 레벨)로 유지할 수 있다. 스캔 구동 회로(SDC)는 홀드 구간(HP)동안 스캔 신호들(GB1-GBn)을 순차적으로 활성화할 수 있다 발광 구동 회로(EDC)는 홀드 구간(HP)동안 발광 신호들(EM11-EM1n, EM21-EM2n)을 순차적으로 활성화할 수 있다.
도 3b는 표시 장치(DD)의 구동 주파수가 제2 구동 주파수(예를 들면, 120Hz)일 때 시작 신호 및 스캔 신호들의 타이밍도이다.
도 1 및 도 3b를 참조하면, 구동 주파수가 제2 구동 주파수(예를 들면, 120Hz)일 때 프레임(F21)의 주기(또는 지속 시간)는 도 3a에 도시된 프레임들(F11, F12) 각각의 주기의 2배일 수 있다. 프레임(F21)은 1개의 쓰기 구간(WP)과 3개의 홀드 구간들(HP)을 포함할 수 있다. 스캔 구동 회로(SDC)는 프레임(F21)의 쓰기 구간(WP)동안 스캔 신호들(GW1-GWn)을 순차적으로 로우 레벨로 활성화하고, 스캔 신호들(EB1-EBn)을 순차적으로 로우 레벨로 활성화한다. 도 3b에는 스캔 신호들(GW1-GWn) 및 스캔 신호들(EB1-EBn)만 도시되었으나, 스캔 신호들(GC1-GCn, GB1-GBn) 및 발광 신호들(EM11-EM1n, EM21-EM2n)도 프레임(F21)의 쓰기 구간(WP)에서 순차적으로 활성화될 수 있다.
스캔 구동 회로(SDC)는 홀드 구간(HP)동안 스캔 신호들(GW1-GWn)을 비활성 레벨(예를 들면, 하이 레벨)로 유지하고, 스캔 신호들(EB1-EBn)을 순차적으로 활성화할 수 있다. 도 3b에 도시되지 않았으나, 스캔 구동 회로(SDC)는 홀드 구간(HP)동안 스캔 신호들(GW1-GWn)와 동일하게 스캔 신호들(GC1-GCn)을 비활성 레벨(예를 들면, 하이 레벨)로 유지할 수 있다. 발광 구동 회로(EDC)는 홀드 구간(HP)동안 발광 신호들(EM11-EM1n, EM21-EM2n)을 순차적으로 활성화할 수 있다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 화소의 동작을 설명하기 위한 도면들이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 화소의 동작을 설명하기 위한 타이밍도들이다.
도 1, 도 2, 도 4a 내지 도 11b를 참조하여 일 실시예에 따른 화소(PXij) 및 표시 장치의 동작에 대하여 설명한다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b에서 쓰기 구간(WP)은 도 3a 및 도 3b에 도시된 쓰기 구간(WP)일 수 있다. 도 11b의 홀드 구간(HP)은 도 3a 및 도 3b에 도시된 홀드 구간(HP)일 수 있다.
도 4a 및 도 4b를 참조하면, 쓰기 구간(WP)의 제1 구간(P1)동안 스캔 신호들(GCi, GBi)은 각각 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제1 구간(P1)동안 발광 신호(EM1i)는 비활성 레벨이고, 발광 신호(EM2i)는 활성 레벨이다. 활성 레벨의 스캔 신호들(GCi, GBi) 및 발광 신호(EM2i)에 응답해서 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제1 구간(P1)동안 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다. 제1 구간(P1)은 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하는 제1 초기화 구간일 수 있다.
도 5a 및 도 5b를 참조하면, 쓰기 구간(WP)의 제2 구간(P2)동안 스캔 신호(GCi)는 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, GBi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제2 구간(P2)동안 발광 신호(EM1i)는 활성 레벨이고, 발광 신호(EM2i)는 비활성 레벨이다. 활성 레벨의 스캔 신호(GCi) 및 발광 신호(EM1i)에 응답해서 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 턴 온 된다. 그러므로 제2 구간(P2)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제2 구간(P2)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 트랜지스터(T1)의 게이트 전극으로 제공된 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다(ELVDD-Vth).
제1 구간(P1)에서 제2 노드(N2)의 전압은 이전 프레임에서 데이터 라인(DLj)으로 제공된 데이터 신호(Dj)의 전압 레벨일 수 있다. 제2 구간(P2)에서 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 제공됨에 따라 제2 노드(N2)의 전압은 이전 프레임의 데이터 신호(Dj)의 전압에서 제1 구동 전압(ELVDD)으로 변화한다. 제2 노드(N2)의 전압 변화량 즉, 이전 프레임의 데이터 신호(Dj)과 제1 구동 전압(ELVDD)의 차(Va라 칭함)가 제1 커패시터(Cst)의 커플링에 의해 제1 노드(N1)로 전달될 수 있다.
그러므로 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth+Va"일 수 있다. 제2 구간(P2)은 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하기 위한 제1 보상 구간일 수 있다.
도 6a 및 도 6b를 참조하면, 쓰기 구간(WP)의 제3 구간(P3)동안 스캔 신호들(GCi, GBi)은 각각 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제3 구간(P3)동안 발광 신호(EM1i)는 비활성 레벨이고, 발광 신호(EM2i)는 활성 레벨이다. 활성 레벨의 스캔 신호들(GCi, GBi) 및 발광 신호(EM2i)에 응답해서 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제3 구간(P3)동안 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다. 제3 구간(P3)은 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하는 제2 초기화 구간일 수 있다.
도 7a 및 도 7b를 참조하면, 쓰기 구간(WP)의 제4 구간(P4)동안 스캔 신호(GCi)는 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, GBi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제4 구간(P4)동안 발광 신호(EM1i)는 활성 레벨이고, 발광 신호(EM2i)는 비활성 레벨이다. 활성 레벨의 스캔 신호(GCi) 및 발광 신호(EM1i)에 응답해서 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 턴 온 된다. 그러므로 제4 구간(P4)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제4 구간(P4)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 노드(N1)의 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다. 즉, 제4 구간(P4)에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이다.
제1 구간(P1)에서 제2 노드(N2)의 전압은 이전 프레임에서 데이터 라인(DLj)으로 제공된 데이터 신호(Dj)의 전압 레벨이었으나, 제3 구간(P3)에서 제2 노드(N2)의 전압은 제2 구간(P2)에서 설정된 제1 구동 전압(ELVDD)이다. 제4 구간(P4)에서 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 제공됨에 따라 제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)으로 유지된다. 그러므로 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth"일 수 있다. 제4 구간(P4)은 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하기 위한 제2 보상 구간일 수 있다.
제2 노드(N2)의 전압이 이전 프레임에서의 데이터 신호(Dj)의 전압에 의해 영향을 받는 것을 제거하기 위해 2 번의 초기화 동작들 즉, 제1 및 제3 구간들(P1, P3) 및 2 번의 보상 동작들 즉, 제2 및 제4 구간(P2, P4)이 요구된다. 이 실시예에서, 초기화 구간인 제1 및 제3 구간들(P1, P3)과 보상 구간인 제2 및 제4 구간(P2, P4)은 번갈아 2번 반복되는 것으로 설명되나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 초기화 구간과 보상 구간은 번갈아 복수 회(예를 들면, 3회) 반복될 수 있다.
도 8a 및 도 8b를 참조하면, 쓰기 구간(WP)의 제5 구간(P5)동안 스캔 신호(GWi)만 활성 레벨이다. 활성 레벨의 스캔 신호(GWi)에 의해 제2 트랜지스터(T2)가 턴 온되면 데이터 라인(DLj)로부터의 데이터 신호(Dj)가 제2 노드(N2)로 전달될 수 있다.
제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)에서 데이터 신호(Dj)의 전압(Vdata라 칭함)으로 변경된다. 제2 노드(N2)의 전압 변화량 "Vdata-ELVDD"가 제1 커패시터(Cst)의 커플링에 의해 제1 노드(N1)로 전달될 수 있다.
제4 구간(P4)에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이었으므로, 제5 구간(P5)에서 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"으로 된다.
제5 구간(P5)은 데이터 신호(Dj)에 대응하는 전압을 제1 커패시터(Cst)에 저장하는 데이터 쓰기 구간일 수 있다.
도 9a 및 도 9b를 참조하면, 쓰기 구간(WP)의 제6 구간(P6)동안 스캔 신호들(GBi, EBi)이 각각 활성 레벨이고, 스캔 신호들(GCi, GWi) 및 발광 신호들(EM1i, EM2i)은 각각 비활성 레벨이다.
활성 레벨의 스캔 신호들(GBi, EBi)에 의해서 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 각각 턴 온될 수 있다. 발광 소자(ED)의 애노드에는 제7 트랜지스터(T7)를 통해 초기화 전압(VINT)이 제공된다. 제1 트랜지스터(T1)의 제1 전극에는 제4 트랜지스터(T4)를 통해 바이어스 전압(Vbias)이 제공된다.
제1 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vbias)을 제공함으로써 제1 트랜지스터(T1)의 스레숄드 전압(Vth) 특성 변화에 따른 히스테리시스 영향을 최소화할 수 있다.
제 6 구간(P6)은 발광 소자(ED)의 애노드 및 제1 트랜지스터(T1)의 제1 전극을 초기화하는 애노드 초기화 및 바이어스 구간일 수 있다.
도 10a 및 도 10b를 참조하면, 쓰기 구간(WP)의 제7 구간(P7)동안 스캔 신호들(GCi, GWi, GBi, EBi)은 모두 비활성 레벨이고, 발광 신호들(EM1i, EM2i)은 활성 레벨이다. 활성 레벨의 발광 신호들(EM1i, EM2i)에 의해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온될 수 있다.
제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다.
이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제5 구간(P5)에서 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"이었다.
제1 트랜지스터(T1)를 통해 흐르는 전류는 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차(Vgs라 칭함)와 제1 트랜지스터(T1)의 스레숄드 전압(Vth)의 차의 제곱 "(Vgs-Vth)2"에 비례한다.
제1 트랜지스터(T1)의 제1 전극의 전압은 제1 구동 전압(ELVDD)이고, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth+(Vdata-ELVDD)"이므로 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차(Vgs)는 "ELVDD - (ELVDD-Vth+(Vdata-ELVDD))"이다.
그러므로 제1 트랜지스터(T1)를 통해 흐르는 전류는 "(ELVDD - (ELVDD-Vth+(Vdata-ELVDD) - Vth))2"에 비례한다. 즉, 제1 트랜지스터(T1)를 통해 흐르는 전류는 "(ELVDD-Vdata)2"에 비례한다.
따라서 제1 트랜지스터(T1)의 스레숄드 전압(Vth)의 영향을 제거하고, 데이터 신호(Dj)의 전압(Vata)에 비례하는 전류가 발광 소자(ED)로 제공될 수 있다. 제7 구간(P7)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도 11a 및 도 11b를 참조하면, 홀드 구간(HP)의 제8 구간(P8)동안 스캔 신호들(GBi, EBi)이 각각 활성 레벨이고, 스캔 신호들(GCi, GWi) 및 발광 신호들(EM1i, EM2i)은 각각 비활성 레벨이다.
활성 레벨의 스캔 신호들(GBi, EBi)에 의해서 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴 온될 수 있다. 발광 소자(ED)의 애노드에는 제7 트랜지스터(T7)를 통해 초기화 전압(VINT)이 제공된다. 제1 트랜지스터(T1)의 제1 전극에는 제4 트랜지스터(T4)를 통해 바이어스 전압(Vbias)이 제공된다.
도 3a에 도시된 것과 같이, 표시 장치(DD)의 구동 주파수가 제1 구동 주파수일 때 프레임들(F11, F12) 각각은 1개의 홀드 구간(HP)을 포함한다.
도 3b에 도시된 것과 같이, 표시 장치(DD)의 구동 주파수가 제2 구동 주파수일 때 프레임(F21)은 3개의 홀드 구간들(HP)을 포함한다. 홀드 구간들(HP)에는 데이터 신호(Dj)가 제공되지 않으므로, 한 프레임 내 홀드 구간들(HP)의 개수가 증가하면 제1 트랜지스터(T1)의 스레숄드 전압(Vth) 특성이 변화할 수 있다. 도 11a 및 도 11b에 도시된 것과 같이, 홀드 구간(HP)의 제8 구간(P8)동안 제1 트랜지스터(T1)의 제1 전극으로 바이어스 전압(Vbias)을 제공함으로써 제1 트랜지스터(T1)의 스레숄드 전압(Vth) 특성 변화에 따른 히스테리시스 영향을 최소화할 수 있다.
일 실시예에서, 도 8b에 도시된 제5 구간(P5)은 1 수평 주기일 수 있다. 1 수평 주기는 표시 패널(DP, 도 1 참조)의 한 행의 화소들(PX)로 데이터 신호(Dj)를 제공하는 시간일 수 있다. 도 5b에 도시된 제2 구간(P2) 즉, 제1 보상 구간 및 도 7b에 도시된 제4 구간(P4) 즉, 제2 보상 구간 각각은 1 수평 주기보다 긴 시간일 수 있다. 제2 구간(P2) 및 제4 구간(P4)이 1 수평 주기보다 긴 시간이므로 표시 장치(DD)의 구동 주파수가 높아지더라도 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하는 시간을 충분히 확보할 수 있다.
도 12는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 12에 도시된 화소(PXaij)는 도 2에 도시된 화소(PXij)와 유사한 회로 구성을 포함할 수 있다. 도 2에 도시된 화소(PXij)는 제5 트랜지스터(T5)를 포함하나, 도 12에 도시된 화소(PXaij)는 제5 트랜지스터(T5) 대신 제15 트랜지스터(T15)를 포함한다.
도 12을 참조하면, 화소(PXaij)는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 j번째 데이터 라인(DLj), 스캔 라인들(GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, EBL1-EBLn) 중 i번째 스캔 라인들(GCLi, GWLi, GBLi, EBLi) 그리고 발광 라인들(EML11-EML1n, EML21-EML2n) 중 i번째 발광 라인들(EML1i, EML2i)에 연결된다.
화소(PXaij)의 제1, 제2, 제3, 제4, 제6, 제7, 제8 트랜지스터들(T1, T2, T3, T4, T6, T7, T8)과 제1 및 제2 커패시터들(Cst, Chold)은 도 2에 도시된 화소(PXij)의 제1, 제2, 제3, 제4, 제6, 제7, 제8 트랜지스터들(T1, T2, T3, T4, T6, T7, T8), 제1 및 제2 커패시터들(Cst, Chold)들과 실질적으로 동일하므로 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
제15 트랜지스터(T15)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다.
도 13a 내지 도 13F는 도 12에 도시된 화소의 동작을 설명하기 위한 도면들이다
도 13a 내지 도 13F, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b를 참조하여 일 실시예에 따른 화소(PXaij) 및 표시 장치의 동작에 대하여 설명한다
도 4b 및 도 13a를 참조하면, 쓰기 구간(WP)의 제1 구간(P1)동안 스캔 신호들(GCi, GBi)은 각각 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제1 구간(P1)동안 발광 신호(EM1i)는 비활성 레벨이고, 발광 신호(EM2i)는 활성 레벨이다. 활성 레벨의 스캔 신호들(GCi, GBi) 및 발광 신호(EM2i)에 응답해서 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제1 구간(P1)동안 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다.
한편, 활성 레벨의 스캔 신호(GCi)에 응답해서 제15 트랜지스터(T15)가 턴 온된다. 그러므로 제1 구동 전압(ELVDD)은 제15 트랜지스터(T15)를 통해 제2 노드(N2)로 전달될 수 있다.
제1 구간(P1)은 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하고, 제2 노드(N2)를 제1 구동 전압(ELVDD)으로 초기화하는 제1 초기화 구간일 수 있다.
도 5b 및 도 13b를 참조하면, 쓰기 구간(WP)의 제2 구간(P2)동안 스캔 신호(GCi)는 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, GBi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제2 구간(P2)동안 발광 신호(EM1i)는 활성 레벨이고, 발광 신호(EM2i)는 비활성 레벨이다. 활성 레벨의 스캔 신호(GCi) 및 발광 신호(EM1i)에 응답해서 제3, 제8, 제15 트랜지스터들(T3, T8, 15)이 턴 온 된다. 그러므로 제2 구간(P2)동안 제1 구동 전압(ELVDD)은 제15 트랜지스터(T15)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제2 구간(P2)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 트랜지스터(T1)의 게이트 전극으로 제공된 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다.
제1 구간(P1)에서 제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)이었고, 제2 구간(P2)에서 제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)으로 유지된다. 그러므로 제1 노드(N1)의 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(Vth)만큼 낮아진 전압 "ELVDD-Vth"일 수 있다. 제2 구간(P2)은 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하기 위한 제1 보상 구간일 수 있다.
다시 도 6b 및 도 13a를 참조하면, 쓰기 구간(WP)의 제3 구간(P3)동안 스캔 신호들(GCi, GBi)은 각각 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제3 구간(P3)동안 발광 신호(EM1i)는 비활성 레벨이고, 발광 신호(EM2i)는 활성 레벨이다. 활성 레벨의 스캔 신호들(GCi, GBi) 및 발광 신호(EM2i)에 응답해서 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제3 구간(P3)동안 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다. 제3 구간(P3)은 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하고, 제2 노드(N2)를 제1 구동 전압(ELVDD)으로 초기화하는 제2 초기화 구간일 수 있다.
다시 도 7b 및 도 13b를 참조하면, 쓰기 구간(WP)의 제4 구간(P4)동안 스캔 신호(GCi)는 활성 레벨(예를 들면, 로우 레벨)이고, 스캔 신호들(GWi, GBi, EBi)은 각각 비활성 레벨(예를 들면, 하이 레벨)이다. 또한 제4 구간(P4)동안 발광 신호(EM1i)는 활성 레벨이고, 발광 신호(EM2i)는 비활성 레벨이다. 활성 레벨의 스캔 신호(GCi) 및 발광 신호(EM1i)에 응답해서 제3, 제8, 제15 트랜지스터들(T3, T8, 15)이 턴 온 된다. 그러므로 제4 구간(P4)동안 제1 구동 전압(ELVDD)은 제15 트랜지스터(T15)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제4 구간(P4)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 노드(N1)의 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다. 즉, 제4 구간(P4)에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이다.
제4 구간(P4)은 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하기 위한 제2 보상 구간일 수 있다.
도 4b, 도 5b, 13a 및 도 13b에 도시된 것과 같이, 화소(PXaij)는 제15 트랜지스터(T15)를 포함하여, 제1 구간(P1)에서 제2 노드(N2)를 제1 구동 전압(ELVDD)으로 설정할 수 있다. 그러므로 이전 프레임의 데이터 신호(Dj)가 제2 노드(N2)에 영향을 주지 않는다. 따라서, 화소(PXaij)는 초기화 동작 및 보상 동작을 각각 1번만 수행해도 된다. 그러므로 화소(PXaij)는 도 6b에 도시된 제3 구간(P3) 및 도 7b에 도시된 제4 구간(P4)이 없어도 무방하다.
도 8b 및 도 13c를 참조하면, 쓰기 구간(WP)의 제5 구간(P5)동안 스캔 신호(GWi)만 활성 레벨이다. 활성 레벨의 스캔 신호(GWi)에 의해 제2 트랜지스터(T2)가 턴 온되면 데이터 라인(DLj)로부터의 데이터 신호(Dj)가 제2 노드(N2)로 전달될 수 있다.
제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)에서 데이터 신호(Dj)의 전압(Vdata라 칭함)으로 변경된다. 제2 노드(N2)의 전압 변화량 "Vdata-ELVDD"가 제1 커패시터(Cst)의 커플링에 의해 제1 노드(N1)로 전달될 수 있다.
제4 구간(P4)(또는 제2 구간(P2))에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이었으므로, 제5 구간(P5)에서 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"으로 된다.
제5 구간(P5)은 데이터 신호(Dj)에 대응하는 전압을 제1 커패시터(Cst)에 저장하는 데이터 쓰기 구간일 수 있다.
도 9b 및 도 13d를 참조하면, 쓰기 구간(WP)의 제6 구간(P6)동안 스캔 신호들(GBi, EBi)이 각각 활성 레벨이고, 스캔 신호들(GCi, GWi) 및 발광 신호들(EM1i, EM2i)은 각각 비활성 레벨이다.
활성 레벨의 스캔 신호들(GBi, EBi)에 의해서 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴 온될 수 있다. 발광 소자(ED)의 애노드에는 제7 트랜지스터(T7)를 통해 초기화 전압(VINT)이 제공된다. 제1 트랜지스터(T1)의 제1 전극에는 제4 트?喧뵀?(T4)를 통해 바이어스 전압(Vbias)이 제공된다.
제1 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vbias)을 제공함으로써 제1 트랜지스터(T1)의 스레숄드 전압(Vth) 특성 변화에 따른 히스테리시스 영향을 최소화할 수 있다.
제 6 구간(P6)은 발광 소자(ED)의 애노드 및 제1 트랜지스터(T1)의 제1 전극을 초기화하는 애노드 초기화 및 바이어스 구간일 수 있다.
도 10b 및 도 13e를 참조하면, 쓰기 구간(WP)의 제7 구간(P7)동안 스캔 신호들(GCi, GWi, GBi, EBi)은 모두 비활성 레벨이고, 발광 신호들(EM1i, EM2i)은 활성 레벨이다. 활성 레벨의 발광 신호들(EM1i, EM2i)에 의해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온될 수 있다.
제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다.
이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제5 구간(P5)에서 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"이었으므로 제1 트랜지스터(T1)를 통해 흐르는 전류는 "(ELVDD-Vdata)2"에 비례한다.
그러므로 제1 트랜지스터(T1)의 스레숄드 전압(Vth)의 영향을 제거하고, 데이터 신호(Dj)의 전압(Vata)에 비례하는 전류가 발광 소자(ED)로 제공될 수 있다. 제7 구간(P7)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도 11b 및 도 13f를 참조하면, 홀드 구간(HP)의 제8 구간(P8)동안 스캔 신호들(GBi, EBi)이 각각 활성 레벨이고, 스캔 신호들(GCi, GWi) 및 발광 신호들(EM1i, EM2i)은 각각 비활성 레벨이다.
활성 레벨의 스캔 신호들(GBi, EBi)에 의해서 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴 온될 수 있다. 발광 소자(ED)의 애노드에는 제7 트랜지스터(T7)를 통해 초기화 전압(VINT)이 제공된다. 제1 트랜지스터(T1)의 제1 전극에는 제4 트랜지스터(T4)를 통해 바이어스 전압(Vbias)이 제공된다. 그러므로 제1 트랜지스터(T1)의 스레숄드 전압(Vth) 특성 변화에 따른 히스테리시스 영향을 최소화할 수 있다.
도 14는 도 12에 도시된 화소(PXaij)의 동작을 설명하기 위한 타이밍도이다.
도 4b, 도 5b, 도 6b 및 도 7b에 도시된 타이밍 도에서 쓰기 구간(WP)은 제1 구간(P1), 제2 구간(P2), 제3 구간(P3) 및 제4 구간(P4)을 포함한다.
도 14에 도시된 타이밍 도에서 쓰기 구간(WPa)은 제1 구간(P1) 및 제2 구간(P2)에 대응하는 제1 구간(P11) 및 제1 구간(P12)을 포함하고, 제3 구간(P3) 및 제4 구간(P4)에 대응하는 구간을 포함하지 않는다.
도 8a, 도 9a, 도 10a에 도시된 제5 내지 제7 구간들(P5, P6, P7)은 도 14에 도시된 타이밍 도에서 제3 내지 제5 구간들(P13, P14, P15)에 각각 대응할 수 있다.
앞서 설명한 바와 같이, 도 12에 도시된 화소(PXaij)는 제15 트랜지스터(T15)를 포함하여, 제1 구간(P11)에서 제2 노드(N2)를 제1 구동 전압(ELVDD)으로 설정할 수 있다. 그러므로 이전 프레임의 데이터 신호(Dj)가 제2 노드(N2)에 영향을 주지 않는다. 따라서, 화소(PXaij)는 초기화 동작 및 보상 동작을 각각 1번만 수행해도 된다. 그러므로 화소(PXaij)는 도 6b에 도시된 제3 구간(P3) 및 도 7b에 도시된 제4 구간(P4)이 없어도 무방하다. 즉, 화소(PXaij)는 쓰기 구간(WPa)동안 도 14에 도시된 타이밍 도에 따라 동작할 수 있다.
도 15는 본 발명의 일 특징에 따른 표시 장치(DD2)의 블록도이다.
도 15를 참조하면, 표시 장치(DD2)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200), 전압 발생기(300), 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)를 포함한다.
구동 컨트롤러(100)는 입력 영상 신호(I_RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 표시 패널(DP)에 적합하게 입력 영상 신호(I_RGB)의 데이터 포맷을 변환한 출력 영상 신호(O_RGB)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS), 발광 제어 신호(ECS) 및 전압 제어 신호(VCS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 출력 영상 신호(O_RGB)를 수신한다. 데이터 구동 회로(200)는 출력 영상 신호(O_RGB)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 출력 영상 신호(O_RGB)의 계조 레벨에 대응하는 아날로그 전압들이다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT)을 발생한다. 전압 발생기(300)에 의해서 발생되는 전압들은 도 15에 도시된 예에 한정되지 않는다. 표시 패널(DP)에 구비되는 화소의 회로 구성 및 필요에 따라 전압 발생기(300)에 의해서 발생되는 전압들의 개수 및 전압들 각각의 전압 레벨은 다양하게 변경될 수 있다.
표시 패널(DP)은 스캔 라인들(GBL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn), 발광 라인들(EML11-EML1n, EML21-EML2n), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)에는 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)가 배치될 수 있다.
일 실시예에서, 화소들(PX)은 표시 영역(DA)에 배치되고, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 스캔 구동 회로(SDC)는 표시 패널(DP)의 비표시 영역(NDA) 중 제1 측에 배열된다. 스캔 라인들(GBL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn)은 스캔 구동 회로(SDC)로부터 제1 방향(DR1)으로 연장된다.
발광 구동 회로(EDC)는 표시 패널(DP)의 비표시 영역(NDA) 중 제2 측에 배열된다. 발광 라인들(EML11-EML1n, EML21-EML2n)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
스캔 라인들(GBL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn) 및 발광 라인들(EML11-EML1n, EML21-EML2n)은 제2 방향(DR2)으로 서로 이격하여 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격하여 배열된다.
도 15에 도시된 예에서, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX) 각각은 스캔 라인들(GBL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn) 중 4개의 스캔 라인들 및 발광 라인들(EML11-EML1n, EML21-EML2n) 중 2개의 발광 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 1 번째 행의 화소들(PX)은 스캔 라인들(GBL1, GCL1, GDL1, GWL1) 및 발광 라인들(EML11, EML21)에 연결될 수 있다. 또한 i 번째 행의 화소들은 스캔 라인들(GBLi, GCLi, GDLi, GWLi) 및 발광 라인들(EML1i, EML2i)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 소자(ED, 도 16 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 회로를 포함한다. 화소 회로는 1개 이상의 트랜지스터 및 1개 이상의 커패시터를 포함할 수 있다. 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)는 화소(PX) 내 트랜지스터들과 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터의 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 수신한다.
스캔 구동 회로(SDC)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(BL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn)로 스캔 신호들을 출력할 수 있다.
발광 구동 회로(EDC)는 구동 컨트롤러(100)로부터 발광 제어 신호(ECS)를 수신한다. 발광 구동 회로(EDC)는 발광 제어 신호(ECS)에 응답해서 발광 라인들(EML11-EML1n, EML21-EML2n)로 발광 신호들을 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 제어 신호(CTRL)에 근거해서 스캔 라인들(BL1-GBLn, GCL1-GCLn, GDL1-GDLn, GWL1-GWLn)로 제공될 스캔 신호들의 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 제어 신호(CTRL)에 근거해서 발광 라인들(EML1i, EML2i)로 제공될 발광 신호들의 타이밍을 제어하기 위한 발광 제어 신호(ECS)를 출력할 수 있다.
도 15에는 스캔 구동 회로(SDC)가 스캔 라인들(GDL1-GDLn)로 스캔 신호들을 출력하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 라인들(GDL1-GDLn)로 제공되는 스캔 신호들은 발광 라인들(EML11-EML1n)로 제공되는 발광 신호들과 동일한 신호일 수 있다. 이 경우, 스캔 구동 회로(SDC)는 스캔 라인들(GBL1-GBLn, GCL1-GCLn, GWL1-GWLn)로만 스캔 신호들을 출력할 수 있다.
도 16은 본 발명의 일 실시예에 따른 화소(PXbij)의 회로도이다.
도 16을 참조하면, 화소(PXbij)는 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다. 일 실시예에서, 도 15에 도시된 화소들(PX) 각각은 도 16에 도시된 화소(PXbij)와 동일한 회로 구성을 포함할 수 있다.
도 16에 도시된 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)는 도 2에 도시된 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)와 유사하므로, 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 스캔 라인(GWLi)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 스캔 라인(GWLi)을 통해 전달받은 스캔 신호(GWi)에 따라 턴 온되어 데이터 라인(DLj)으로부터 전달된 데이터 신호(Dj)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 스캔 라인(GDLi)에 연결된 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 스캔 라인(GDLi)을 통해 전달받은 스캔 신호(GCi)에 따라 턴 온되어 제1 트랜지스터(T1)의 제1 전극과 제2 노드(N2)를 전기적으로 연결할 수 있다.
이 실시예에서 제1, 제2, 제6, 제7 및 제8 트랜지스터들(T1, T2, T6, T7, T8) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체 층을 갖는 P-타입 트랜지스터이고, 제3, 제5 및 제7 트랜지스터들(T3, T5, T7) 각각은 산화물 반도체를 반도체 층으로 하는 N-타입 트랜지스터일 수 있다. 도 16에 도시된 화소(PXbij)는 하나의 예시에 불과하고 화소(PXbij)의 회로 구성은 변경될 수 있다.
도 17a 내지 도 17i는 화소(PXbij)의 동작을 설명하기 위한 도면들이다. 도 18a는 쓰기 구간(WP)동안 화소(PXbij)의 동작을 설명하기 위한 타이밍도이다. 도 18b는 홀드 구간(HP) 화소(PXbij)의 동작을 설명하기 위한 타이밍도이다.
도 17a 및 도 18a를 참조하면, 발광 신호(EM1i) 및 스캔 신호(GBi)는 동일한 신호일 수 있다. 쓰기 구간(WP)의 제1 구간(Pb1)동안 발광 신호(EM1i) 및 스캔 신호(GBi)는 활성 레벨이고, 발광 신호(EM2i) 및 스캔 신호들(GCi, GWi, GDi)은 각각 비활성 레벨이다. 발광 신호(EM2i)가 비활성 레벨인 하이 레벨인 동안 발광 소자(ED)로 전류가 공급되지 않는다. 그러므로 제1 구간(Pb1)은 발광 오프 구간일 수 있다.
도 17b 및 도 18a를 참조하면, 발광 쓰기 구간(WP)의 제2 구간(Pb2)동안 하이 레벨의 스캔 신호들(GCi, GBi) 및 로우 레벨의 발광 신호(EM2i)에 응답해서 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제2 구간(Pb2)동안 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다. 제2 구간(Pb2)은 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하는 제1 초기화 구간일 수 있다.
도 17c 및 도 18a를 참조하면, 발광 쓰기 구간(WP)의 제3 구간(Pb3)동안 스캔 신호들(GCi, GDi)이 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 턴 온 된다. 그러므로 제3 구간(Pb3)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제3 구간(Pb3)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 트랜지스터(T1)의 게이트 전극으로 제공된 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다(ELVDD-Vth).
제2구간(Pb2)에서 제2 노드(N2)의 전압이 제1 구동 전압(ELVDD)으로 변경될 때 이전 프레임에서 제2 노드(N2)의 전압과 현재 제2 노드(N2)로 제공된 제1 구동 전압(ELVDD)의 차가 제1 커패시터(Cst)의 커플링에 의해 제1 노드(N1)로 전달될 수 있다.
도 17d 및 도 18a를 참조하면, 쓰기 구간(WP)의 제4 구간(Pb4)동안 스캔 신호들(GCi, GBi)이 각각 하이 레벨이고, 발광 신호(EM2i)가 로우 레벨이면, 제3, 제6, 제7 트랜지스터들(T3, T6, T7)이 턴 온 된다. 그러므로 제4 구간(Pb4)동안 초기화 전압(VINT)이 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다. 제4 구간(Pb4)은 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VINT)으로 초기화하는 제2 초기화 구간일 수 있다.
도 17e 및 도 18a를 참조하면, 쓰기 구간(WP)의 제5 구간(Pb5)동안 스캔 신호들(GCi, GDi) 각각이 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 턴 온 된다. 그러므로 제5 구간(Pb5)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
한편, 제5 구간(Pb5)동안 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극으로 전달될 수 있다. 제1 노드(N1)의 전압은 제1 구동 전압(ELVDD)에서 제1 트랜지스터(T1)의 스레숄드 전압(이하, Vth라 칭함)만큼 낮아진 전압일 수 있다. 즉, 제5 구간(Pb5)에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이다.
제3 구간(Pb3)에서 제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)으로 설정된 바 있으므로, 제5 구간(Pb5)에서 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 제2 노드(N2)로 다시 제공될 때 제2 노드(N2)는 제1 구동 전압(ELVDD)으로 유지될 수 있다. 제2 노드(N2)의 전압 레벨이 변화하지 않았으므로, 제2 노드(N2)의 전압은 제1 노드(N1)에 영향을 주지 않는다. 그러므로 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth"일 수 있다. 제5 구간(Pb5)은 제1 트랜지스터(T1)의 스레숄드 전압(Vth)을 보상하기 위한 제2 보상 구간일 수 있다.
제2 노드(N2)의 전압이 이전 프레임에서의 데이터 신호(Dj)의 전압에 의해 영향을 받는 것을 제거하기 위해 2 번의 초기화 동작들 즉, 제2 및 제4 구간들(Pb2, Pb4) 및 2 번의 보상 동작들 즉, 제3 및 제5 구간(Pb3, Pb5)이 요구된다. 이 실시예에서, 초기화 구간인 제2 및 제4 구간들(Pb2, Pb4)과 보상 구간인 제3 및 제5 구간(Pb3, Pb5)은 번갈아 2번 반복되는 것으로 설명되나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 초기화 구간과 보상 구간은 번갈아 복수 회(예를 들면, 3회) 반복될 수 있다.
도 17f 및 도 18a를 참조하면, 쓰기 구간(WP)의 제6 구간(Pb6)동안 스캔 신호들(GBi, GDi)이 하이 레벨이고, 스캔 신호(GWi)가 로우 레벨이다. 데이터 라인(DLj)로부터의 데이터 신호(Dj)는 턴 온 상태의 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
제2 노드(N2)의 전압은 제1 구동 전압(ELVDD)에서 데이터 신호(Dj)의 전압(Vdata라 칭함)으로 변경된다. 제2 노드(N2)의 전압 변화량인 "Vdata-ELVDD"가 제1 커패시터(Cst)의 커플링에 의해 제1 노드(N1)로 전달될 수 있다.
제5 구간(Pb5)에서 제1 노드(N1)의 전압은 "ELVDD-Vth"이었으므로, 제6 구간(Pb6)에서 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"으로 된다. 제6 구간(Pb6)은 데이터 신호(Dj)에 대응하는 전압을 제1 커패시터(Cst)에 저장하는 데이터 쓰기 구간일 수 있다.
도 17g 및 도 18a를 참조하면, 쓰기 구간(WP)의 제7 구간(Pb7)동안 스캔 신호(GWi)가 로우 레벨이다. 로우 레벨의 스캔 신호(GWi)에 의해 제2 트랜지스터(T2)가 턴 온되면 데이터 라인(DLj)로부터의 데이터 신호(Dj)는 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 이때 데이터 라인(DLj)을 통해 제공되는 데이터 신호(Dj)는 제1 트랜지스터(T1)의 제1 전극을 초기화하기 위한 바이어스 전압일 수 있다. 제7 구간(Pb7)은 제1 트랜지스터(T1)의 제1 전극으로 바이어스 전압을 제공하는 바이어스 구간일 수 있다. 도 18a에는 쓰기 구간(WP)에 제7 구간(Pb7)이 1회 포함되는 것을 예시적으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 쓰기 구간(WP)은 1 트랜지스터(T1)의 제1 전극으로 바이어스 전압을 제공하는 바이어스 구간 즉, 제7 구간(Pb7)은 2회 이상 포함할 수 있다.
도 17h 및 도 18a를 참조하면, 쓰기 구간(WP)의 제8 구간(Pb8)동안 발광 신호(EM2i)가 로우 레벨이고, 스캔 신호(GBi)가 하이 레벨이다. 그러므로 제7 트랜지스터(T7) 및 제6 트랜지스터(T6)를 통해 제1 트랜지스터(T1)의 제2 전극이 초기화 전압(VINT)으로 초기화될 수 있다. 제8 구간(Pb8)은 제1 트랜지스터(T1)의 제2 전극을 초기화 전압(VINT)으로 초기화하는 드레인 초기화 구간일 수 있다.
도 17i 및 도 18a를 참조하면, 쓰기 구간(WP)의 제9 구간(Pb9)동안 발광 신호들(EM1i, EM2i)이 로우 레벨이다. 로우 레벨의 발광 신호들(EM1i, EM2i)에 응답해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다.
이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제6 구간(P6)에서 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth + (Vdata-ELVDD)"이었다.
제1 트랜지스터(T1)를 통해 흐르는 전류는 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차(Vgs라 칭함)와 제1 트랜지스터(T1)의 스레숄드 전압(Vth)의 차의 제곱 "(Vgs-Vth)2"에 비례한다.
제1 트랜지스터(T1)의 제1 전극의 전압은 제1 구동 전압(ELVDD)이고, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "ELVDD-Vth+(Vdata-ELVDD)"이므로 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차(Vgs)는 "ELVDD - (ELVDD-Vth+(Vdata-ELVDD))"이다.
그러므로 제1 트랜지스터(T1)를 통해 흐르는 전류는 "(ELVDD-(ELVDD-Vth+(Vdata-ELVDD)-Vth))2"에 비례한다. 즉, 제1 트랜지스터(T1)를 통해 흐르는 전류는 "(ELVDD-Vdata)2"에 비례한다.
따라서 제1 트랜지스터(T1)의 스레숄드 전압(Vth)의 영향을 제거하고, 데이터 신호(Dj)의 전압(Vata)에 비례하는 전류가 발광 소자(ED)로 제공될 수 있다. 제9 구간(P9)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도 17a 및 도 18b를 참조하면, 홀드 구간(HP)의 제11 구간(Pb11)동안 발광 신호(EM1i) 및 스캔 신호(GBi)는 활성 레벨이고, 발광 신호(EM2i) 및 스캔 신호들(GCi, GWi, GDi)은 각각 비활성 레벨이다. 발광 신호(EM2i)가 비활성 레벨인 하이 레벨인 동안 발광 소자(ED)로 전류가 공급되지 않는다. 그러므로 제11 구간(Pb1)은 발광 오프 구간일 수 있다.
도 17g 및 도 18b를 참조하면, 홀드 구간(HP)의 제12 구간(Pb12) 및 제13 구간(Pb13) 각각에서 스캔 신호(GBi) 및 발광 신호들(EM1i, EM2i)는 각각 하이 레벨이고, 스캔 신호들(GCi, GDi, GWi)은 각각 로우 레벨이다. 데이터 라인(DLj)로부터의 데이터 신호(Dj)는 턴 온 상태의 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 이때 데이터 라인(DLj)을 통해 제공되는 데이터 신호(Dj)는 제1 트랜지스터(T1)의 제1 전극을 초기화하기 위한 바이어스 전압일 수 있다. 홀드 구간(HP)의 제12 구간(Pb12) 및 제13 구간(Pb13) 각각은 제1 트랜지스터(T1)의 제1 전극으로 바이어스 전압을 제공하는 바이어스 구간일 수 있다.
도 18b에는 홀드 구간(HP)에 바이어스 구간인 제12 구간(Pb12) 및 제13 구간(Pb13)이 포함되는 것을 예시적으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 홀드 구간(HP)은 바이어스 구간을 3회 이상 포함할 수 있다.
도 17h 및 도 18b를 참조하면, 홀드 구간(HP)의 제14 구간(Pb14)동안 발광 신호(EM2i)가 로우 레벨이고, 스캔 신호(GBi)가 하이 레벨이다. 그러므로 제7 트랜지스터(T7) 및 제6 트랜지스터(T6)를 통해 제1 트랜지스터(T1)의 제2 전극이 초기화 전압(VINT)으로 초기화될 수 있다. 제8 구간(Pb8)은 제1 트랜지스터(T1)의 제2 전극을 초기화 전압(VINT)으로 초기화하는 드레인 초기화 구간일 수 있다.
도 17i 및 도 18b를 참조하면, 홀드 구간(HP)의 제15 구간(Pb15)동안 C, EM2i)이 로우 레벨이다. 로우 레벨의 발광 신호들(EM1i, EM2i)에 응답해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다.
이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제15 구간(P15)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도 17g 및 도 18a를 참조하면, 쓰기 구간(WP)의 제6 구간(Pb6)동안 제1 트랜지스터(T1)의 제1 전극에는 데이터 신호(Di)가 제공됨에 따라 제1 트랜지스터(T1)의 제2 전극의 전압 레벨은 데이터 신호(Di)에 대응하는 전압만큼 상승할 수 있다.
도 18b를 참조하면, 홀드 구간(HP)에는 데이터 신호(Di)가 제공되지 않는다. 즉, 쓰기 구간(WP)에서 제1 트랜지스터(T1)의 제2 전극의 전압과 홀드 구간(HP)에서 제1 트랜지스터(T1)의 제2 전극의 전압이 다를 수 있다. 이 경우, 발광 구간인 제9 구간(Pb9)과 제15 구간(Pb15) 각각에서 발광 소자(ED)로 전류가 제공될 때 발광 소자(ED)의 휘도가 다를 수 있다.
도 18a에 도시된 쓰기 구간(WP)의 제8 구간(Pb8) 및 도 18b에 도시된 홀드 구간(HP)의 제14 구간(Pb14)에서 제7 트랜지스터(T7) 및 제6 트랜지스터(T6)를 통해 제1 트랜지스터(T1)의 제2 전극으로 초기화 전압(VINT)을 제공함으로써 제1 트랜지스터(T1)의 제2 전극의 전압 편차로 인한 발광 소자(ED)의 휘도 편차를 최소화할 수 있다.
도 19는 본 발명의 일 실시예에 따른 화소(PXcij)의 회로도이다.
도 19를 참조하면, 화소(PXcij)는 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다.
도 19에 도시된 화소(PXcij)의 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)는 도 16에 도시된 화소(PXbij)의 제1, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(T1, T2, T3, T5, T6, T7, T8), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)와 유사하므로, 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
도 16에 도시된 화소(PXbij)의 제7 트랜지스터(T7)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이나, 도 19에 도시된 화소(PXcij)의 제7 트랜지스터(T7)는 LTPS 반도체층을 갖는 P-타입 트랜지스터이다.
도 20a는 쓰기 구간(WP)동안 화소(PXbij)의 동작을 설명하기 위한 타이밍도이다. 도 20b는 홀드 구간(HP) 화소(PXbij)의 동작을 설명하기 위한 타이밍도이다.
도 18a에 도시된 쓰기 구간(WP)의 제1 내지 제9 구간들(Pb1-Pb9)은 도 20a에 도시된 쓰기 구간(WP)의 제1 내지 제9 구간들(Pc1-Pcb9)과 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 19 및 도 20a를 참조하면, 쓰기 구간(WP)의 제2 및 제4 구간들(Pc1, Pc4) 각각에서 로우 레벨의 스캔 신호(GBi)에 응답해서 제7 트랜지스터(T7)가 턴 온되고, 로우 레벨의 발광 신호(EM2i)에 응답해서 제6 트랜지스터(T6)가 턴 온 되고, 하이 레벨의 스캔 신호(GCi)에 응답해서 제3 트랜지지스터(T3)가 턴 온된다. 제2 및 제4 구간들(Pc2, Pc4) 각각에서 초기화 전압(VINT)은 제7 트랜지스터(T7), 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 전달될 수 있다.
제8 구간(Pc8)동안 로우 레벨의 스캔 신호(GBi)에 응답해서 제7 트랜지스터(T7)가 턴 온되고, 로우 레벨의 발광 신호(EM2i)에 응답해서 제6 트랜지스터(T6)가 턴 온 되면, 제7 트랜지스터(T7) 및 제6 트랜지스터(T6)를 통해 제1 트랜지스터(T1)의 제2 전극이 초기화 전압(VINT)으로 초기화될 수 있다.
도 20b에 도시된 홀드 구간(HP)의 제11 내지 제15구간들(Pc11-Pc15)은 도 18b에 도시된 홀드 구간(HP)의 제11 내지 제15구간들(Pb11-Pb15)과 실질적으로 동일하므로 중복되는 설명은 생략한다.
제11 구간(Pc11)이 종료된 후, 발광 신호들(EM1i, EM2i) 및 스캔 신호(GWi)가 하이 레벨이고, 스캔 신호들(GCi, GDi)가 로우 레벨로 유지되는 동안 제16 구간(Pc16) 및 제17 구간(Pc17) 각각에서 스캔 신호(GBi)는 로우 레벨로 천이한다. 로우 레벨의 스캔 신호(GBi)에 응답해서 제7 트랜지스터(T7)가 턴 온될 수 있다. 제16 구간(Pc16) 및 제17 구간(Pc17) 각각에서 초기화 전압(VINT)은 제7 트랜지스터(T7)를 통해 발광 소자(ED)의 애노드로 제공될 수 있다.
도 20b에 도시된 홀드 구간(HP)동안 스캔 신호(GBi)는 도 20a에 도시된 쓰기 구간(WP)에서의 스캔 신호(GBi)와 동일한 신호 패턴을 갖는다. 그러나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 홀드 구간(HP)의 제11 구간(Pc11)과 제12 구간(Pc12) 사이의 시간동안 스캔 신호(GBi)는 로우 레벨로 천이하지 않고 하이 레벨로 유지될 수 있다.
도 21은 본 발명의 일 특징에 따른 표시 장치(DD3)의 블록도이다.
도 21에 도시된 표시 장치(DD3)는 도 15에 도시된 표시 장치(DD)와 유사한 구성 요소들을 포함한다. 그러므로 유사한 구성 요소들에 대해서는 동일한 인출 부호를 병기하고, 중복되는 설명을 생략한다.
표시 패널(DP)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, GDL1-GDLn), 발광 라인들(EML11-EML1n, EML21-EML2n), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다.
스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, GBL1-GBLn, GDL1-GDLn)로 스캔 신호들을 출력할 수 있다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT), 제2 초기화 전압(VAINT), 바이어스 전압(Vbias) 및 기준 전압(VREF)을 발생한다. 전압 발생기(300)에 의해서 발생되는 전압들은 도 21에 도시된 예에 한정되지 않는다. 표시 패널(DP)에 구비되는 화소의 회로 구성 및 필요에 따라 전압 발생기(300)에 의해서 발생되는 전압들의 개수 및 전압들 각각의 전압 레벨은 다양하게 변경될 수 있다.
도 22는 본 발명의 일 실시예에 따른 화소(PXdij)의 회로도이다.
도 22를 참조하면, 화소(PXdij)는 제1, 제2, 제3, 제4, 제6, 제7, 제8, 제9, 제10, 제11, 제25 트랜지스터들(T1, T2, T3, T4, T6, T7, T8, T9, T10, T11, T25), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다. 일 실시예에서, 도 21에 도시된 화소들(PX) 각각은 도 22에 도시된 화소(PXdij)와 동일한 회로 구성을 포함할 수 있다.
또한 도 22에 도시된 화소(PXdij)는 도 16에 도시된 화소(PXbij)와 일부 유사한 구성들을 포함한다. 도 22에 도시된 화소(PXdij)의 구성 요소들 중 도 16에 도시된 화소(PXbij)의 구성 요소들과 유사한 특징을 갖는 구성 요소들에 대해서는 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 스캔 라인(GWLi)과 연결된 게이트 전극을 포함한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제1 전극과 제4 노드(N4) 사이에 연결되고, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다.
제4 트랜지스터(T4)는 제4 노드(N4)와 제3 구동 전압 라인(VL3) 사이에 연결되고, 스캔 라인(GILi)과 연결된 게이트 전극을 포함한다. 제3 구동 전압 라인(VL3)은 제1 초기화 전압(VINT)을 전달하는 제1 초기화 전압 라인일 수 있다.
제7 트랜지스터(T7)는 발광 소자(ED)의 애노드와 제6 구동 전압 라인(VL6) 사이에 연결되고, 스캔 라인(GBLi)과 연결된 게이트 전극을 포함한다. 제6 구동 전압 라인(VL6)은 제2 초기화 전압(VAINT)을 전달할 수 있다. 제6 구동 전압 라인(VL6)은 제2 초기화 전압 라인일 수 있다.
제10 트랜지스터(T10)는 제3 노드(N3)와 제2 노드(N2) 사이에 연결되고, 스캔 라인(GDLi)과 연결된 게이트 전극을 포함한다.
제11 트랜지스터(T11)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되고, 스캔 라인(GDLi)과 연결된 게이트 전극을 포함한다.
제25 트랜지스터(T25)는 제3 노드(N3)와 제5 구동 전압 라인(VL5) 사이에 연결되고, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다. 제5 구동 전압 라인(VL5)은 기준 전압(VREF)을 전달할 수 있다. 제5 구동 전압 라인(VL5)은 기준 전압 라인일 수 있다.
일 실시예에서, 제1, 제2, 제3, 제4, 제6, 제7, 제8, 제9, 제25 트랜지스터들(T1, T2, T,3, T4, T6, T7, T8, T9, T25) 각각은 LTPS 반도체층을 갖는 P-타입 트랜지스터이고, 제10 및 제11 트랜지스터들(T10, T11) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다.
제10 및 제11 트랜지스터들(T10, T11)에 의해 제1 커패시터(Cst)에 충전된 전하가 제2 트랜지스터(T2)를 통해 누설되거나, 제3 및 제4 트랜지스터들(T3, T4)을 통해 누설되는 것을 최소화할 수 있다.
도 23은 쓰기 구간(WP)동안 화소(PXdij)의 동작을 설명하기 위한 타이밍도이다.
도 22 및 도 23을 참조하면, 제1 구간(Pd1)에서 스캔 신호(GIi)가 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제4 트랜지스터(T4) 및 제11 트랜지스터(T11)가 턴 온된다. 제1 초기화 전압(VINT)은 턴 온 상태의 제4 트랜지스터(T4) 및 제11 트랜지스터(T11)를 통해 제1 노드(N1)로 전달될 수 있다.
제2 구간(Pd2)에서 스캔 신호(GCi) 및 발광 신호(EM1i)가 각각 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제3, 제8, 제10, 제11, 제25 트랜지스터들(T3, T8, T10, T11, T25)이 각각 턴 온된다. 기준 전압(VREF)은 턴 온 상태의 제25 트랜지스터(T25)를 통해 제3 노드(N3)로 전달될 수 있다. 제1 구동 전압(ELVDD)은 제8, 제1, 제3, 제11 트랜지스터들(T8, T1, T3, T11)을 통해 제1 노드(N1)로 전달될 수 있다.
제3 구간(Pd3)은 제1 구간(Pd1)과 동일하게 동작할 수 있다. 제1 구간(Pd1) 및 제3 구간(Pd3)은 제1 노드(N1)를 초기화하는 초기화 구간일 수 있다.
제4 구간(Pd4)은 제2 구간(Pd2)과 동일하게 동작할 수 있다. 제2 구간(Pd2) 및 제4 구간(Pd4)은 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하기 위한 보상 구간일 수 있다.
제5 구간(Pd5)에서 스캔 신호(GWi)가 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제2 트랜지스터(T2) 및 제10 트랜지스터(T10)가 턴 온된다. 데이터 라인(DLj) 으로부터의 데이터 신호(Dj)는 제2 및 제10 트랜지스터들(T2, T10)을 통해 제2 노드(N2)로 전달될 수 있다. 제5 구간(Pd5)은 데이터 신호(Dj)를 커패시터(Cst)에 전달하는 데이터 쓰기 구간일 수 있다.
제6 구간(Pd6)에서 스캔 신호(EBi)가 로우 레벨이면 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)가 턴 온된다. 제4 구동 전압 라인(VL4)을 통해 전달되는 바이어스 전압(Vbias)은 제9 트랜지스터(T9)를 통해 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 또한 제2 초기화 전압(VAINT)은 제7 트랜지스터(T7)를 통해 발광 소자(ED)의 애노드로 제공될 수 있다. 제6 구간(Pd6)은 발광 소자(ED)의 애노드 및 제1 트랜지스터(T1)의 제1 전극을 초기화하는 애노드 초기화 및 바이어스 구간일 수 있다.
제7 구간(Pd7)에서 스캔 신호들(GIi, GCi, GWi, EBi)은 모두 비활성 레벨인 하이 레벨이고, 스캔 신호(GDi)는 비활성 레벨인 로우 레벨이고, 발광 신호들(EM1i, EM2i)은 활성 레벨인 로우 레벨이다. 활성 레벨의 발광 신호들(EM1i, EM2i)에 의해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온될 수 있다.
제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성되어 발광 소자(ED)는 발광할 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제7 구간(Pd7)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도면에 도시되지 않았으나, 홀드 구간(HP)동안 화소(PXdij)로 제공되는 스캔 신호들(GIi, GCi)는 비활성 레벨인 하이 레벨로 유지되고, 스캔 신호(GDi)는 비활성 레벨인 로우 레벨로 유지된다. 또한 쓰기 구간(WP)의 제6 구간(Pd6)과 동일하게 스캔 신호(EBi)만 활성 레벨인 로우 레벨로 천이하여 제1 트랜지스터(T1)의 제1 전극으로 바이어스 전압(Vbias)을 제공할 수 있다.
도 24는 본 발명의 일 실시예에 따른 화소(PXeij)의 회로도이다.
도 24에 도시된 화소(PXeij)는 도 22에 도시된 화소(PXdij)와 유사한 구성을 포함하되, 제11 트랜지스터(T11)를 포함하지 않는다. 또한 도 22에 도시된 화소(PXdij)에서 제3, 제4, 제25 트랜지스터들(T3, T4, T25) 각각은 P-타입 트랜지스터이나, 도 24에 도시된 화소(PXeij)의 제3, 제4, 제25 트랜지스터들(T3, T4, T25) 각각은 N-타입 트랜지스터이다. 제1 커패시터(Cst)와 직접 연결된 제3, 제4, 제10, 제25 트랜지스터들(T3, T4, T10, T25) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 25는 쓰기 구간(WP)동안 화소(PXeij)의 동작을 설명하기 위한 타이밍도이다.
도 24 및 도 25를 참조하면, 제1 구간(Pe1)에서 스캔 신호(GIi)가 하이 레벨이면, 제4 트랜지스터(T4)가 턴 온된다. 제1 초기화 전압(VINT)은 턴 온 상태의 제4 트랜지스터(T4)를 통해 제1 노드(N1)로 전달될 수 있다.
제2 구간(Pe2)에서 스캔 신호들(GCi, GDi)가 각각 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제3, 제8, 제10 및 제25 트랜지스터들(T3, T8, T10, T25)이 각각 턴 온된다. 기준 전압(VREF)은 턴 온 상태의 제25 트랜지스터(T25)를 통해 제3 노드(N3)로 전달될 수 있다. 제1 구동 전압(ELVDD)은 제8, 제1 및 제3 트랜지스터들(T8, T1, T3)을 통해 제1 노드(N1)로 전달될 수 있다.
화소(PXeij)는 제3 구간(Pe3)에서 제1 구간(Pe1)과 동일하게 동작할 수 있다. 제1 구간(Pe1) 및 제3 구간(Pe3)은 제1 노드(N1)를 초기화하는 초기화 구간일 수 있다.
제4 구간(Pe4)은 제2 구간(Pe2)과 동일하게 동작할 수 있다. 제2 구간(Pe2) 및 제4 구간(Pe4)은 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하기 위한 보상 구간일 수 있다.
제5 구간(Pe5)에서 스캔 신호(GWi)가 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제2 트랜지스터(T2) 및 제10 트랜지스터(T10)가 턴 온된다. 데이터 라인(DLj)으로부터의 데이터 신호(Dj)는 제2 및 제10 트랜지스터들(T2, T10)을 통해 제2 노드(N2)로 전달될 수 있다. 제5 구간(Pd5)은 데이터 신호(Dj)를 커패시터(Cst)에 전달하는 데이터 쓰기 구간일 수 있다.
제6 구간(Pe6)에서 스캔 신호(EBi)가 로우 레벨이면 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)가 턴 온된다. 제6 구동 전압 라인(VL6)을 통해 제공되는 제2 초기화 전압(VAINT)은 제7 트랜지스터(T7)를 통해 발광 소자(ED)의 애노드로 제공될 수 있다. 제4 구동 전압 라인(VL4)을 통해 전달되는 바이어스 전압(Vbias)은 제9 트랜지스터(T9)를 통해 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 제6 구간(Pe6)은 발광 소자(ED)의 애노드 및 제1 트랜지스터(T1)의 제1 전극을 초기화하는 애노드 초기화 및 바이어스 구간일 수 있다.
제7 구간(Pd7)에서 스캔 신호들(GIi, GCi, GDi)은 각각 로우 레벨이고, 스캔 신호들(GWi, EBi)은 각각 하이 레벨이고, 발광 신호들(EM1i, EM2i)은 로우 레벨이다. 로우 레벨의 발광 신호들(EM1i, EM2i)에 의해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온될 수 있다.
제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성되어 발광 소자(ED)는 발광할 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다. 제7 구간(Pd7)은 발광 소자(ED)가 발광하는 발광 구간일 수 있다.
도면에 도시되지 않았으나, 홀드 구간(HP)동안 화소(PXeij)로 제공되는 스캔 신호들(GIi, GCi, GDi)은 로우 레벨로 유지되고, 스캔 신호(GWi)는 하이 레벨로 유지된다. 또한 쓰기 구간(WP)의 제6 구간(Pe6)과 동일하게 홀드 구간(HP)에서 스캔 신호(EBi)만 활성 레벨인 로우 레벨로 천이하여 제1 트랜지스터(T1)의 제1 전극으로 바이어스 전압(Vbias)이 제공될 수 있다.
도 26은 본 발명의 일 실시예에 따른 화소(PXfij)의 회로도이다.
도 26에 도시된 화소(PXfij)는 도 24에 도시된 화소(PXeij)와 유사한 구성을 포함하되, 제25 트랜지스터(T25)를 포함하지 않고, 제5 트랜지스터(T5)를 포함한다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 전극과 제2 노드(N2) 사이에 연결되고, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다. 제1 커패시터(Cst)와 직접 연결된 제3, 제4, 제5 및 제10 트랜지스터들(T3, T4, T5, T10) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 27은 쓰기 구간(WP)동안 화소(PXeij)의 동작을 설명하기 위한 타이밍도이다.
도 27에 도시된 제1 내지 제7 구간들(Pf1-Pf7)은 도 25에 도시된 제1 내지 제7 구간들(Pe1-Pe7)과 유사하므로 중복되는 설명은 생략한다.
제2 구간(Pf2) 및 제4 구간(Pf4) 각각에서 스캔 신호(GCi)가 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제1 구동 전압(ELVDD)은 제8 및 제5 트랜지스터들(T8, T5)을 통해 제1 노드(N1)로 제공될 수 있다.
도 28은 본 발명의 일 실시예에 따른 화소(PXgij)의 회로도이다.
도 28에 도시된 화소(PXgij)는 도 26에 도시된 화소(PXfij)와 유사한 구성을 포함하되, 제9 및 제10 트랜지스터들(T9, T10)을 포함하지 않는다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 스캔 라인(GWLi)과 연결된 게이트 전극을 포함한다.
일 실시예에서, 화소(PXgij)의 제1, 제2, 제6, 제7, 제8 트랜지스터들(T1, T2, T6, T7, T8) 각각은 P-타입 트랜지스터이고, 제3, 제4, 제5 트랜지스터들(T3, T4, T5) 각각은 N-타입 트랜지스터이다.
제1 커패시터(Cst)와 직접 연결된 제3, 제4, 제5 트랜지스터들(T3, T4, T5) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 29a는 쓰기 구간(WP)동안 화소(PXgij)의 동작을 설명하기 위한 타이밍도이다.
도 28 및 도 29a를 참조하면, 제1 구간(Pg1)에서 스캔 신호들(GIi, GDi) 및 발광 신호(EM1i)에 의해 제4, 제5 및 제8 트랜지스터들(T4, T5, T8)이 턴 온 된다. 제1 초기화 전압(VINT)은 턴 온 상태의 제4 트랜지스터(T4)를 통해 제1 노드(N1)로 전달될 수 있다. 또한 제1 구동 전압(ELVDD)은 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
제2 구간(Pg2)에서 스캔 신호들(GCi, GDi)이 각각 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 각각 턴 온된다. 제1 구동 전압(ELVDD)은 턴 온 상태의 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다. 또한 제1 구동 전압(ELVDD)은 제8, 제1, 제3 트랜지스터들(T8, T1, T3)을 통해 제1 노드(N1)로 전달될 수 있다.
제3 구간(Pg3)에서 스캔 신호(GWi)가 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제2 및 제5 트랜지스터들(T2, T5)이 턴 온된다. 데이터 라인(DLj)으로부터의 데이터 신호(Dj)는 제2 및 제5 트랜지스터들(T2, T5)을 통해 제2 노드(N2)로 전달될 수 있다. 이때 데이터 라인(DLj)을 통해 제공되는 데이터 신호(Dj)는 발광 소자(ED)에 표시될 영상에 대응하는 데이터 전압일 수 있다.
제4 구간(Pg4)에서 스캔 신호(GWi)가 로우 레벨이면, 데이터 라인(DLj)로부터의 데이터 신호(Dj)는 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 이때 데이터 라인(DLj)을 통해 제공되는 데이터 신호(Dj)는 제1 트랜지스터(T1)의 제1 전극을 초기화하기 위한 바이어스 전압일 수 있다.
제5 구간(Pg5)동안 발광 신호들(EM1i, EM2i)이 로우 레벨이다. 로우 레벨의 발광 신호들(EM1i, EM2i)에 응답해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다.
스캔 신호(GDi)는 제1 구간(Pg1) 및 제2 구간(Pg2)에서 하이 레벨로 유지된다. 그러므로, 초기화 구간인 제1 구간(Pg1)에서 제1 구동 전압(ELVDD)이 제2 노드(N2)로 전달되고, 보상 구간인 제2 구간(Pg2)에서도 제1 구동 전압(ELVDD)이 제2 노드(N2)로 전달될 수 있다. 즉, 제2 노드(N2)로 제1 구동 전압(ELVDD)이 연속 2회 제공되므로, 제2 구간(Pg2)이 수행된 후 제2 노드(N2)의 전압 변화는 제1 노드(N1)에 영향을 주지 않는다.
도 26에 도시된 화소(PXfij)는 도 27에 도시된 것과 같이, 초기화 구간을 2회(즉, 제1 구간(Pf1) 및 제3 구간(Pf3)) 수행하고, 보상 구간을 2회(즉, 제2 구간(Pf2) 및 제4 구간(Pf4)) 수행해야 한다.
도 28에 도시된 화소(PXgij)는 도 29a에 도시된 것과 같이, 초기화 구간을 1회(즉, 제1 구간(Pg1)) 수행하고, 보상 구간을 1회(즉, 제2 구간(Pg2)) 수행해도 된다.
도 29b는 본 발명의 일 실시예에 따른 쓰기 구간(WPd)동안 화소(PXgij)의 동작을 설명하기 위한 타이밍도이다.
도 29b에 도시된 쓰기 구간(WPd)의 제1 내지 제5 구간들(Pg1-Pg5)은 도 29a에 도시된 쓰기 구간(WP)의 제1 내지 제5 구간들(Pg1-Pg5)과 실질적으로 동일하므로 같은 인출 부호를 병기하고, 중복되는 설명을 생략한다.
도 29b에 도시된 쓰기 구간(WPd)은 제4 구간(Pg4)과 제5 구간(Pg5) 사이에 제6 구간(Pg6)을 더 포함한다.
제6 구간(Pg6)에서 발광 신호(EM1i)는 하이 레벨이고, 발광 신호(EM2i)는 로우 레벨이다.
제3 구간(Pg3) 및 제4 구간(Pg4)에서 발광 소자(ED)의 애노드는 제2 초기화 전압(VAINT)으로 초기화되었다. 발광 소자(ED)는 애노드와 캐소드 사이의 커패시턴스에 의해 발광 소자(ED)의 애노드를 소정의 전압 레벨로 유지할 수 있다.
로우 레벨의 발광 신호(EM2i)에 의해 제6 트랜지스터(T6)가 턴 온되면 제1 트랜지스터(T1)의 제2 전극은 발광 소자(ED)의 애노드의 전압 레벨로 초기화될 수 있다.
쓰기 구간(WPd)과 홀드 구간(HP) 각각의 제6 구간(Pg6)에서 제1 트랜지스터(T1)의 제2 전극이 발광 소자(ED)의 애노드의 전압 레벨로 초기화되면 제1 트랜지스터(T1)의 제2 전극의 전압 레벨 차이에 따른 휘도 편차를 최소화할 수 있다.
도 30은 본 발명의 일 실시예에 따른 화소(PXhij)의 회로도이다.
도 30에 도시된 화소(PXhij)는 도 28에 도시된 화소(PXgij)와 유사한 구성을 포함하되, 제11 트랜지스터(T11)를 더 포함한다. 도 28에 도시된 화소(PXgij)의 제3 및 제4 트랜지스터들(T3, T4) 각각은 N-타입 트랜지스터이나, 도 30에 도시된 화소(PXhij)의 제3 및 제4 트랜지스터들(T3, T4) 각각은 P-타입 트랜지스터이다.
제11 트랜지스터(T11)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되고, 스캔 라인(GDLi)과 연결된 게이트 전극을 포함한다.
제1 커패시터(Cst)와 직접 연결된 제5, 제11 트랜지스터들(T5, T11) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 31a는 쓰기 구간(WP)동안 화소(PXhij)의 동작을 설명하기 위한 타이밍도이다.
도 31a에 도시된 제1 내지 제5 구간들(Ph1-Ph5) 각각은 도 29a에 도시된 제1 내지 제5 구간들(Pg1-Pg5) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 30에 도시된 화소(PXhij)의 제4 트랜지스터(T4)가 P-타입 트랜지스터이므로, 제1 구간(Ph1)에서 스캔 신호(GIi)는 로우 레벨이다. 제3 트랜지스터(T3)가 P-타입 트랜지스터이므로, 제2 구간(Ph2)에서 스캔 신호(GCi)는 로우 레벨이다.
도 31b는 본 발명의 일 실시예에 따른 쓰기 구간(WPd)동안 화소(PXhij)의 동작을 설명하기 위한 타이밍도이다.
도 31b에 도시된 제1 내지 제6 구간들(Ph1-Ph6) 각각은 도 29b에 도시된 제1 내지 제6 구간들(Pg1-Pg6) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
제4 트랜지스터(T4)가 P-타입 트랜지스터이므로, 제1 구간(Ph1)에서 스캔 신호(GIi)는 로우 레벨이다. 제3 트랜지스터(T3)가 P-타입 트랜지스터이므로, 제2 구간(Ph2)에서 스캔 신호(GCi)는 로우 레벨이다.
도 31a에 도시된 타이밍도와 달리 도 31b에 도시된 타이밍도는 제6 구간(Pg6)을 더 포함한다. 제6 구간(Pg6)에서 제1 트랜지스터(T1)의 제2 전극이 발광 소자(ED)의 애노드의 전압 레벨로 초기화될 수 있다. 그러므로 쓰기 구간(WP)과 홀드 구간(HP)에서 제1 트랜지스터(T1)의 제2 전극의 전압 레벨 차이에 따른 휘도 편차를 최소화할 수 있다
도 32는 본 발명의 일 실시예에 따른 화소(PXiij)의 회로도이다.
도 32에 도시된 화소(PXiij)는 도 22에 도시된 화소(PXdij)와 유사한 구성을 포함하되, 제25 트랜지스터(T25) 대신 제5 트랜지스터(T5)를 포함한다.
제5 트랜지스터(T5)는 제3 노드(N3)와 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 P-타입 트랜지스터이다.
제1 커패시터(Cst)와 직접 연결된 제10 및 제11 트랜지스터들(T10, T11) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 33은 쓰기 구간(WP)동안 화소(PXiij)의 동작을 설명하기 위한 타이밍도이다.
도 33에 도시된 제1 내지 제7 구간들(Pi1-Pi7) 각각은 도 23에 도시된 제1 내지 제7 구간들(Pd1-Pd7) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 32 및 도 33을 참조하면, 제2 구간(Pi2) 및 제4 구간(Pi4) 각각에서 발광신호(EM1i) 및 스캔 신호(GCi)가 각각 로우 레벨이면, 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)가 턴 온된다. 그러므로 제2 구간(Pi2) 및 제4 구간(Pi4) 각각에서 제1 구동 전압(ELVDD)은 턴 온 상태의 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제3 노드(N3)로 전달될 수 있다.
도 34는 본 발명의 일 실시예에 따른 화소(PXjij)의 회로도이다.
도 34에 도시된 화소(PXjij)는 도 28에 도시된 화소(PXgij)와 유사한 구성을 포함하되, 제9 트랜지스터(T9)를 더 포함한다.
제9 트랜지스터(T9)는 제4 구동 전압 라인(VL4)과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 스캔 라인(EBLi)과 연결된 게이트 전극을 포함한다.
제7 트랜지스터(T7)는 발광 소자(ED)의 애노드와 제6 구동 전압 라인(VL6) 사이에 연결되고, 스캔 라인(EBLi)과 연결된 게이트 전극을 포함한다.
도 35a는 쓰기 구간(WP)동안 화소(PXjij)의 동작을 설명하기 위한 타이밍도이다.
도 34 및 도 35a를 참조하면, 제1 구간(Pj1)에서 스캔 신호들(GIi, GDi) 및 발광 신호(EM1i)에 의해 제4, 제5 및 제8 트랜지스터들(T4, T6, T8)이 턴 온된다. 제1 초기화 전압(VINT)은 턴 온 상태인 제4 트랜지스터(T4)를 통해 제1 노드(N1)로 전달될 수 있다. 또한 제1 구동 전압(ELVDD)은 턴 온 상태인 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다.
제2 구간(Pj2)에서 스캔 신호들(GCi, GDi)이 각각 하이 레벨이고, 발광 신호(EM1i)가 로우 레벨이면, 제3, 제5, 제8 트랜지스터들(T3, T5, T8)이 각각 턴 온된다. 제1 구동 전압(ELVDD)은 턴 온 상태의 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 전달될 수 있다. 또한 제1 구동 전압(ELVDD)은 제8, 제1, 제3 트랜지스터들(T8, T1, T3)을 통해 제1 노드(N1)로 전달될 수 있다.
제3 구간(Pj3)에서 스캔 신호(GWi)가 로우 레벨이고, 스캔 신호(GDi)가 하이 레벨이면, 제2 및 제5 트랜지스터들(T2, T5)이 턴 온된다. 데이터 라인(DLj)으로부터의 데이터 신호(Dj)는 제2 및 제5 트랜지스터들(T2, T5)을 통해 제2 노드(N2)로 전달될 수 있다.
제4 구간(Pj4)에서 스캔 신호(EBi)가 로우 레벨이면, 제4 구동 전압 라인(VL4)으로부터의 바이어스 전압(Vbias)이 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 또한 제6 구동 전압 라인(VL6)으로부터의 제2 초기화 전압(VAINT)이 발광 소자(ED)의 애노드로 제공될 수 있다.
제5 구간(Pj5)동안 발광 신호들(EM1i, EM2i)이 로우 레벨이다. 로우 레벨의 발광 신호들(EM1i, EM2i)에 응답해서 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 턴 온되면, 제8 트랜지스터(T8), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다.
스캔 신호(GDi)는 제1 구간(Pj1) 및 제2 구간(Pj2)에서 하이 레벨로 유지된다. 그러므로, 초기화 구간인 제1 구간(Pj1)에서 제1 구동 전압(ELVDD)이 제2 노드(N2)로 전달되고, 보상 구간인 제2 구간(Pj2)에서도 제1 구동 전압(ELVDD)이 제2 노드(N2)로 전달될 수 있다. 즉, 제2 노드(N2)로 제1 구동 전압(ELVDD)이 연속 2회 제공되므로, 제2 구간(Pj2)이 수행된 후 제2 노드(N2)의 전압 변화는 제1 노드(N1)에 영향을 주지 않는다. 그러므로 도 34에 도시된 화소(PXjij)는 초기화 구간을 1회(즉, 제1 구간(Pj1))만 수행하고, 보상 구간을 1회(즉, 제2 구간(Pj2))만 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 구간(Pj1)과 제2 구간(Pj2)은 번갈아 여러 번 수행될 수 있다.
도 35b는 본 발명의 일 실시예에 따른 쓰기 구간(WPd)동안 화소(PXjij)의 동작을 설명하기 위한 타이밍도이다.
도 35b에 도시된 쓰기 구간(WPd)의 제1 내지 제5 구간들(Pj1-Pj5)은 도 35a에 도시된 쓰기 구간(WP)의 제1 내지 제5 구간들(Pj1-Pj5)과 실질적으로 동일하므로 같은 인출 부호를 병기하고, 중복되는 설명을 생략한다.
도 35b에 도시된 쓰기 구간(WPd)은 제4 구간(Pj4)과 제5 구간(Pj5) 사이에 제6 구간(Pj6)을 더 포함한다.
제3 구간(Pj3) 및 제4 구간(Pj4)에서 발광 소자(ED)의 애노드는 제2 초기화 전압(VAINT)으로 초기화되었다. 발광 소자(ED)는 애노드와 캐소드 사이의 커패시턴스에 의해 발광 소자(ED)의 애노드를 소정의 전압 레벨로 유지할 수 있다.
제6 구간(Pj6)에서 발광 신호(EM1i)는 하이 레벨이고, 발광 신호(EM2i)는 로우 레벨이다. 로우 레벨의 발광 신호(EM2i)에 의해 제6 트랜지스터(T6)가 턴 온되면 제1 트랜지스터(T1)의 제2 전극은 발광 소자(ED)는 애노드의 전압 레벨로 초기화될 수 있다.
쓰기 구간(WPd)과 홀드 구간(HP) 각각의 제6 구간(Pj6)에서 제1 트랜지스터(T1)의 제2 전극이 발광 소자(ED)의 애노드의 전압 레벨로 초기화되면 제1 트랜지스터(T1)의 제2 전극의 전압 레벨 차이에 따른 휘도 편차를 최소화할 수 있다.
도 36은 본 발명의 일 실시예에 따른 화소(PXkij)의 회로도이다.
도 36에 도시된 화소(PXkij)는 도 34에 도시된 화소(PXjij)와 유사한 구성을 포함하되, 제11 트랜지스터(T11)를 더 포함한다.
제11 트랜지스터(T11)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되고, 스캔 라인(GDLi)과 연결된 게이트 전극을 포함한다.
일 실시예에서, 화소(PXkij)의 제1, 제2, 제3, 제4, 제6, 제7, 제8 트랜지스터들(T1, T2, T3, T4, T6, T7, T8) 각각은 P-타입 트랜지스터이고, 제5 및 제11 트랜지스터들(T5, T11) 각각은 N-타입 트랜지스터이다.
제1 커패시터(Cst)와 직접 연결된 제5 및 제11 트랜지스터들(T5, T11) 각각이 N-타입 트랜지스터이므로, 제1 커패시터(Cst)에 충전된 전하의 누설을 최소화할 수 있다.
도 37a는 쓰기 구간(WP)동안 화소(PXkij)의 동작을 설명하기 위한 타이밍도이다.
도 37a에 도시된 제1 내지 제5 구간들(Pk1-Pk5) 각각은 도 35a에 도시된 제1 내지 제5 구간들(Pj1-Pj5) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
다만, 도 36에 도시된 화소(PXkij)의 제4 트랜지스터(T4)가 P-타입 트랜지스터이므로, 제1 구간(Pk1)에서 스캔 신호(GIi)는 로우 레벨이다. 제3 트랜지스터(T3)가 P-타입 트랜지스터이므로, 제1 구간(Pk2)에서 스캔 신호(GCi)는 로우 레벨이다
도 37b는 쓰기 구간(WPd)동안 화소(PXkij)의 동작을 설명하기 위한 타이밍도이다.
도 37b에 도시된 제1 내지 제6 구간들(Pk1-Pk6) 각각은 도 35b에 도시된 제1 내지 제6 구간들(Pj1-Pj6) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
다만, 도 36에 도시된 화소(PXkij)의 제4 트랜지스터(T4)가 P-타입 트랜지스터이므로, 제1 구간(Pk1)에서 스캔 신호(GIi)는 로우 레벨이다. 제3 트랜지스터(T3)가 P-타입 트랜지스터이므로, 제1 구간(Pk2)에서 스캔 신호(GCi)는 로우 레벨이다.
제6 구간(Pj6)에서 발광 신호(EM1i)는 하이 레벨이고, 발광 신호(EM2i)는 로우 레벨이다. 로우 레벨의 발광 신호(EM2i)에 의해 제6 트랜지스터(T6)가 턴 온되면 제1 트랜지스터(T1)의 제2 전극은 발광 소자(ED)는 애노드의 전압 레벨로 초기화될 수 있다.
쓰기 구간(WPd)과 홀드 구간(HP) 각각의 제6 구간(Pk6)에서 제1 트랜지스터(T1)의 제2 전극이 발광 소자(ED)의 애노드의 전압 레벨로 초기화되면 제1 트랜지스터(T1)의 제2 전극의 전압 레벨 차이에 따른 휘도 편차를 최소화할 수 있다.
도 38은 본 발명의 일 특징에 따른 표시 장치(DD4)의 블록도이다.
도 38에 도시된 표시 장치(DD4)는 도 21에 도시된 표시 장치(DD3)와 유사한 구성 요소들을 포함한다. 그러므로 유사한 구성 요소들에 대해서는 동일한 인출 부호를 병기하고, 중복되는 설명을 생략한다.
표시 패널(DP)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, GBL1-GBLn GDL1-GDLn), 발광 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다.
스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, GBL1-GBLn GDL1-GDLn)로 스캔 신호들을 출력할 수 있다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT), 제2 초기화 전압(VAINT) 및 기준 전압(VREF)을 발생한다. 전압 발생기(300)에 의해서 발생되는 전압들은 도 38에 도시된 예에 한정되지 않는다. 표시 패널(DP)에 구비되는 화소의 회로 구성 및 필요에 따라 전압 발생기(300)에 의해서 발생되는 전압들의 개수 및 전압들 각각의 전압 레벨은 다양하게 변경될 수 있다.
도 39는 본 발명의 일 실시예에 따른 화소(PXlij)의 회로도이다.
도 39를 참조하면, 화소(PXlij)는 제1, 제2, 제3, 제4, 제5, 제7, 제10, 제11 및 제25 트랜지스터들(T1, T2, T3, T4, T6, T7, T10, T11, T25), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다. 일 실시예에서, 도 38에 도시된 화소들(PX) 각각은 도 39에 도시된 화소(PXlij)와 동일한 회로 구성을 포함할 수 있다.
또한 도 39에 도시된 화소(PXlij)는 도 22에 도시된 화소(PXdij)와 일부 유사한 구성들을 포함한다. 도 39에 도시된 화소(PXlij)의 구성 요소들 중 도 22에 도시된 화소(PXdij)의 구성 요소들과 유사한 특징을 갖는 구성 요소들에 대해서는 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
도 39에 도시된 화소(PXlij)는 도 22에 도시된 화소(PXdij)와 유사한 구성을 포함하되, 제8 및 제9 트랜지스터들(T8, T9)을 포함하지 않는다.
일 실시예에서, 화소(PXlij)의 제1, 제2, 제3, 제4, 제5, 제7 및 제25 트랜지스터들(T1, T2, T3, T4, T6, T7, T25) 각각은 P-타입 트랜지스터이고, 제10 및 제11트랜지스터들(T10, T11) 각각은 N-타입 트랜지스터이다.
제7 트랜지스터(T7)는 발광 소자(ED)의 애노드와 제6 초기화 전압 라인(VL6) 사이에 연결되고, 스캔 라인(GBLi)과 연결된 게이트 전극을 포함한다.
도 40은 쓰기 구간(WP)동안 화소(PXlij)의 동작을 설명하기 위한 타이밍도이다.
도 39 및 도 40을 참조하면, 제1 구간(Pl1)에서 로우 레벨의 스캔 신호(GIi) 및 하이 레벨의 스캔 신호(GDi)에 의해 제4 및 제11 트랜지스터들(T4, T11)이 턴 온된다. 제1 초기화 전압(VINT)은 턴 온 상태의 제4 및 제11 트랜지스터들(T4, T11)을 통해 제1 노드(N1)로 전달될 수 있다.
제2 구간(PI2)에서 로우 레벨의 스캔 신호(GCi) 및 하이 레벨의 스캔 신호(GDi)에 의해 제3, 제11 및 제25 트랜지스터들(T3, T11, T25)이 각각 턴 온된다. 제1 구동 전압(ELVDD)은 제1, 제3 및 제11 트랜지스터들(T1, T3, T11)을 통해 제1 노드(N1)로 전달될 수 있다. 또한 기준 전압(VREF)은 제25 트랜지스터(T25)를 통해 제3 노드(N3)로 전달될 수 있다.
제3 구간(Pl3)에서 화소(PXlij)의 동작은 제1 구간(Pl1)과 동일할 수 있다.
제4 구간(Pl4)에서 화소(PXlij)의 동작은 제2 구간(Pl2)과 동일할 수 있다.
제5 구간(Pl5)에서 로우 레벨의 스캔 신호(GWi) 및 하이 레벨의 스캔 신호(GDi)에 의해 제2 및 제10 트랜지스터들(T2, T10)이 각각 턴 온된다. 데이터 라인(DLj)으로부터의 데이터 신호(Dj)는 제2 및 제10 트랜지스터들(T2, T10)을 통해 제2 노드(N2)로 전달된다.
제6 구간(Pl6)에서 스캔 신호(GBi)가 로우 레벨이면 제7 트랜지스터(T7)가 턴 온된다. 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 소자(ED)의 애노드는 제2 초기화 전압(VAINT)으로 초기화될 수 있다.
제7 구간(Pl7)에서 발광 신호(EMi)가 로우 레벨이면 제6 트랜지스터(T6)가 턴 온된다. 제6 트랜지스터(T6)가 턴 온도임에 따라 제1 및 제6 트랜지스터들(T1, T6)을 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다.
도면에 도시되지 않았으나, 홀드 구간(HP)동안 스캔 신호들(GIi, GCi, GWi)은 비활성 레벨인 하이 레벨로 유지되고, 스캔 신호(GDi)는 비활성 레벨인 로우 레벨로 유지될 수 있다.
홀드 구간(HP)동안 스캔 신호(GBi)가 하이 레벨에서 로우 레벨로 천이하면 제7 트랜지스터(T7)가 턴 온되어서 발광 소자(ED)의 애노드는 제2 초기화 전압(VAINT)으로 초기화될 수 있다.
도 41은 본 발명의 일 실시예에 따른 화소(PXmij)의 회로도이다.
도 41을 참조하면, 화소(PXmij)는 제1, 제2, 제3, 제4, 제6, 제7, 제10 및 제25 트랜지스터들(T1, T2, T3, T4, T6, T7, T10, T25), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다.
도 41에 도시된 화소(PXmij)는 도 39에 도시된 화소(PXlij)와 일부 유사한 구성들을 포함한다. 도 41에 도시된 화소(PXmij)의 구성 요소들 중 도 39에 도시된 화소(PXlij)의 구성 요소들과 유사한 특징을 갖는 구성 요소들에 대해서는 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
도 41에 도시된 화소(PXmij)는 도 39에 도시된 화소(PXlij)와 유사한 구성을 포함하되, 제11 트랜지스터(T11)을 포함하지 않는다.
일 실시예에서, 화소(PXmij)의 제1, 제2, 제6 및 제7 트랜지스터들(T1, T2, T6, T7) 각각은 P-타입 트랜지스터이고, 제3, 제4, 제10 및 제25 트랜지스터들(T3, T4, T10, T25) 각각은 N-타입 트랜지스터이다.
도 42는 쓰기 구간(WP)동안 화소(PXmij)의 동작을 설명하기 위한 타이밍도이다.
도 41 및 도 42를 참조하면, 제1 구간(Pm1)에서 하이 레벨의 스캔 신호(GIi)에 의해 제4 트랜지스터(T4)가 턴 온된다. 제1 초기화 전압(VINT)은 턴 온 상태의 제4 트랜지스터(T4)를 통해 제1 노드(N1)로 전달될 수 있다.
제2 구간(Pm2)에서 하이 레벨의 스캔 신호(GCi)에 의해 제3 및 제25 트랜지스터들(T3, T25)이 각각 턴 온된다. 제1 구동 전압(ELVDD)은 제1 및 제3 트랜지스터들(T1, T3)을 통해 제1 노드(N1)로 전달될 수 있다. 또한 기준 전압(VREF)은 제25 트랜지스터(T25)를 통해 제2 노드(N2)로 전달될 수 있다.
제3 구간(Pm3)에서 화소(PXmij)의 동작은 제1 구간(Pm1)과 동일할 수 있다.
제4 구간(Pm4)에서 화소(PXmij)의 동작은 제2 구간(Pm2)과 동일할 수 있다.
제5 구간(Pm5)에서 로우 레벨의 스캔 신호(GWi) 및 하이 레벨의 스캔 신호(GDi)에 의해 제2 및 제10 트랜지스터들(T2, T10)이 각각 턴 온된다. 데이터 라인(DLj)으로부터의 데이터 신호(Dj)는 제2 및 제10 트랜지스터들(T2, T10)을 통해 제2 노드(N2)로 전달된다.
제6 구간(Pm6)에서 스캔 신호(GBi)가 로우 레벨이면 제7 트랜지스터(T7)가 턴 온된다. 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 소자(ED)의 애노드는 제2 초기화 전압(VAINT)으로 초기화될 수 있다.
제7 구간(Pl7)에서 발광 신호(EMi)가 로우 레벨이면 제6 트랜지스터(T6)가 턴 온된다. 제6 트랜지스터(T6)가 턴 온됨에 따라 제1 및 제6 트랜지스터들(T1, T6)을 통해 제1 구동 전압 라인(VL1)부터 발광 소자(ED)까지 전류 경로가 형성될 수 있다. 이 때, 제1 노드(N1) 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 따라 발광 소자(ED)로 전달되는 전류의 양이 결정될 수 있다.
일 실시예에서, 스캔 신호(GDi)는 제5 구간(Pm5)에서만 하이 레벨일 수 있다. 또한, 스캔 신호(GDi)의 하이 레벨 구간은 스캔 신호(GWi)가 로우 레벨인 제5 구간(Pm5)과 중첩하되, 스캔 신호(GDi)의 펄스 폭은 스캔 신호(GWi)의 펄스 폭보다 크거나 같을 수 있다.
도 43은 본 발명의 일 실시예에 따른 화소(PXnij)의 회로도이다.
도 43를 참조하면, 화소(PXnij)는 제1 내지 제7 및 제10 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T10), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다.
도 43에 도시된 화소(PXnij)는 도 41에 도시된 화소(PXmij)와 일부 유사한 구성들을 포함한다. 도 43에 도시된 화소(PXnij)의 구성 요소들 중 도 41에 도시된 화소(PXmij)의 구성 요소들과 유사한 특징을 갖는 구성 요소들에 대해서는 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
도 43에 도시된 화소(PXnij)는 도 41에 도시된 화소(PXmij)와 유사한 구성을 포함하되, 제25 트랜지스터(T25)를 포함하지 않고, 제5 트랜지스터(T5)를 포함한다.
제5 트랜지스터(T5)는 제2 노드(N2)와 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 스캔 라인(GCLi)과 연결된 게이트 전극을 포함한다.
일 실시예에서, 화소(PXnij)의 제1, 제2, 제6, 제7 트랜지스터들(T1, T2, T6, T7) 각각은 P-타입 트랜지스터이고, 제3, 제4, 제5, 제10 트랜지스터들(T3, T4, T5, T10) 각각은 N-타입 트랜지스터이다.
도 44는 쓰기 구간(WP)동안 화소(PXnij)의 동작을 설명하기 위한 타이밍도이다.
도 44에 도시된 제1 내지 제7 구간들(Pn1-Pn7) 각각은 도 42에 도시된 제1 내지 제7 구간들(Pm1-Pm7) 각각과 실질적으로 동일하므로 중복되는 설명은 생략한다.
제2 구간(Pn2) 및 제4 구간(Pn5) 각각에서 스캔 신호(GCi)가 하이 레벨이면, 제1 구동 전압(ELVDD)은 제5 트랜지스터(T5)를 통해 제2 노드(N2)로 제공될 수 있다.
도 45는 본 발명의 일 실시예에 따른 화소(PXoij)의 회로도이다.
도 45을 참조하면, 화소(PXoij)는 제1 내지 제7, 제10 및 제11 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T10, T11), 제1 커패시터(Cst), 제2 커패시터(Chold) 및 발광 소자(ED)를 포함한다.
또한 도 45에 도시된 화소(PXoij)는 도 43에 도시된 화소(PXnij)와 일부 유사한 구성들을 포함한다. 도 45에 도시된 화소(PXnij)의 구성 요소들 중 도 43에 도시된 화소(PXnij)의 구성 요소들과 유사한 특징을 갖는 구성 요소들에 대해서는 동일한 인출부호를 병기하고 중복되는 설명을 생략한다.
도 45에 도시된 화소(PXoij)는 도 43에 도시된 화소(PXnij)와 유사한 구성을 포함하되, 제11 트랜지스터(T11)를 더 포함한다.
일 실시예에서, 화소(PXoij)의 제1 내지 제7 트랜지스터들(T1-T7) 각각은 P-타입 트랜지스터이고, 제10 및 제11 트랜지스터들(T10, T11) 각각은 N-타입 트랜지스터이다.
도 46은 쓰기 구간(WP)동안 화소(PXoij)의 동작을 설명하기 위한 타이밍도이다.
도 45 및 도 46을 참조하면, 쓰기 구간(WP)동안 화소(PXoij)의 동작은 제1 구간(Po1) 내지 제7 구간(Po7)을 포함할 수 있다.
제1 구간(Po1) 및 제3 구간(Po3) 각각에서 스캔 신호들(GIi, GDi)가 각각 하이 레벨이면, 제4 및 제11 트랜지스터들(T4, T11)이 턴 온된다. 그러므로 제1 초기화 전압(VINT)은 턴 온 상태인 제4 및 제11 트랜지스터들(T4, T11)을 통해 제1 노드(N1)로 제공될 수 있다.
도 47은 본 발명의 일 특징에 따른 표시 장치(DD5)의 블록도이다.
도 47에 도시된 표시 장치(DD5)는 도 15에 도시된 표시 장치(DD2)와 유사한 구성 요소들을 포함한다. 그러므로 유사한 구성 요소들에 대해서는 동일한 인출 부호를 병기하고, 중복되는 설명을 생략한다.
표시 패널(DP)은 제1 구동 회로(300) 및 제2 구동 회로(400)를 포함할 수 있다. 일 실시예에서, 제1 구동 회로(300)는 표시 패널(DP)의 제1 측에 배열되고, 제2 구동 회로(400)는 표시 패널(DP)의 제2 측에 배열된다. 스캔 라인들(GIL1-GILn, GBL1-GBLn, GWL1-GWLn, GCL1-GCLn) 및 발광 라인들(EML11-EML1n, EML21-EML2n)은 제1 구동 회로(300) 및 제2 구동 회로(400)에 전기적으로 연결될 수 있다.
스캔 라인들(GIL1-GILn, GBL1-GBLn, GWL1-GWLn, CGL1-GCLn) 및 발광 라인들(EML11-EML1n, EML21-EML2n)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
도 47에 도시된 예에서, 제1 구동 회로(300) 및 제2 구동 회로(400)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 표시 패널(DP)은 제1 구동 회로(300) 및 제2 구동 회로(400) 중 어느 하나만 포함할 수 있다.
도 47에는 제1 구동 회로(300) 및 제2 구동 회로(400)에 스캔 라인들(GBL1-GBLn, GCL1-GCLn, GDL1-GDLn GWL1-GWLn) 및 발광 라인들(EML11-EML1n, EML21-EML2n)이 연결된 것을 예시적으로 도시하였으나 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 구동 회로(300) 및 제2 구동 회로(400)에는 스캔 라인들(EBL1-EBLn) 및/또는 스캔 라인들(GIL1-GILn)이 더 연결될 수 있다. 또한 제1 구동 회로(300) 및 제2 구동 회로(400)에는 발광 라인들(EML11-EML1n, EML21-EML2n) 대신 발광 라인들(EML1-EMLn)이 연결될 수 있다.
일 실시예에서, 도 47에 도시된 화소들(PX) 각각은 도 16에 도시된 화소(PXbij) 및 도 19에 도시된 화소(PXcij) 중 어느 하나와 동일한 회로 구성을 포함할 수 있다.
도 48은 도 47에 도시된 제1 구동 회로(300)를 예시적으로 보여주는 블록도이다.
도 48를 참조하면, 제1 구동 회로(300)는 제1 스캔 구동 회로(310), 제2 스캔 구동 회로(320) 및 제3 스캔 구동 회로(330)를 포함한다.
제1 스캔 구동 회로(310)는 제1 스캔 제어 신호(SCS1)에 응답해서 도 47에 도시된 발광 제어 라인들(EML11-EML1n, EML21-EML2n)로 제공될 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 및 스캔 신호들(GB1-GBn)을 출력한다.
일 실시예에서, 발광 제어 신호들(EM11-EM1n) 및 스캔 신호들(GB1-GBn)은 서로 동일한 신호들일 수 있다. 일 실시예에서, 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 중 일부는 동일한 신호일 수 있다. 예를 들어, 발광 제어 신호들(EM11, EM27) 및 스캔 신호(GB1)는 서로 동일한 신호일 수 있다. 또한 발광 제어 신호들(EM12, EM28) 및 스캔 신호(GB2)는 서로 동일한 신호일 수 있다.
제1 스캔 구동 회로(310)가 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 중 일부 및 스캔 신호들(GB1-GBn)을 공통으로 출력하도록 설계됨에 따라 제1 스캔 구동 회로(310)의 회로 면적이 최소화될 수 있다.
제2 스캔 구동 회로(320)는 제1 스캔 제어 신호(SCS1)에 응답해서 도 47에 도시된 스캔 라인들(GCL1-GCLn)로 제공될 스캔 신호들(GC1-GCn) 및 스캔 라인들(GDL1-GDLn)로 제공될 스캔 신호들(GD1-GDn)을 출력한다.
일 실시예에서, 스캔 신호들(GC1-GCn) 중 일부 및 스캔 신호들(GD1-GDn) 중 일부는 서로 동일한 신호일 수 있다. 예를 들어, 스캔 신호들(GC5, GD1)은 서로 동일한 신호이고, 스캔 신호들(GC6, GD2)은 서로 동일한 신호이고, 스캔 신호들(GBn, Gin-1, GWn-13)은 서로 동일한 신호일 수 있다.
제2 스캔 구동 회로(320)가 스캔 신호들(GC1-GCn) 중 일부 및 스캔 신호들(GD1-GDn) 중 일부를 공통으로 출력하도록 설계됨에 따라 제2 스캔 구동 회로(320)의 회로 면적이 최소화될 수 있다.
제3 스캔 구동 회로(330)는 제1 스캔 제어 신호(SCS1)에 응답해서 도 47에 도시된 스캔 라인들(GWL1-GWLn)로 제공될 스캔 신호들(GW1-GWn)을 출력한다.
도 49는 도 47에 도시된 제2 구동 회로(400)를 예시적으로 보여주는 블록도이다.
도 49를 참조하면, 제2 구동 회로(400)는 제1 스캔 구동 회로(410), 제2 스캔 구동 회로(420) 및 제3 스캔 구동 회로(430)를 포함한다.
제1 스캔 구동 회로(410)는 제2 스캔 제어 신호(SCS2)에 응답해서 도 47에 도시된 발광 제어 라인들(EML11-EML1n, EML21-EML2n)로 제공될 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 및 스캔 신호들(GB1-GBn)을 출력한다.
일 실시예에서, 발광 제어 신호들(EM11-EM1n) 및 스캔 신호들(GB1-GBn)은 서로 동일한 신호들일 수 있다. 일 실시예에서, 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 중 일부는 동일한 신호일 수 있다. 예를 들어, 발광 제어 신호들(EM11, EM27) 및 스캔 신호(GB1)는 서로 동일한 신호일 수 있다. 또한 발광 제어 신호들(EM12, EM28) 및 스캔 신호(GB2)는 서로 동일한 신호일 수 있다.
제1 스캔 구동 회로(410)가 발광 제어 신호들(EM11-EM1n, EM21-EM2n) 중 일부 및 스캔 신호들(GB1-GBn)을 공통으로 출력하도록 설계됨에 따라 제1 스캔 구동 회로(310)의 회로 면적이 최소화될 수 있다.
제2 스캔 구동 회로(420)는 제1 스캔 제어 신호(SCS1)에 응답해서 도 47에 도시된 스캔 라인들(GCL1-GCLn)로 제공될 스캔 신호들(GC1-GCn) 및 스캔 라인들(GDL1-GDLn)로 제공될 스캔 신호들(GD1-GDn)을 출력한다.
일 실시예에서, 스캔 신호들(GC1-GCn) 중 일부 및 스캔 신호들(GD1-GDn) 중 일부는 서로 동일한 신호일 수 있다. 예를 들어, 스캔 신호들(GC5, GD1)은 서로 동일한 신호이고, 스캔 신호들(GC6, GD2)은 서로 동일한 신호이고, 스캔 신호들(GBn, Gin-1, GWn-13)은 서로 동일한 신호일 수 있다.
제2 스캔 구동 회로(420)가 스캔 신호들(GC1-GCn) 중 일부 및 스캔 신호들(GD1-GDn) 중 일부를 공통으로 출력하도록 설계됨에 따라 제2 스캔 구동 회로(320)의 회로 면적이 최소화될 수 있다.
제3 스캔 구동 회로(430)는 제1 스캔 제어 신호(SCS1)에 응답해서 도 47에 도시된 스캔 라인들(GWL1-GWLn)로 제공될 스캔 신호들(GW1-GWn)을 출력한다.
도 50은 도 48에 도시된 제1 스캔 구동 회로(310), 제2 스캔 구동 회로(320) 및 제3 스캔 구동 회로(330)를 예시적으로 보여주는 블록도이다.
도 47, 도 48 및 도 50을 참조하면, 제1 스캔 구동 회로(310)는 스캔 스테이지들(EM1/EM2/GB7-EM1/EM2/GB13)을 포함한다. 스캔 스테이지들(EM1/EM2/GB7 - EM1/EM2/GB13)은 도 47에 도시된 복수의 화소들(PX) 중 제7 내지 제13 화소행에 각각 대응할 수 있다. 제7 내지 제13 화소행 각각은 복수의 화소들(PX) 중 제1 방향(DR1)으로 동일한 행에 배치된 화소들을 포함할 수 있다. 예를 들어, 제7 화소행은 복수의 화소들(PX) 중 7번째 행에 배치된 화소들을 포함하고, 제13 화소행은 복수의 화소들(PX) 중 13번째 행에 배치된 화소들을 포함할 수 있다.
일 실시예에서, 스캔 스테이지(EM1/EM2/GB7)로부터 출력되는 발광 신호(EM17), 발광 신호(EM213) 및 스캔 신호(GB7)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB8)로부터 출력되는 발광 신호(EM18), 발광 신호(EM214, 미 도시됨) 및 스캔 신호(GB8)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB9)로부터 출력되는 발광 신호(EM19), 발광 신호(EM215, 미 도시됨) 및 스캔 신호(GB9)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB10)로부터 출력되는 발광 신호(EM110), 발광 신호(EM216, 미 도시됨) 및 스캔 신호(GB10)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB11)로부터 출력되는 발광 신호(EM111), 발광 신호(EM217, 미 도시됨) 및 스캔 신호(GB11)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB12)로부터 출력되는 발광 신호(EM112), 발광 신호(EM218, 미 도시됨) 및 스캔 신호(GB12)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(EM1/EM2/GB13)로부터 출력되는 발광 신호(EM113), 발광 신호(EM219, 미 도시됨) 및 스캔 신호(GB13)는 동일한 신호일 수 있다.
도 50에는 제1 스캔 구동 회로(310)의 스캔 스테이지들(EM1/EM2/GB7-EM1/EM2/GB13)만 도시되어 있다. 제1 스캔 구동 회로(310)는 도 47에 도시된 제1 내지 제n 화소행들에 각각 대응하는 스캔 스테이지들을 포함할 수 있다.
제2 스캔 구동 회로(320)는 스캔 스테이지들(GC/GD7-GC/GDC13)을 포함한다. 스캔 스테이지들(GC/GD7-GC/GDC13)은 도 47에 도시된 복수의 화소들(PX) 중 제7 내지 제13 화소행에 각각 대응할 수 있다.
일 실시예에서, 스캔 스테이지(GC/GD7)로부터 출력되는 스캔 신호(GD7) 및 스캔 신호(GC11)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD8)로부터 출력되는 스캔 신호(GD8) 및 스캔 신호(GC12)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD9)로부터 출력되는 스캔 신호(GD9) 및 스캔 신호(GC13)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD10)로부터 출력되는 스캔 신호(GD10) 및 스캔 신호(GC14, 미 도시됨)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD11)로부터 출력되는 스캔 신호(GD11) 및 스캔 신호(GC15, 미 도시됨)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD12)로부터 출력되는 스캔 신호(GD12) 및 스캔 신호(GC16, 미 도시됨)는 동일한 신호일 수 있다. 일 실시예에서, 스캔 스테이지(GC/GD13)로부터 출력되는 스캔 신호(GD13) 및 스캔 신호(GC17, 미 도시됨)는 동일한 신호일 수 있다.
도 50에는 제2 스캔 구동 회로(320)의 스캔 스테이지들(GC/GD7-GC/GDC13)만 도시되어 있다. 제2 스캔 구동 회로(320)는 도 47에 도시된 제1 내지 제n 화소행들에 각각 대응하는 스캔 스테이지들을 포함할 수 있다.
제3 스캔 구동 회로(330)는 스캔 스테이지들(GWS7-GWS13)을 포함한다. 스캔 스테이지들 GWS7-GWS13)은 도 47에 도시된 복수의 화소들(PX) 중 제7 내지 제13 화소행에 각각 대응할 수 있다. 일 실시예에서, 스캔 스테이지들(GWS7-GWS13)은 스캔 신호들(GW7-GW13)을 각각 출력한다.
도 50에는 제3 스캔 구동 회로(330)의 스캔 스테이지들(GWS7-GWS13)만 도시되어 있다. 제3 스캔 구동 회로(330)는 도 47에 도시된 제1 내지 제n 화소행들에 각각 대응하는 스캔 스테이지들을 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
100: 구동 컨트롤러
200: 데이터 구동 회로
SDC: 스캔 구동 회로
EDC: 발광 구동 회로

Claims (29)

  1. 애노드 및 캐소드를 포함하는 발광 소자;
    제1 전극, 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자의 상기 애노드 사이에 연결되고, 제1 발광 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 발광 소자의 상기 애노드와 초기화 전압 라인 사이에 연결되고, 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하되,
    초기화 구간동안 상기 제2, 제3 및 제4 트랜지스터들이 턴 온되어서 상기 초기화 전압 라인으로부터의 초기화 전압이 상기 제1 트랜지스터의 상기 게이트 전극으로 전달되는 화소.
  2. 제 1 항에 있어서,
    상기 초기화 구간동안 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호, 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호 및 상기 제1 발광 라인으로 제공되는 제1 발광 신호는 각각 활성 레벨인 화소.
  3. 제 1 항에 있어서,
    제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함하는 화소.
  4. 제 3 항에 있어서,
    보상 구간 동안 상기 제5 트랜지스터 및 상기 제6 트랜지스터가 턴 온되어서 상기 제1 구동 전압 라인으로부터의 제1 구동 전압이 상기 제2 노드로 전달되는 화소.
  5. 제 4 항에 있어서,
    상기 보상 구간동안 상기 제2 트랜지스터 및 상기 제5 트랜지스터가 턴 온되어서 상기 제5 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 구동 전압이 상기 제1 노드로 전달되는 화소.
  6. 제 4 항에 있어서,
    상기 보상 구간 동안 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 발광 라인으로 제공되는 제2 발광 신호는 각각 활성 레벨인 화소.
  7. 제 4 항에 있어서,
    상기 초기화 구간 및 상기 보상 구간은 번갈아 복수 회 반복되는 화소.
  8. 제 1 항에 있어서,
    데이터 라인과 상기 제2 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  9. 제 1 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 바이어스 전압 라인 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하는 화소.
  10. 제 1 항에 있어서,
    제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 구동 전압 라인과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함하는 화소.
  11. 제 10 항에 있어서,
    보상 구간 동안 상기 제6 트랜지스터가 턴 온되어서 상기 제1 구동 전압 라인으로부터의 제1 구동 전압이 상기 제2 노드로 전달되는 화소.
  12. 제 1 항에 있어서,
    제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제2 발광 라인과 연결된 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함하는 화소.
  13. 제 12 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하되,
    상기 제1 트랜지스터는 N-타입 트랜지스터이고, 상기 제6 트랜지스터는 N-타입 트랜지스터인 화소.
  14. 제 13 항에 있어서,
    데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터; 및
    바이어스 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하는 화소.
  15. 제 12 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 화소.
  16. 제 12 항에 있어서,
    데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터; 및
    상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하되,
    상기 제7 트랜지스터는 P-타입 트랜지스터이고, 상기 제8 트랜지스터는 N-타입 트랜지스터인 화소.
  17. 제 12 항에 있어서,
    상기 제1 노드와 제4 노드 사이에 연결되고, 제5 스캔 라인과 연결된 게이트 전극을 포함하는 제9 트랜지스터; 및
    상기 제4 노드와 제1 초기화 전압 라인사이에 연결되고, 제6 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함하되,
    상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며,
    상기 제9 트랜지스터는 N-타입 트랜지스터이고, 상기 제10 트랜지스터는 P-타입 트랜지스터인 화소.
  18. 제 17 항에 있어서,
    상기 제1 노드와 제1 초기화 전압 라인사이에 연결되고, 제6 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함하되,
    상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며,
    상기 제4 트랜지스터는 P-타입 트랜지스터이고, 상기 제9 트랜지스터는 N-타입 트랜지스터인 화소.
  19. 제 1 항에 있어서,
    상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터; 및
    상기 제2 노드와 기준 전압 라인 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제11 트랜지스터를 더 포함하되,
    상기 제1 트랜지스터 및 제3 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제11 트랜지스터 각각은 N-타입 트랜지스터인 화소.
  20. 제 1 항에 있어서,
    상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터;
    데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제3 노드와 기준 전압 라인 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제11 트랜지스터를 더 포함하되,
    상기 제1 트랜지스터 및 제7 트랜지스터는 각각 P-타입 트랜지스터이고, 상기 제8 트랜지스터 및 상기 제11 트랜지스터 각각은 N-타입 트랜지스터인 화소.
  21. 제 1 항에 있어서,
    데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  22. 제 1 항에 있어서,
    데이터 라인과 제3 노드 사이에 연결되고, 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고, 상기 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제8 트랜지스터;
    상기 제1 트랜지스터의 상기 제1 전극과 상기 제3 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터;
    상기 제1 노드와 제4 노드 사이에 연결되고, 제4 스캔 라인과 연결된 게이트 전극을 포함하는 제9 트랜지스터; 및
    상기 제4 노드와 제1 초기화 전압 라인사이에 연결되고, 4 스캔 라인과 연결된 게이트 전극을 포함하는 제10 트랜지스터를 더 포함하되, 상기 제4 트랜지스터는 상기 발광 소자의 상기 애노드와 제2 초기화 전압 라인 라인 사이에 연결되며,
    상기 제7 트랜지스터 및 제10 트랜지스터는 P-타입 트랜지스터이고, 상기 제8 트랜지스터 및 상기 제9 트랜지스터는 N-타입 트랜지스터인 화소.
  23. 복수의 스캔 라인들, 복수의 발광 라인들 및 데이터 라인에 연결된 화소를 포함하는 표시 패널;
    스캔 제어 신호에 응답해서 상기 복수의 스캔 라인들을 구동하는 스캔 구동 회로;
    상기 스캔 제어 신호를 출력하는 구동 컨트롤러; 및
    제1 구동 전압 및 초기화 전압을 발생하는 전압 발생기를 포함하되,
    상기 화소는,
    애노드 및 캐소드를 포함하는 발광 소자;
    제1 전극, 제2 전극 및 제1 노드와 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 노드 사이에 연결되고, 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자의 상기 애노드 사이에 연결되고, 제1 발광 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 발광 소자의 상기 애노드와 초기화 전압 라인 사이에 연결되고, 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제4 트랜지스터를 포함하되,
    초기화 구간동안 상기 제2, 제3 및 제4 트랜지스터들이 턴 온되어서 상기 초기화 전압 라인으로부터의 초기화 전압이 상기 제1 트랜지스터의 상기 게이트 전극으로 전달되는 표시 장치.
  24. 제 23 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 제2 노드 사이에 연결되고, 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터를 더 포함하는 표시 장치.
  25. 제 24 항에 있어서,
    상기 제1 트랜지스터는 P-타입 트랜지스터이고, 상기 제2 트랜지스터 및 제6 트랜지스터 각각은 N-타입 트랜지스터인 표시 장치.
  26. 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터 및 상기 제1 노드와 제2 노드 사이에 연결된 커패시터를 포함하는 화소의 구동 방법에 있어서:
    활성 레벨의 제1 스캔 신호, 제2 스캔 신호 및 제1 발광 신호에 의해 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터가 각각 턴 온되어서 초기화 전압을 상기 제1 트랜지스터의 상기 게이트 전극으로 전달하는 초기화 단계; 및
    상기 활성 레벨의 스캔 신호에 의해 제5 트랜지스터가 턴 온되어서 제1 구동 전압을 상기 제2 노드에 전달하는 보상 단계를 포함하는 화소의 구동 방법.
  27. 제 26 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 제1 트랜지스터의 상기 게이트 전극과 상기 초기화 전압이 전달되는 초기화 전압 라인 사이에 직렬로 순차적으로 연결되고,
    상기 초기화 단계는,
    상기 제1 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 스캔 신호를 제공하는 단계;
    상기 제2 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 발광 신호를 제공하는 단계; 및
    상기 제3 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제2 스캔 신호를 제공하는 단계를 포함하는 화소의 구동 방법.
  28. 제 26 항에 있어서,
    상기 스캔 신호는 상기 제1 스캔 신호를 포함하고,
    상기 보상 단계는 상기 제5 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제1 스캔 신호를 제공하는 단계를 포함하는 화소의 구동 방법.
  29. 제 26 항에 있어서,
    상기 스캔 신호는 제3 스캔 신호를 포함하고,
    상기 보상 단계는 상기 제5 트랜지스터의 게이트 전극으로 상기 활성 레벨의 상기 제3 스캔 신호를 제공하는 단계를 포함하는 화소의 구동 방법.
KR1020220125694A 2022-09-30 2022-09-30 화소, 표시 장치 및 화소의 구동 방법 KR20240046384A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220125694A KR20240046384A (ko) 2022-09-30 2022-09-30 화소, 표시 장치 및 화소의 구동 방법
US18/224,452 US12008952B2 (en) 2022-09-30 2023-07-20 Pixel, display device including pixel, and pixel driving method
EP23200136.2A EP4345807A3 (en) 2022-09-30 2023-09-27 Pixel, display device including pixel, and pixel driving method
CN202311257531.4A CN117809557A (zh) 2022-09-30 2023-09-27 像素、显示装置和驱动像素的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220125694A KR20240046384A (ko) 2022-09-30 2022-09-30 화소, 표시 장치 및 화소의 구동 방법

Publications (1)

Publication Number Publication Date
KR20240046384A true KR20240046384A (ko) 2024-04-09

Family

ID=88207282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220125694A KR20240046384A (ko) 2022-09-30 2022-09-30 화소, 표시 장치 및 화소의 구동 방법

Country Status (3)

Country Link
EP (1) EP4345807A3 (ko)
KR (1) KR20240046384A (ko)
CN (1) CN117809557A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180098442A (ko) * 2017-02-24 2018-09-04 삼성디스플레이 주식회사 화소 및 이를 가지는 유기전계발광 표시장치
KR20210085514A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 전계 발광 표시장치
KR20220014366A (ko) * 2020-07-23 2022-02-07 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
KR20220076872A (ko) * 2020-12-01 2022-06-08 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20220082178A (ko) * 2020-12-09 2022-06-17 삼성디스플레이 주식회사 화소 및 표시 장치
KR20220111820A (ko) * 2021-02-02 2022-08-10 삼성디스플레이 주식회사 픽셀 및 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
EP4345807A2 (en) 2024-04-03
CN117809557A (zh) 2024-04-02
US20240112622A1 (en) 2024-04-04
EP4345807A3 (en) 2024-05-01

Similar Documents

Publication Publication Date Title
KR102616033B1 (ko) 픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치
US20240119897A1 (en) Pixel Circuit and Driving Method Therefor and Display Panel
CN113314073B (zh) 显示面板及显示装置
TWI596592B (zh) 像素補償電路
KR100846591B1 (ko) 유기전계발광 표시장치 및 이의 구동방법
KR20210106052A (ko) 표시 장치
WO2021139774A1 (zh) 像素电路及其驱动方法、阵列基板及显示装置
KR20190111170A (ko) 유기 발광 표시 장치
TWI809540B (zh) 有機發光顯示裝置
CN111445853A (zh) 像素驱动电路、显示面板、驱动方法、显示装置
CN112599055A (zh) 显示装置及其驱动方法
KR20210149976A (ko) 표시 장치
TW202025126A (zh) 像素補償電路
GB2620507A (en) Pixel circuit and driving method therefor and display panel
KR100578838B1 (ko) 역다중화 장치와, 이를 이용한 표시 장치 및 그 표시 패널
CN114023262B (zh) 像素驱动电路及显示面板
KR20050123329A (ko) 발광 표시장치
KR20200005695A (ko) 화소 및 이를 포함하는 표시 장치
TWI736862B (zh) 發光二極體顯示面板
KR20240033711A (ko) 화소 및 표시 장치
KR20060092667A (ko) 스캔 드라이버 및 이를 구비한 평판 표시 장치
KR20240046384A (ko) 화소, 표시 장치 및 화소의 구동 방법
CN113129838A (zh) 栅极驱动电路以及使用该栅极驱动电路的显示器件
CN116863874B (zh) 扫描驱动电路、扫描驱动方法及显示装置
WO2024087402A1 (zh) 像素电路及其驱动方法、以及显示装置