JP2021069040A - 電子制御装置、電子制御装置のメインプロセッサによる制御方法および電子制御装置のメインプロセッサが実行する制御プログラム - Google Patents

Abstract

【課題】起動と停止とを繰り返すメインプロセッサが起動中に実施する複数種類の更新処理を、エラーを発生させることなく実施する。【解決手段】電子制御装置は、起動と停止とが繰り返されるメインプロセッサと、メインプロセッサの次回の起動タイミングを決める更新時間が設定される更新タイマを有し、常に動作するサブプロセッサと、を有し、メインプロセッサは、起動と停止とを制御するメインプロセッサ制御部と、メインプロセッサによる所定の間隔での更新が必要な複数の更新要因にそれぞれ対応して、更新間隔と、更新間隔に対して許容される遅延許容時間と、前回の更新時刻を示す前回更新時刻とを記憶する更新要因記憶部と、更新時間を、更新間隔、遅延許容時間および前回更新時刻と、現在時刻とから算出する更新時間算出部と、算出した更新時間の更新タイマへの設定を制御する更新タイマ設定制御部と、を有する。【選択図】図２

Description

本発明は、電子制御装置、電子制御装置のメインプロセッサによる制御方法および電子制御装置のメインプロセッサが実行する制御プログラムに関する。

ＭＦＰ（MultiFunction Printer）と称される複合機等の画像形成装置は、待機状態における消費電力を削減することが要求される。このため、画像形成装置は、例えば、省エネモード中に電力の供給が停止されるメインＣＰＵ（Central Processing Unit）と、省エネモード中を含めて常に電力が供給されるサブＣＰＵとを有している。省エネモード中は、プリンタやスキャナ等のエンジンへの電力の供給も停止される。

メインＣＰＵは、印刷動作等の実施を含めて画像形成装置の全体の制御を実施する。サブＣＰＵは、省エネモード中の画像形成装置を制御し、省エネモードからの復帰要因の発生を監視し、復帰要因の発生を検出したときに、メインＣＰＵの復帰よりも早くエンジンを復帰させる。これにより、メインＣＰＵを復帰させた後にメインＣＰＵからエンジンを復帰させる場合に比べて、省エネモードからの復帰後の動作が早く開始される（特許文献１）。

一般に、画像形成装置等の電子制御装置は、定期的な更新が必要なＲＴＣ（Real Time Clock）等を有しており、省エネモード中であっても、メインＣＰＵを定期的に起動させて更新処理を実施する必要がある。例えば、起動と停止とを繰り返すメインＣＰＵの起動中に、更新間隔が互いに異なる複数種類のモジュールの更新処理を実施する電気制御装置において、エラーを発生せずに複数種類の更新処理を実施する手法や、起動頻度の増加を抑制する手法は提案されていない。

開示の技術は、上記の課題に鑑みてなされたものであり、起動と停止とを繰り返すメインプロセッサが起動中に実施する複数種類の更新処理を、エラーを発生させることなく実施することを目的とする。

上記技術的課題を解決するため、本発明の一形態の電子制御装置は、起動と停止とが繰り返されるメインプロセッサと、前記メインプロセッサの次回の起動タイミングを決める更新時間が設定される更新タイマを有し、常に動作するサブプロセッサと、を有し、前記メインプロセッサは、前記メインプロセッサの起動と停止とを制御するメインプロセッサ制御部と、前記メインプロセッサによる所定の間隔での更新が必要な複数の更新要因にそれぞれ対応して、更新間隔と、前記更新間隔に対して許容される遅延時間を示す遅延許容時間と、前回の更新時刻を示す前回更新時刻とを記憶する更新要因記憶部と、前記更新タイマに設定する前記更新時間を、前記更新要因記憶部に記憶された前記更新間隔、前記遅延許容時間および前記前回更新時刻と、現在時刻とから算出する更新時間算出部と、前記更新時間算出部が算出した前記更新時間の前記更新タイマへの設定を制御する更新タイマ設定制御部と、を有することを特徴とする。

起動と停止とを繰り返すメインプロセッサが起動中に実施する複数種類の更新処理を、エラーを発生させることなく実施することができる。

本発明の第１の実施形態に係る電子制御装置の一例を示すブロック図である。 図１の電子制御装置の要部の機能の一例を示す機能ブロック図である。 図１の電子制御装置の動作の一例を示すシーケンス図である。 図１の電子制御装置のメインＣＰＵの動作の一例を示すタイミング図である。 本発明の第２の実施形態に係る電子制御装置の要部の機能の一例を示す機能ブロック図である。 図５の電子制御装置のメインＣＰＵの省エネルギー効果優先モードでの動作の一例を示すタイミング図である。 図６の動作の続きを示すタイミング図である。 図５の電子制御装置のメインＣＰＵの動作遅延解消優先モードでの動作の一例を示すタイミング図である。 図８の動作の続きを示すタイミング図である。 図５の電子制御装置のメインＣＰＵの動作の一例を示すフロー図である。 他の電子制御装置のメインＣＰＵの動作の一例（比較例）を示すタイミング図である。

以下、図面を参照して実施の形態の説明を行う。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る電子制御装置の一例を示すブロック図である。図１に示す電子制御装置１００は、例えば、複合機等の画像形成装置である。なお、電子制御装置１００は、スキャナ、プリンタまたはファクシミリ等の単一の機能を有する画像形成装置でもよく、プロジェクターまたは電子黒板等でもよい。

電子制御装置１００は、エンジン部１０、メインＣＰＵ２０、サブＣＰＵ３０、メモリ４０、不揮発メモリ５０およびＲＴＣ（Real Time Clock）６０等を有する。なお、電子制御装置１００は、図１に示す以外にも、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）、ＵＳＢ（Universal Serial Bus）インタフェース、電源装置、操作部、表示装置およびネットワークインタフェース等を有してもよい。エンジン部１０は、プリンタユニット、定着ユニットおよび搬送ユニット等を有する。

メインＣＰＵ２０は、電子制御装置１００の全体の動作を制御し、スキャナ動作、プリンタ動作およびコピー動作等を実行する。また、メインＣＰＵ２０は、省エネルギーモードへの移行時に、動作プログラムのスナップショットを不揮発メモリ５０に記憶させ、メインＣＰＵ２０とメモリ４０の動作を停止する。例えば、スナップショットは、ブートプログラムをメモリ４０に展開した状態のデータである。

メインＣＰＵ２０は、サブＣＰＵ３０に搭載される更新タイマ３２に設定する更新時間を算出し、算出した更新時間をサブＣＰＵ３０に通知するなど、更新時間（設定値）の更新タイマ３２への設定の制御を実施する。以下では、省エネルギーモードを省エネモードとも称する。

サブＣＰＵ３０は、電子制御装置１００に供給される電源を制御するとともに、メインＣＰＵ２０の省エネモードへの移行と省エネモードからの復帰を制御する。例えば、省エネモードは、図示しない操作部の操作が所定時間以上行われないときに移行される。省エネモードへ移行する場合、サブＣＰＵ３０は、動作プログラムのスナップショットがメインＣＰＵ２０により不揮発メモリ５０に格納された後、メインＣＰＵ２０とメモリ４０への電力の供給を停止する。この際、不揮発メモリ５０への電力の供給も停止されてもよい。

メインＣＰＵ２０は、起動と停止とを繰り返し、サブＣＰＵ３０は常に動作する。メインＣＰＵ２０およびサブＣＰＵ３０は、ＣＰＵ以外の他のプロセッサでもよい。メインＣＰＵ２０は、メインプロセッサの一例であり、サブＣＰＵ３０は、サブプロセッサの一例である。

省エネモードからの復帰は、更新タイマ３２に設定した更新時間が経過した場合、または、図示しない操作部の操作等の復帰要因の発生に基づいて実施される。サブＣＰＵ３０は、メインＣＰＵ２０を省エネモードから復帰させる場合、メインＣＰＵ２０とメモリ４０とに電源を供給し、スナップショットを不揮発メモリ５０からメモリ４０に展開させる処理をメインＣＰＵ２０に実施させ、メインＣＰＵ２０を再起動させる。再起動時に、不揮発メモリ５０からメモリ４０にブートプログラムを展開することで、メインＣＰＵ２０の起動時間を短縮することができる。

例えば、メモリ４０は、ＤＲＡＭ（Dynamic Random Access Memory）等のメインメモリであり、メインＣＰＵ２０が実行する各種プログラムや、各種プログラムで使用するデータ等を記憶する。例えば、不揮発メモリ５０は、フラッシュメモリであり、メモリ４０に展開するプログラムを記憶するとともに、上記スナップショットを一時的に記憶する。ＲＴＣ６０は、図示しないバッテリーから受ける電力により動作し、時刻を刻む。例えば、ＲＴＣ（ハードウェアクロック）は、システムクロックと一致させるなど、精度を保つために定期的な更新（補正）が必要である。

図２は、図１の電子制御装置１００の要部の機能の一例を示す機能ブロック図である。なお、図２は、メインＣＰＵ２０とサブＣＰＵ３０とによるメインＣＰＵ２０の起動と停止の制御に関する機能ブロックを示す。

メインＣＰＵ２０は、メインＣＰＵ制御部２１、更新時間算出部２２、更新要因テーブル２３および更新タイマ通知部２４を有する。サブＣＰＵ３０は、サブＣＰＵ制御部３１および更新タイマ３２を有する。

例えば、メインＣＰＵ制御部２１、更新時間算出部２２および更新タイマ通知部２４の機能は、メインＣＰＵ２０が制御プログラムを実行することにより実現される。更新要因テーブル２３は、メインＣＰＵ２０に内蔵される内蔵ＲＡＭまたはレジスタ等の書き換え可能な記憶部を使用して実現されてもよく、メインＣＰＵ２０に内蔵される書き換え可能な不揮発性の記憶部を使用して実現されてもよい。なお、メインＣＰＵ制御部２１、更新時間算出部２２および更新タイマ通知部２４は、ハードウェアにより実現されてもよい。

例えば、サブＣＰＵ制御部３１の機能は、サブＣＰＵ３０が制御プログラムを実行することにより実現される。更新タイマ３２は、サブＣＰＵ３０に搭載される内部タイマを利用して実現されるが、サブＣＰＵ３０が実行する制御プログラムにより実現されてもよい。

メインＣＰＵ制御部２１は、省エネモードへの移行時にメインＣＰＵ２０の休止処理（停止処理）を実施し、省エネモードからの復帰時にメインＣＰＵ２０の起動処理を実施する。メインＣＰＵ制御部２１は、休止処理において、動作プログラムのスナップショットを不揮発メモリ５０に格納する。メインＣＰＵ制御部２１は、起動処理において、スナップショットを不揮発メモリ５０からメモリ４０に展開し、メインＣＰＵ２０を起動し、次回の更新処理を実施するまでの更新時間を更新時間算出部２２に算出させる。ここで、不揮発メモリ５０に待避されるスナップショットは更新要因テーブル２３が保持する情報を含んでもよい。メインＣＰＵ制御部２１は、メインＣＰＵ２０の起動と停止とを制御するメインプロセッサ制御部の一例である。

更新時間算出部２２は、メインＣＰＵ制御部２１からの指示に基づいて、更新要因テーブル２３を参照し、次回の更新処理を実施するまでの時間である更新時間を算出する。更新タイマ通知部２４は、更新時間算出部２２が算出した更新時間をサブＣＰＵ３０に通知することで、サブＣＰＵ３０に更新タイマ３２の更新時間を設定させる。なお、更新タイマ通知部２４は、更新時間をサブＣＰＵ３０に通知する代わりに、更新タイマ３２に更新時間を設定してもよい。更新タイマ通知部２４は、更新時間算出部２２が算出した更新時間の更新タイマ３２への設定を制御する更新タイマ設定制御部の一例である。

更新要因テーブル２３は、所定の間隔で更新が必要なモジュールＭｏｄ１、Ｍｏｄ２（更新要因）毎に、更新間隔と遅延許容時間と前回更新時刻とを記憶する領域を有する。更新間隔は、次回の更新処理までの各モジュールＭｏｄ１、Ｍｏｄ２の基本の更新間隔を示す。遅延許容時間は、更新間隔からの遅れが許容される遅延時間を示す。

このため、各モジュールＭｏｄ１、Ｍｏｄ２の最短の更新間隔は、更新間隔となり、各モジュールＭｏｄ１、Ｍｏｄ２の最大の更新間隔は、更新間隔と遅延許容時間との合計時間になる。前回更新時刻は、直前に実施された更新処理の開始時刻を示し、前回または今回の更新処理の開始時刻を示す。例えば、前回更新時刻は、メインＣＰＵ２０の起動時刻と同じである。更新間隔と遅延許容時間と前回更新時刻とは、更新要因テーブル２３に記憶されることに限定されず、レジスタやメモリに記憶されてもよい。更新要因テーブル２３は、更新要因記憶部の一例である。

図２に示す更新要因テーブル２３は、モジュールＭｏｄ１では、１秒の更新間隔が経過した後、さらに最大で１秒まで更新処理の開始時刻を延ばせることを示す。モジュールＭｏｄ２では、２．４秒の更新間隔が経過した後、さらに最大で０．４秒まで更新処理の開始時刻を延ばせることを示す。以下では、モジュールＭｏｄ１による更新処理を更新処理Ｍｏｄ１とも称し、モジュールＭｏｄ２による更新処理を更新処理Ｍｏｄ２とも称する。

サブＣＰＵ制御部３１は、更新タイマ通知部２４から通知される更新時間を更新タイマ３２に設定し、更新タイマ３２を起動する。なお、サブＣＰＵ制御部３１は、上述した電子制御装置１００に供給される電源の制御と、メインＣＰＵ２０の省エネモードへの移行とメインＣＰＵ２０の省エネモードからの復帰とを制御してもよい。更新タイマ３２は、例えば、設定された更新時間が経過した場合、更新時間の経過を示す情報を、メインＣＰＵ２０の起動を制御するサブＣＰＵ３０内の機能部に出力する。更新時間の経過を示す情報は、割り込み処理により通知されてもよい。

図３は、図１の電子制御装置１００の動作の一例を示すシーケンス図である。図３に示すシーケンスは、更新タイマ３２に設定した更新時間が経過し、メインＣＰＵ２０が起動されたことに基づいて開始される。図３に示すシーケンスは、メインＣＰＵ２０が制御プログラムを実行することで実現される。すなわち、図３に示すシーケンスは、メインＣＰＵ２０による制御方法の一例を示し、メインＣＰＵ２０が実行する制御プログラムで実施される処理の一例を示す。

なお、図３に示す動作と並行して、更新対象のモジュールＭｏｄ（Ｍｏｄ１、Ｍｏｄ２の一方または両方）の更新処理が実施される。そして、更新タイマ３２への更新時間の設定と更新対象のモジュールＭｏｄの更新処理が実施された後、サブＣＰＵ制御部３１によりメインＣＰＵ２０の動作は停止される。

メインＣＰＵ制御部２１は、モジュールＭｏｄの次の更新時間の算出を要求する更新時間算出要求を更新時間算出部２２に出力する（図３（ａ））。

更新時間算出部２２は、更新時間算出要求に基づいて、更新要因テーブル２３を参照し、更新要因情報（モジュールＭｏｄ１、Ｍｏｄ２毎の更新間隔および遅延許容時間）を取得する（図３（ｂ））。図３において、破線の矢印は、処理の応答を示す完了通知等である。例えば、更新時間算出要求に基づく応答には、更新要因テーブル２３から読み出した更新要因情報（更新間隔および遅延許容時間）が含まれる。

更新時間算出部２２は、取得した更新要因情報を使用して、次の更新時間を算出する（図３（ｃ））。なお、更新時間算出部２２は、今回の更新処理を実施するモジュール（例えば、Ｍｏｄ１）に対応する更新要因テーブル２３の前回更新時刻の領域に今回の更新時刻を設定する。そして、更新時間算出部２２は、更新要因テーブル２３に設定されている前回更新時刻を基準時刻にして、更新間隔および遅延許容時間を使用して、次の更新時刻（すなわち、次の更新時間）を算出する。

更新時間算出部２２は、算出した更新時間を更新タイマ通知部２４に通知する（図３（ｄ））。なお、更新要因テーブル２３への前回更新時刻の設定は、更新タイマ通知部２４への更新時間の通知後に行われてもよい。

更新タイマ通知部２４は、通知された更新時間をサブＣＰＵ制御部３１に通知し、サブＣＰＵ制御部３１に更新タイマ３２を設定させる（図３（ｅ））。更新タイマ３２は、設定された更新時間の計時を開始する。なお、更新タイマ３２は、更新タイマ通知部２４から直接設定されてもよい。そして、サブＣＰＵ制御部３１は、更新タイマ３２に設定された更新時間が経過した場合、停止しているメインＣＰＵ２０の起動を制御する。

図４は、図１の電子制御装置１００のメインＣＰＵ２０の動作の一例を示すタイミング図である。図４は、図２に示したメインＣＰＵ２０が実行する制御方法による動作を含み、メインＣＰＵ２０が実行する制御プログラムによる動作を含む。すなわち、図４は、メインＣＰＵ２０による制御方法の一例を示し、メインＣＰＵ２０が実行する制御プログラムで実施される処理の一例を示す。図４では、説明を分かりやすくするため、時刻を秒数のみで示している。

図４に示す動作では、更新処理Ｍｏｄ１、Ｍｏｄ２を実施するために、時刻１２２．０秒にメインＣＰＵ２０が起動され、例えば、０．２秒後にメインＣＰＵ２０は再び停止する（図４（ａ））。０．２秒の間に、更新処理Ｍｏｄ１、Ｍｏｄ２の実施と更新タイマ３２の再設定とが行われる。そして、更新タイマ３２に設定された更新時間に基づいて、メインＣＰＵ２０の起動と停止とが繰り返される。なお、メインＣＰＵ２０は、更新処理が必要な３以上のモジュールを有してもよく、この場合、モジュールの数に合わせて、図２に示した更新要因テーブル２３に複数行の領域が割り当てられる。

更新時間算出部２２は、現在時刻＝１２２．０秒を、更新要因テーブル２３において、更新処理を実施するモジュールＭｏｄ１、Ｍｏｄ２に対応する前回更新時刻に格納する（図４（ｂ）、（ｃ））。このように、前回更新時刻は、完了済みの更新処理Ｍｏｄ１、Ｍｏｄ２の更新時刻だけでなく、未完了の更新処理Ｍｏｄ１、Ｍｏｄ２の更新時刻（直前の更新時刻）も示す。図２に示した更新要因テーブル２３は、この時点の状態を示す。

更新時間算出部２２は、更新要因テーブル２３においてモジュールＭｏｄ１の更新間隔と遅延許容時間と前回更新時刻とを参照し、前回更新時刻＝１２２．０秒から設定可能な次回の更新可能期間を算出する。例えば、更新時間算出部２２は、前回設定時刻にモジュールＭｏｄ１の更新間隔を加えた時刻（１２３．０秒）から、さらに遅延許容時間を加えた時刻（１２４．０秒）までをモジュールＭｏｄ１の更新可能期間とする（図４（ｄ））。

同様に、更新時間算出部２２は、モジュールＭｏｄ２の更新間隔と遅延許容時間と前回更新時刻とを参照し、前回更新時刻＝１２２．０秒から設定可能な次回の更新可能期間を算出する。例えば、更新時間算出部２２は、前回設定時刻にモジュールＭｏｄ２の更新間隔を加えた時刻（１２４．４秒）から、さらに遅延許容時間を加えた時刻（１２４．８秒）までをモジュールＭｏｄ２の更新可能期間とする（図４（ｅ））。

更新時間算出部２２は、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複しないため、更新可能期間が近い更新処理Ｍｏｄ１を次の更新時刻に実施することを決定し、更新処理Ｍｏｄ２の実施を見送ることを決定する。なお、次の更新時刻に更新処理Ｍｏｄ１を実施することは、スナップショットとして不揮発メモリ５０に格納され、次のメインＣＰＵ２０の起動時に参照されてもよい。

更新時間算出部２２は、次の更新時間を１秒後にすることを決定し、更新時間の経過後の時刻である更新時刻をモジュールＭｏｄ１に通知するとともに、更新タイマ通知部２４を介して更新タイマ３２に"１秒"を設定する（図４（ｆ））。このように、更新時間算出部２２は、更新要因テーブル２３の更新間隔、遅延許容時間および前回更新時刻を使用することで、モジュールＭｏｄ１、Ｍｏｄ２毎に更新可能期間を算出することができる。そして、更新時間算出部２２は、算出した更新可能期間に基づいて、次に更新するモジュール（Ｍｏｄ１、Ｍｏｄ２の一方または両方）と、更新時間とを算出することができる。

この後、動作を停止したメインＣＰＵ２０は、時刻＝１２３．０秒に再び起動される（図４（ｇ））。更新時間算出部２２は、現在時刻＝１２３．０秒を、更新要因テーブル２３において、更新処理を実施するモジュールＭｏｄ１に対応する前回更新時刻に格納する（図４（ｈ））。そして、メインＣＰＵ２０の起動に基づいて、更新時刻が予め通知されているモジュールＭｏｄ１は更新処理を実施する（図４（ｉ））。ここで、モジュールＭｏｄ１の前回更新時刻は、直前の更新時刻（１２３．０秒）であり、モジュールＭｏｄ２の前回更新時刻は、文字通りの前回の更新時刻（１２２．０秒）である。

更新時間算出部２２は、上述と同様に、更新処理を実施したモジュールＭｏｄ１の次回の更新可能期間が１２４．０秒〜１２５．０秒の１秒間であることを算出する（図４（ｊ））。更新時間算出部２２は、実施が見送られた更新処理Ｍｏｄ２については、設定可能な次回の更新可能期間が１２４．４秒〜１２４．８秒の０．４秒間であることを算出する（図４（ｋ））。

更新処理Ｍｏｄ２の更新可能期間は、上述した更新処理時と同様に、更新要因テーブル２３においてモジュールＭｏｄ２の更新間隔と遅延許容時間と前回更新時刻とを参照して算出される。すなわち、更新時間算出部２２は、モジュールＭｏｄ２の前回更新時刻（１２２．０秒）に更新間隔を加えた時刻（１２４．４秒）から、さらに遅延許容時間を加えた時刻（１２４．８秒）を更新可能期間とする。

更新時間算出部２２は、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複するため、更新可能期間が重複する期間内に更新処理Ｍｏｄ１、Ｍｏｄ２を両方開始することを決定する。この例では、更新時間算出部２２は、次の更新処理Ｍｏｄ１、Ｍｏｄ２を時刻＝１２４．４秒に開始することを決定する。そして、更新時間算出部２２は、更新時刻をモジュールＭｏｄ１、Ｍｏｄ２に通知するとともに、更新タイマ通知部２４を介して更新タイマ３２に"１．４秒"を設定する（図４（ｌ））。以降の動作においても、上述と同様に、更新要因テーブル２３に格納されたモジュールＭｏｄ１、Ｍｏｄ２の情報に基づいて、メインＣＰＵ２０の起動時刻に対応する更新タイマ３２の設定値が、更新処理毎に適切に設定される。

以上、この実施形態では、メインＣＰＵ２０は、更新間隔、遅延許容時間および前回更新時刻をモジュールＭｏｄ１、Ｍｏｄ２毎に記憶する更新要因テーブル２３を有する。これにより、更新時間算出部２２は、更新要因テーブル２３の更新間隔、遅延許容時間および前回更新時刻を使用することで、モジュールＭｏｄ１、Ｍｏｄ２毎に更新可能期間を算出することができる。そして、更新時間算出部２２は、算出した更新可能期間に基づいて、次に更新するモジュール（Ｍｏｄ１、Ｍｏｄ２の一方または両方）と、更新時間とを算出することができる。

これにより、起動と停止とを繰り返すメインＣＰＵ２０が起動中に実施する複数種類の更新処理Ｍｏｄ１、Ｍｏｄ２を、メインＣＰＵ２０の起動中に実施することができる。換言すれば、更新間隔と遅延許容時間の少なくとも一方が異なるモジュールＭｏｄ１、Ｍｏｄ２の更新処理を、エラーを発生させることなく実施することができる。これに対して、モジュールＭｏｄ１またはＭｏｄ２の更新可能期間が、メインＣＰＵ２０の起動期間から外れる場合、モジュールＭｏｄ１またはＭｏｄ２を更新可能期間内に更新することができず、タイムアウトエラー等が発生する。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る電子制御装置の要部の機能の一例を示す機能ブロック図である。図２と同様の要素については、同じ符号を付し、詳細な説明を省略する。図５に示す電子制御装置１００Ａは、図２に示したメインＣＰＵ２０の代わりにメインＣＰＵ２０Ａを有する。メインＣＰＵ２０Ａを除く電子制御装置１００Ａの構成は、図１に示した電子制御装置１００の構成と同様である。例えば、電子制御装置１００Ａは、複合機等の画像形成装置であるが、スキャナ、プリンタまたはファクシミリ等の単一の機能を有する画像形成装置でもよく、プロジェクターまたは電子黒板等でもよい。

メインＣＰＵ２０Ａは、メインＣＰＵ制御部２１、更新時間算出部２２Ａ、更新要因テーブル２３、更新タイマ通知部２４およびモードレジスタ２５を有する。サブＣＰＵ３０は、図２と同様に、サブＣＰＵ制御部３１および更新タイマ３２を有する。

更新時間算出部２２Ａは、図２に示した更新時間算出部２２の機能に加えて、モードレジスタ２５に設定された値に応じて、更新タイマ３２に設定する更新時間の算出方法を変える機能を有する。モードレジスタ２５は、省エネルギー効果優先モード時に"０"に設定され、動作遅延解消優先モード時に"１"に設定される。なお、メインＣＰＵ２０Ａは、３種類以上の優先モードを有してもよく、この場合、モードレジスタ２５は、各優先モードを識別可能な設定値を保持する。

例えば、モードレジスタ２５による優先モードの設定は、電子制御装置１００Ａに含まれるタッチパネル機能を搭載した表示装置に表示された選択画面を、電子制御装置１００Ａを使用するユーザが操作することで行われる。これにより、ユーザが希望する電子制御装置１００Ａの使用環境に合わせた優先モードを設定することができる。

タッチパネル機能を搭載した表示装置は、ユーザによる操作が可能な操作部の一例である。モードレジスタ２５は、ユーザによる操作部の操作により動作モードが記憶される動作モード記憶部の一例である。

省エネルギー効果優先モードは、メインＣＰＵ２０Ａの省エネルギー性を優先し、メインＣＰＵ２０Ａの消費電力の削減を優先させる動作モードである。省エネルギー効果優先モードでは、更新時間算出部２２Ａは、更新要因テーブル２３に設定された遅延許容時間を有効に使用して次回の更新時刻を決定する。

動作遅延解消優先モードは、モジュールＭｏｄ１、Ｍｏｄ２の更新処理を早いタイミングで実施することで、モジュールＭｏｄ１、Ｍｏｄ２を使用する機能部の動作遅延を無くし、電子制御装置１００Ａの動作遅延を解消する動作モードである。動作遅延解消優先モードでは、更新時間算出部２２Ａは、更新要因テーブル２３に設定された遅延許容時間の使用を抑制し、更新間隔に基づいて次回の更新時刻を決定する。図６から図９に示すように、省エネルギー効果優先モードにおける複数のモジュールの更新頻度は、前記動作遅延解消優先モードのおける複数のモジュールの更新頻度より低く設定される。

図６および図７は、図５の電子制御装置１００ＡのメインＣＰＵ２０Ａの省エネルギー効果優先モードでの動作の一例を示すタイミング図である。図７は、図６の続きを示す。図６および図７は、電子制御装置１００ＡのメインＣＰＵ２０Ａによる制御方法による動作を含み、メインＣＰＵ２０Ａが実行する電子制御装置１００Ａの制御プログラムによる動作を含む。すなわち、図６および図７は、メインＣＰＵ２０Ａによる制御方法の一例を示し、メインＣＰＵ２０Ａが実行する制御プログラムで実施される処理の一例を示す。図４と同様の動作については、詳細な説明を省略する。なお、電子制御装置１００Ａの動作のシーケンスは、図３と同様である。

図６に示す動作では、図４と同様に、更新処理Ｍｏｄ１、Ｍｏｄ２を実施するために、時刻１２２秒にメインＣＰＵ２０Ａが起動され、０．２秒後にメインＣＰＵ２０Ａは停止する（図６（ａ））。

更新時間算出部２２Ａは、今回の更新処理を実施するモジュールＭｏｄ１、Ｍｏｄ２に対応する更新要因テーブル２３の前回更新時刻の領域に今回の更新時刻＝１２２．０秒を設定する（図６（ｂ）、（ｃ））。更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ１の次回の更新可能期間を１２３．０秒〜１２４．０秒の１秒間と算出する（図６（ｄ））。また、更新時間算出部２２Ａは、更新処理Ｍｏｄ２の次回の更新可能期間を１２４．４秒〜１２４．８秒の０．４秒間と算出する（図６（ｅ））。

更新時間算出部２２Ａは、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複しないため、更新可能期間が近い更新処理Ｍｏｄ１を次の更新時間に実施することを決定する。但し、省エネルギー効果優先モードでは、メインＣＰＵ２０Ａの起動頻度を極力下げるため、更新処理Ｍｏｄ１の更新可能期間の最後に合わせて、次の更新時間を２秒後（時刻＝１２４．０秒）にすることを決定する。換言すれば、更新時間算出部２２Ａは、更新要因テーブル２３に記憶された更新間隔と遅延許容時間との合計時間を基準として、モジュールＭｏｄ１が更新処理を実施するまでの更新時間を算出する。そして、更新時間算出部２２Ａは、更新時刻をモジュールＭｏｄ１に通知するとともに、更新タイマ３２に"２秒"を設定する（図６（ｆ））。

更新タイマ３２に設定された更新時間の経過に基づいて、メインＣＰＵ２０Ａは、時刻＝１２４．０秒に再度起動され（図６（ｇ））、メインＣＰＵ２０Ａの起動に基づいて、モジュールＭｏｄ１は、更新時刻に更新処理を実施する（図６（ｈ））。更新時間算出部２２Ａは、更新要因テーブル２３のモジュールＭｏｄ１に対応する前回更新時刻の領域に今回の更新時刻＝１２４．０秒を設定する（図６（ｉ））。

更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ１の次回の更新可能期間を１２５．０秒〜１２６．０秒の１秒間と算出する（図６（ｊ））。更新時間算出部２２Ａは、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複しないため、更新可能期間が近い更新処理Ｍｏｄ２を次の更新時間に実施することを決定する。

省エネルギー効果優先モードであるため、更新時間算出部２２Ａは、更新処理Ｍｏｄ２の更新可能期間の最後に合わせて、次の更新時間を０．８秒後（時刻＝１２４．８秒）にすることを決定する。換言すれば、更新時間算出部２２Ａは、更新要因テーブル２３に記憶された更新間隔と遅延許容時間との合計時間を基準として、モジュールＭｏｄ２が更新処理を実施するまでの更新時間を算出する。そして、更新時間算出部２２Ａは、更新時刻をモジュールＭｏｄ２に通知するとともに、更新タイマ３２に"０．８秒"を設定する（図６（ｋ））。

更新タイマ３２に設定された更新時間の経過に基づいて、メインＣＰＵ２０Ａは、時刻＝１２４．８秒に再度起動され（図６（ｌ））、メインＣＰＵ２０Ａの起動に基づいて、モジュールＭｏｄ２は、更新時刻に更新処理を実施する（図６（ｍ））。更新時間算出部２２Ａは、更新要因テーブル２３のモジュールＭｏｄ２に対応する前回更新時刻の領域に今回の更新時刻＝１２４．８秒を設定する（図６（ｎ））。

更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ２の次回の更新可能期間を１２７．２秒〜１２７．６秒の１秒間と算出する（図７（ａ））。図６において、更新処理Ｍｏｄ２の更新可能期間（時刻＝１２４．４秒〜１２４．８秒）と、更新処理Ｍｏｄ１の更新可能期間（時刻＝１２５．０秒〜１２６．０秒）とは重複しない。

しかしながら、更新処理Ｍｏｄ１の更新可能期間は、更新処理Ｍｏｄ２を実施するためのメインＣＰＵ２０の起動期間（０．２秒）の最後と重複する。この場合、更新処理Ｍｏｄ２の実施後に、メインＣＰＵ２０Ａを停止せずに、更新処理Ｍｏｄ１を続けて実施した方がメインＣＰＵ２０Ａの起動頻度が下がり、消費電力を抑えられる。

したがって、省エネルギー効果優先モードであっても、更新時間算出部２２Ａは、更新処理Ｍｏｄ１の更新可能期間の最初に合わせて、次の更新時間を０．２秒後（時刻＝１２５．０秒）にすることを決定する。そして、更新時間算出部２２Ａは、更新時刻をモジュールＭｏｄ１に通知するとともに、更新タイマ３２に"０．２秒"を設定する（図６（ｏ））。

換言すれば、更新時間算出部２２Ａにより算出される更新時間によるメインＣＰＵ２０Ａの次回の起動タイミングが、メインＣＰＵ２０Ａが起動している期間に含まれる場合、メインＣＰＵ２０Ａの起動期間が延長される。そして、起動期間中にモジュールＭｏｄ１、Ｍｏｄ２の更新処理の両方が実施される。メインＣＰＵ２０Ａの起動頻度を下げることで、メインＣＰＵ２０Ａの停止と起動に必要な消費電力を削減することができ、電子制御装置１００Ａの消費電力を削減することができる。

モジュールＭｏｄ１は、メインＣＰＵ２０Ａの起動中、更新タイマ３２に設定された更新時間の経過に基づいて、時刻＝１２５．０秒に、更新処理を実施する（図６（ｐ））。更新時間算出部２２Ａは、更新要因テーブル２３のモジュールＭｏｄ１に対応する前回更新時刻の領域に今回の更新時刻＝１２５．０秒を設定する（図６（ｑ））。

更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ１の次回の更新可能期間を１２６．０秒〜１２７．０秒の１秒間と算出する（図７（ｂ））。更新時間算出部２２Ａは、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複しないため、更新可能期間が近い更新処理Ｍｏｄ１を次の更新時間に実施することを決定する。省エネルギー効果優先モードであるため、更新時間算出部２２Ａは、更新処理Ｍｏｄ１の更新可能期間の最後に合わせて、次の更新時間を２秒後（時刻＝１２７．０秒）にすることを決定する。そして、更新時間算出部２２Ａは、更新時刻をモジュールＭｏｄ１に通知するとともに、更新タイマ３２に"２秒"を設定する（図６（ｒ））。

次に、更新タイマ３２に設定された更新時間の経過に基づいて、メインＣＰＵ２０Ａは、時刻＝１２７．０秒に再度起動され（図７（ｃ））、メインＣＰＵ２０Ａの起動に基づいて、モジュールＭｏｄ１は、更新時刻に更新処理を実施する（図７（ｄ））。更新時間算出部２２Ａは、更新要因テーブル２３のモジュールＭｏｄ１に対応する前回更新時刻の領域に今回の更新時刻＝１２７．０秒を設定する（図７（ｅ））。

更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ１の次回の更新可能期間を１２８．０秒〜１２９．０秒の１秒間と算出する（図７（ｆ））。更新処理Ｍｏｄ１の更新可能期間（時刻＝１２６．０秒〜１２７．０秒）と、更新処理Ｍｏｄ２の更新可能期間（時刻＝１２７．２秒〜１２７．６秒）とは重複しない。しかしながら、更新処理Ｍｏｄ１の実施後に、メインＣＰＵ２０Ａを停止せずに、更新処理Ｍｏｄ２を続けて実施した方がメインＣＰＵ２０Ａの起動頻度が下がり、消費電力を抑えられる。このため、上述と同様に、更新時間算出部２２Ａは、更新処理Ｍｏｄ２の次の更新時刻を０．２秒後（時刻＝１２７．２秒）にすることを決定し、更新時刻をモジュールＭｏｄ２に通知するとともに、更新タイマ３２に"０．２秒"を設定する（図７（ｇ））。

モジュールＭｏｄ２は、メインＣＰＵ２０Ａの起動期間中、更新タイマ３２に設定された更新時間の経過に基づいて、時刻＝１２７．２秒に、更新処理を実施する（図７（ｈ））。更新時間算出部２２Ａは、更新要因テーブル２３のモジュールＭｏｄ２に対応する前回更新時刻の領域に今回の更新時刻＝１２７．２秒を設定する（図７（ｉ））。

更新時間算出部２２Ａは、更新要因テーブル２３を参照し、更新処理Ｍｏｄ２の次回の更新可能期間（図示せず）を算出する。更新時間算出部２２Ａは、更新処理Ｍｏｄ１、Ｍｏｄ２の更新可能期間が重複しないため、更新可能期間が近い更新処理Ｍｏｄ１を次の更新時間に実施することを決定する。省エネルギー効果優先モードであるため、上述と同様に、更新時間算出部２２Ａは、更新処理Ｍｏｄ１の更新可能期間の最後に合わせて、次の更新時間を１．８秒後（時刻＝１２９．０秒）にすることを決定する。そして、更新時間算出部２２Ａは、更新時刻をモジュールＭｏｄ１に通知するとともに、更新タイマ３２に"１．８秒"を設定する（図７（ｊ））。

以降においても、上述と同様に、更新要因テーブル２３に格納されたモジュールＭｏｄ１、Ｍｏｄ２の情報に基づいて、メインＣＰＵ２０Ａの起動頻度が少なくなるように、メインＣＰＵ２０Ａの起動時刻に対応する更新時間が更新タイマ３２に設定される。図６および図７では、時刻＝１２２．０秒〜１２９秒の７秒間に、メインＣＰＵ２０Ａが４回起動され、更新処理Ｍｏｄ１、Ｍｏｄ２が７回実施される。このため、更新処理Ｍｏｄ１、Ｍｏｄ２の頻度は、１回／秒である。

図８および図９は、図５の電子制御装置１００ＡのメインＣＰＵ２０Ａの動作遅延解消優先モードでの動作の一例を示すタイミング図である。図９は、図８の続きを示す。図４、図６、図７と同様の動作については、詳細な説明を省略する。図８および図９は、電子制御装置１００ＡのメインＣＰＵ２０Ａによる制御方法による動作を含み、メインＣＰＵ２０Ａが実行する電子制御装置１００Ａの制御プログラムによる動作を含む。すなわち、図６および図７は、メインＣＰＵ２０Ａによる制御方法の一例を示し、メインＣＰＵ２０Ａが実行する制御プログラムで実施される処理の一例を示す。

時刻１２２．０秒〜１２３．０秒までの動作は、更新タイマ３２が"１秒"に設定されることを除き、図６と同様である。更新時間算出部２２Ａは、動作遅延解消優先モードでは、更新処理Ｍｏｄ１、Ｍｏｄ２の遅れを少なくするために、更新処理Ｍｏｄ１、Ｍｏｄ２毎に算出する更新可能期間の最初に合わせて、それぞれの更新時間を設定する。換言すれば、更新時間算出部２２Ａは、更新処理Ｍｏｄ１、Ｍｏｄ２において、更新要因テーブル２３に記憶された更新間隔を基準として、更新時間を算出する。

このため、図８および図９に示すように、更新タイマ３２が更新処理Ｍｏｄ１、Ｍｏｄ２毎に設定され、メインＣＰＵ２０Ａが更新処理Ｍｏｄ１、Ｍｏｄ２毎に起動される。但し、更新タイマ３２に設定する更新時間が０．２秒以下の場合、メインＣＰＵ２０Ａの起動期間中に更新処理Ｍｏｄ１、Ｍｏｄ２の両方が実施される（図９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ））。これにより、更新処理Ｍｏｄ１、Ｍｏｄ２の間にメインＣＰＵ２０Ａの停止処理と起動処理とが挿入されることを防止することできる。したがって、例えば、時刻＝１２７．０秒において、更新処理Ｍｏｄ１を遅れることなく開始することができ、時刻＝１２９．２秒において、更新処理Ｍｏｄ２を遅れることなく開始することができる。また、ＣＰＵ２０Ａの起動頻度が下がるためメインＣＰＵ２０Ａおよび電子制御装置１００Ａの消費電力を抑えることができる。

図８および図９では、時刻＝１２２．０秒〜１２９秒の７秒間に、メインＣＰＵ２０Ａが８回起動され、更新処理Ｍｏｄ１、Ｍｏｄ２が１０回実施される。このため、更新処理Ｍｏｄ１、Ｍｏｄ２の頻度は、約１．４回／秒である。以上より、図６および図７に示した省エネルギー効果優先モードにおけるモジュールＭｏｄ１、Ｍｏｄ２の更新頻度は、図８および図９に示した動作遅延解消優先モードにおけるモジュールＭｏｄ１、Ｍｏｄ２の更新頻度より低くできることが分かる。換言すれば、メインＣＰＵ２０Ａは、設定された動作モードの特性に応じた最適な動作を実施することができる。

図１０は、図５の電子制御装置１００ＡのメインＣＰＵ２０Ａの動作の一例を示すフロー図である。図１０に示す動作は、メインＣＰＵ２０Ａの起動に基づいて、メインＣＰＵ２０Ａが制御プログラムを実行することで開始される。

まず、ステップＳ１０において、メインＣＰＵ２０Ａは、モードレジスタ２５を参照し、動作モードが省エネルギー効果優先モードであるか動作遅延解消優先モードであるかを判定する。メインＣＰＵ２０Ａは、動作モードが省エネルギー効果優先モードである場合、ステップＳ１２を実施し、動作モードが動作遅延解消優先モードである場合、ステップＳ１４を実施する。

ステップＳ１２において、メインＣＰＵ２０Ａは、更新要因テーブル２３に記憶された更新間隔と遅延許容時間との合計時間を基準として、更新時間を算出し、処理をステップＳ１６に移行する。ステップＳ１４において、メインＣＰＵ２０Ａは、更新要因テーブル２３に記憶された更新間隔を基準として、更新時間を算出し、処理をステップＳ１６に移行する。

ステップＳ１６において、メインＣＰＵ２０Ａは、ステップＳ１２またはステップＳ１４で算出した更新時間を更新タイマ３２に設定する。次に、ステップＳ１８において、メインＣＰＵ２０Ａは、更新処理Ｍｏｄの実施と更新時間の算出とを行うために予め設定された起動期間（例えば、０．２秒）が経過するのを待ち、起動期間が経過した場合、処理をステップＳ２０に移行する。ステップＳ２０において、メインＣＰＵ２０Ａは、スナップショットの不揮発メモリ５０への格納処理等の終了処理を実施した後、停止する。

以上、第２の実施形態においても、上述した第１の実施形態と同様に、更新要因テーブル２３の更新間隔、遅延許容時間および前回更新時刻を使用して、次に更新するモジュール（Ｍｏｄ１、Ｍｏｄ２の一方または両方）と、更新時間とを算出することができる。これにより、起動と停止とを繰り返すメインＣＰＵ２０Ａが起動中に実施する複数種類の更新処理Ｍｏｄ１、Ｍｏｄ２を、エラーを発生させることなく実施することができる。

さらに、第２の実施形態では、省エネルギー性を優先する省エネルギー効果優先モードと、処理性能を優先する動作遅延解消優先モードとに応じて、更新タイマ３２に設定する更新時間を算出することができる。これにより、省エネルギー効果優先モードでは、メインＣＰＵ２０Ａおよび電子制御装置１００Ａの消費電力を削減することができ、動作遅延解消優先モードでは、メインＣＰＵ２０Ａおよび電子制御装置１００Ａの動作遅延を解消することができる。すなわち、メインＣＰＵ２０Ａは、設定された動作モードの特性に応じた最適な動作を実施することができる。

また、省エネルギー効果優先モードでは、更新要因テーブル２３に記憶された更新間隔と遅延許容時間との合計時間を基準として更新時間を算出し、動作遅延解消優先モードでは、更新要因テーブル２３に記憶された更新間隔を基準として更新時間を算出する。これにより、更新時間算出部２２Ａは、複数の動作モードのそれぞれにおいて、遅延許容時間を加味するかしないかにより更新時間を容易に算出することができる。

算出された更新時間によるメインＣＰＵ２０Ａの次回の起動タイミングが、メインＣＰＵ２０Ａの起動期間に含まれる場合、メインＣＰＵ２０Ａの起動期間を延長して、起動期間中に更新処理Ｍｏｄ１、Ｍｏｄ２を実施する。これにより、メインＣＰＵ２０Ａの起動頻度が下がるため、メインＣＰＵ２０Ａの停止と起動に必要な消費電力を削減することができ、電子制御装置１００Ａの消費電力を削減することができる。連続する２つの更新処理Ｍｏｄの間にメインＣＰＵ２０Ａの停止処理と起動処理とが挿入されないため、後に実施される更新処理Ｍｏｄを遅れることなく開始することができる。

省エネルギー効果優先モードまたは動作遅延解消優先モードの設定を、ユーザがタッチパネル等を操作することで行うことで、ユーザが希望する電子制御装置１００Ａの使用環境に合わせた動作モードに設定することができる。更新時間算出部２２Ａは、ユーザにより設定されたモードレジスタ２５の設定値を参照することで、動作モードに合わせた更新時間を算出することができる。

（比較例)
図１１は、他の電子制御装置のメインＣＰＵの動作の一例（比較例）を示すタイミング図である。図４と同様の動作については、詳細な説明を省略する。

図１１の動作を実行する電子制御装置は、上述した実施形態と同様に、起動と停止とを繰り返すメインＣＰＵと、常に動作するサブＣＰＵとを有する。但し、メインＣＰＵの起動間隔である更新時間（更新タイマ３２の設定値）は、常に一定（例えば、１秒）に設定される。このため、メインＣＰＵは、１秒ごとに起動され、０．２秒の間に更新処理を実施して動作を停止する（図１０（ａ））。

この場合、更新間隔が１秒の更新処理Ｍｏｄ１は正常に実施されるが、更新間隔が２．４秒の更新処理Ｍｏｄ２は、０．４秒の遅延許容時間を加味しても、メインＣＰＵの起動中に実施することができず、タイムアウト等のエラーが発生してしまう（図１０（ｂ））。このように、更新間隔が互いに異なる複数のモジュール（Ｍｏｄ１、Ｍｏｄ２等）の更新処理を、固定の更新時間で実施する場合、更新処理を正常に実施することができない。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０ エンジン部
２０、２０Ａ メインＣＰＵ
２１ メインＣＰＵ制御部
２２、２２Ａ 更新時間算出部
２３ 更新要因テーブル
２４ 更新タイマ通知部
２５ モードレジスタ
３０ サブＣＰＵ
３１ サブＣＰＵ制御部
３２ 更新タイマ
４０ メモリ
５０ 不揮発メモリ
６０ ＲＴＣ
１００、１００Ａ 電子制御装置

特開２００９−１３２０５０号公報

Claims (9)

1. 起動と停止とが繰り返されるメインプロセッサと、
   前記メインプロセッサの次回の起動タイミングを決める更新時間が設定される更新タイマを有し、常に動作するサブプロセッサと、を有し、
   前記メインプロセッサは、
   前記メインプロセッサの起動と停止とを制御するメインプロセッサ制御部と、
   前記メインプロセッサによる所定の間隔での更新が必要な複数の更新要因にそれぞれ対応して、更新間隔と、前記更新間隔に対して許容される遅延時間を示す遅延許容時間と、前回の更新時刻を示す前回更新時刻とを記憶する更新要因記憶部と、
   前記更新タイマに設定する前記更新時間を、前記更新要因記憶部に記憶された前記更新間隔、前記遅延許容時間および前記前回更新時刻と、現在時刻とから算出する更新時間算出部と、
   前記更新時間算出部が算出した前記更新時間の前記更新タイマへの設定を制御する更新タイマ設定制御部と、
   を有することを特徴とする電子制御装置。
2. 前記メインプロセッサは、動作モードとして、省エネルギーを優先する省エネルギー効果優先モードと、処理性能を優先する動作遅延解消優先モードとを有し、
   前記省エネルギー効果優先モードにおける前記複数の更新要因の更新頻度は、前記動作遅延解消優先モードにおける前記複数の更新要因の更新頻度より低いこと、
   を特徴とする請求項１に記載の電子制御装置。
3. 前記メインプロセッサは、前記省エネルギー効果優先モードでは、前記更新要因記憶部に記憶された前記更新間隔と前記遅延許容時間との合計時間を基準として、前記更新時間を算出すること、
   を特徴とする請求項２に記載の電子制御装置。
4. 前記メインプロセッサは、前記動作遅延解消優先モードでは、前記更新要因記憶部に記憶された前記更新間隔を基準として、前記更新時間を算出すること、
   を特徴とする請求項２に記載の電子制御装置。
5. 前記メインプロセッサは、前記更新時間算出部により算出された前記更新時間による前記次回の起動タイミングが、起動中の前記メインプロセッサの起動期間に含まれる場合、前記メインプロセッサの起動期間を延長して、起動期間中に複数の前記更新要因の更新を実施すること、
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の電子制御装置。
6. 前記電子制御装置のユーザによる操作が可能な操作部を有し、
   前記動作モードは、前記ユーザによる前記操作部の操作に基づいて設定されること、
   を特徴とする請求項２ないし請求項４のいずれか１項に記載の電子制御装置。
7. 前記ユーザによる前記操作部の操作により前記動作モードが記憶される動作モード記憶部を有し、
   前記更新時間算出部は、前記動作モード記憶部に設定された前記動作モードに応じて、前記更新タイマに設定する前記更新時間を算出すること、
   を特徴とする請求項６に記載の電子制御装置。
8. 起動と停止とが繰り返されるメインプロセッサと、前記メインプロセッサの次回の起動タイミングを決める更新時間が設定される更新タイマを有し、常に動作するサブプロセッサと、を有する電子制御装置のメインプロセッサによる制御方法であって、
   前記メインプロセッサによる所定の間隔での更新が必要な複数の更新要因にそれぞれ対応して記憶される、更新間隔、前記更新間隔に対して許容される遅延時間を示す遅延許容時間、および前回の更新時刻を示す前回更新時刻と、現在時刻とから、前記更新タイマに設定する前記更新時間を算出し、
   算出した前記更新時間の前記更新タイマへの設定を制御し、
   前記更新時間が設定された前記更新タイマの動作に基づいて、前記メインプロセッサの起動と停止とを制御すること、
   を特徴とする電子制御装置のメインプロセッサによる制御方法。
9. 起動と停止とが繰り返されるメインプロセッサと、前記メインプロセッサの次回の起動タイミングを決める更新時間が設定される更新タイマを有し、常に動作するサブプロセッサと、を有する電子制御装置のメインプロセッサが実行する制御プログラムであって、
   前記メインプロセッサによる所定の間隔での更新が必要な複数の更新要因にそれぞれ対応して記憶される、更新間隔、前記更新間隔に対して許容される遅延時間を示す遅延許容時間、および前回の更新時刻を示す前回更新時刻と、現在時刻とから、前記更新タイマに設定する前記更新時間を算出し、
   算出した前記更新時間の前記更新タイマへの設定を制御し、
   前記更新時間が設定された前記更新タイマの動作に基づいて、前記メインプロセッサの起動と停止とを制御する、処理を、
   前記メインプロセッサに実行させることを特徴とする電子制御装置のメインプロセッサが実行する制御プログラム。

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