JP2021034862A - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

Abstract

【課題】時間遅延積分を行う固体撮像素子において、積分のために転送先容量を増大することにで生じる感度や画質の低下を防止する。【解決手段】相関二重サンプリング（ＣＤＳ）回路４３０は、複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する。ＴＤＩフレームメモリ４５０は、Ｋ番目のフレームより前に生成されたＫ−１場番目のフレームを保持する。時間遅延積分（ＴＤＩ）回路４２０は、Ｋ番目のフレーム内の所定アドレスのラインとＫ−１番目のフレーム内の所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う。【選択図】図１９

Description

本技術は、固体撮像素子に関する。詳しくは、画素毎にアナログデジタル変換を行う固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。

従来より、ＦＡ（Factory Automation）や空撮の分野において、時間遅延積分（ＴＤＩ：Time Delay Integration）センサが用いられている。このＴＤＩセンサは、被写体の移動速度に合わせて時間をずらしながら、電荷量を積分するＴＤＩ処理を行うセンサである。例えば、時間をずらして電荷を転送するＣＣＤ（Charge Coupled Device）と、それらの電荷量を浮遊拡散層に蓄積して積分信号を生成する回路とによりＴＤＩ処理を行う固体撮像素子が提案されている（例えば、非特許文献１参照。）。

Hyun Jung Lee他、「Charge-Coupled CMOS TDI Imager」、［online］、［令和１年７月２２日検索］、インターネット〈URL：http://www.imagesensors.org/Past%20Workshops/2017%20Workshop/2017%20Papers/P16.pdf〉

上述の従来技術では、ＴＤＩ処理により、明るさの向上やノイズ低減を図っている。しかしながら、上述の固体撮像素子では、電荷の転送元の画素数が多いほど、転送先の浮遊拡散層の容量を大きくする必要がある。この容量の増大により画素の感度が低下し、その感度の低下に起因して画像データの画質が低下してしまう。このように、上述の固体撮像素子では、感度低下により画質が低下するという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、時間遅延積分を行う固体撮像素子において、画質を向上させることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩ（Time Delay Integration）フレームメモリと、上記Ｋ番目のフレーム内の所定アドレスの上記ラインと上記Ｋ−１番目のフレーム内の上記所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う時間遅延積分回路とを具備する固体撮像素子、および、その制御方法である。これにより、ＣＤＳ（Correlated Double Sampling）処理後にＴＤＩ処理が行われるという作用をもたらす。

また、この第１の側面において、所定のリセットレベルを配列したフレームをリセットフレームとして保持するＣＤＳ（Correlated Double Sampling）フレームメモリをさらに具備し、上記複数のデジタル信号のそれぞれは、上記リセットレベルと露光量に応じた信号レベルとを含み、上記相関二重サンプリング回路は、上記保持されたリセットレベルと上記信号レベルとの差分を求める相関二重サンプリング処理により上記フレームを生成してもよい。これにより、ＣＤＳ処理によりフレームが生成されるという作用をもたらす。

また、この第１の側面において、各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器を二次元格子状に配列したアナログデジタル変換部をさらに具備してもよい。これにより、アナログデジタル変換後にＴＤＩ処理が行われるという作用をもたらす。

また、この第１の側面において、上記相関二重サンプリング回路は、上記アナログデジタル変換部と上記ＣＤＳフレームメモリとの間に配置され、上記時間遅延積分回路は、上記ＣＤＳフレームと上記ＴＤＩフレームメモリとの間に配置されてもよい。これにより、相関二重サンプリング回路と時間遅延積分回路とがＣＤＳフレームメモリを挟んで配置されるという作用をもたらす。

また、この第１の側面において、上記相関二重サンプリング回路は、上記アナログデジタル変換部内の列ごとに設けられ、上記相関二重サンプリング回路のそれぞれは、対応する列からの上記デジタル信号に対して上記相関二重サンプリング処理を行ってもよい。これにより、列ごとに相関二重サンプリング処理が実行されるという作用をもたらす。

また、この第１の側面において、上記相関二重サンプリング回路は、上記アナログデジタル変換部内の複数の列に共有されてもよい。これにより、回路規模が削減されるという作用をもたらす。

また、この第１の側面において、アナログ信号を生成して上記アナログデジタル変換部に供給する複数の画素回路をさらに具備し、上記複数の画素回路は、所定の受光チップに配置され、上記ＴＤＩフレームメモリ、上記相関二重サンプリング回路および上記時間遅延積分回路は、上記受光チップに積層された所定の回路チップに配置されてもよい。これにより、積層構造の固体撮像素子に相関二重サンプリング回路および時間遅延積分回路が配置されるという作用をもたらす。

また、この第１の側面において、上記相関二重サンプリング回路は、上記アナログデジタル変換部により生成されたデジタル信号と上記ＴＤＩフレームメモリから出力されたデジタル信号とのいずれかを選択するセレクタと、上記リセットレベルと上記信号レベルとの差分を求める減算器と、上記ＴＤＩフレームメモリと上記減算器との間に挿入された第１のバッファとを備え、上記時間遅延積分回路は、上記所定アドレスの上記ラインと上記所定アドレスから一定距離離れたアドレスのラインとを加算する加算器と、上記セレクタと上記加算器との間に挿入された第２のバッファとを備えてもよい。これにより、デジタル信号が遅延するという作用をもたらす。

また、この第１の側面において、上記セレクタと上記アナログデジタル変換部との間に挿入された第３のバッファをさらに備えてもよい。これにより、アナログデジタル変換部からのデジタル信号の遅延時間が調整されるという作用をもたらす。

また、本技術の第２の側面は、複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩフレームメモリと、上記Ｋ番目のフレーム内の所定アドレスの上記ラインと上記Ｋ−１番目のフレーム内の上記所定アドレスから一定距離離れたアドレスのラインとを加算して積分データとして出力する演算回路と、上記積分データを処理する画像処理回路とを具備する撮像装置である。これにより、ＣＤＳ処理後にＴＤＩ処理が行われ、積分データが処理されるという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における撮像装置の利用例を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ＡＤ（Analog to Digital）変換部の一構成例を示す図である。 本技術の第１の実施の形態におけるＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路、差動入力回路および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態における信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における演算回路の一構成例を示す回路図である。 本技術の第１の実施の形態における１フレーム目のＰ相レベルを保持する際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態における１フレーム目に対してＣＤＳ処理を行う際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるフレームを保持させる際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態における２フレーム目のＰ相レベルを保持する際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態における２フレーム目に対してＣＤＳ処理を行う際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態における２フレーム目に対してＴＤＩ処理を行う際の演算回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるＴＤＩ処理の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における信号処理回路の演算を説明するための図である。 本技術の第１の実施の形態におけるＰ相レベルを保持する際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるＣＤＳ処理を行う際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるＣＤＳ処理後に画像処理を行う際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるＴＤＩ処理を行う際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるＴＤＩ処理後に画像処理を行う際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態におけるフレームを出力する際の固体撮像素子の状態の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートの一例である。 本技術の第２の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第２の実施の形態におけるカラムＣＤＳ処理部およびカラムＴＤＩ演算部の一構成例を示すブロック図である。 本技術の第２の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態におけるＣＤＳ回路およびＴＤＩ回路の一構成例を示す回路図である。 本技術の第３の実施の形態における信号処理回路の一構成例を示すブロック図である。 本技術の第４の実施の形態におけるＣＤＳ回路およびＴＤＩ回路の一構成例を示す回路図である。 本技術の第４の実施の形態における信号処理回路の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるＣＤＳ回路の一構成例を示す回路図である。 本技術の第５の実施の形態における信号処理回路の一構成例を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ＣＤＳ処理後にＴＤＩ処理を行う例）
２．第２の実施の形態（ＣＤＳ回路とＴＤＩ回路とを異なる場所に配置し、ＣＤＳ処理後にＴＤＩ処理を行う例）
３．第３の実施の形態（バッファを追加し、ＣＤＳ処理後にＴＤＩ処理を行う例）
４．第４の実施の形態（２列でＣＤＳ回路を共有し、ＣＤＳ処理後にＴＤＩ処理を行う例）
５．第５の実施の形態（４列でＣＤＳ回路を共有し、ＣＤＳ処理後にＴＤＩ処理を行う例）

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、光学部１１０、固体撮像素子２００、記憶部１２０、制御部１３０および通信部１４０を備える。

光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画像データを撮像するものである。この固体撮像素子２００は、画像データを記憶部１２０に信号線２０９を介して供給する。

記憶部１２０は、画像データを記憶するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この制御部１３０は、例えば、信号線２０８を介して、撮像タイミングを示す垂直同期信号ＶＳＹＮＣを固体撮像素子２００に供給する。

通信部１４０は、画像データを記憶部１２０から読み出して外部に送信するものである。

図２は、本技術の第１の実施の形態における撮像装置１００の利用例を説明するための図である。同図に例示するように、撮像装置１００は、ベルトコンベア５１０が設けられた工場などで用いられる。

ベルトコンベア５１０は、一定の速度で、被写体５１１を所定の方向に移動させるものである。撮像装置１００は、ベルトコンベア５１０の近傍に固定され、この被写体５１１を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、ＦＡが実現される。

なお、撮像装置１００は、一定速度で移動する被写体５１１を撮像しているが、この構成に限定されない。空撮など、被写体に対して撮像装置１００が一定速度で移動して撮像する構成であってもよい。

［固体撮像素子の構成例］
図３は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。

図４は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２１０および周辺回路２１２が設けられる。

画素アレイ部２１０には、複数の画素回路２２０が二次元格子状に配列される。また、画素アレイ部２１０は、複数の画素ブロック２１１に分割される。これらの画素ブロック２１１のそれぞれには、例えば、４行×２列の画素回路２２０が配列される。

周辺回路２１２には、例えば、ＤＣ（Direct Current）電圧を供給する回路などが配置される。

図５は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）２５１、画素駆動回路２５２、時刻コード生成部２５３、画素ＡＤ変換部２５４および垂直走査回路２５５が配置される。さらに回路チップ２０２には、制御回路２５６、信号処理回路４００、画像処理回路２６０、出力回路２５７が配置される。

ＤＡＣ２５１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２５１は、参照信号を画素ＡＤ変換部２５４に供給する。

時刻コード生成部２５３は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２５３は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２５３は、時刻コードを画素ＡＤ変換部２５４へ供給する。

画素駆動回路２５２は、画素回路２２０のそれぞれを駆動してアナログの画素信号を生成させるものである。

画素ＡＤ変換部２５４は、画素回路２２０のそれぞれのアナログ信号（すなわち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。この画素ＡＤ変換部２５４は、複数のクラスタ３００により分割される。クラスタ３００は、画素ブロック２１１ごとに設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。

画素ＡＤ変換部２５４は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路４００に供給する。このフレームにおいて、水平方向に配列されたデジタル信号の集合を以下、「ライン」と称する。ラインのそれぞれには、垂直方向におけるラインの位置を示すアドレスである行アドレスが割り当てられている。

垂直走査回路２５５は、画素ＡＤ変換部２５４を駆動してＡＤ変換を実行させるものである。

信号処理回路４００は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ処理およびＴＤＩ処理を含む各種の処理が実行される。この信号処理回路４００は、処理後のフレームを画像処理回路２６０に供給する。

画像処理回路２６０は、信号処理回路４００からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路２６０は、処理後のフレームを出力回路２５７に供給する。

出力回路２５７は、画像処理後のフレームを外部に出力するものである。

制御回路２５６は、ＤＡＣ２５１、画素駆動回路２５２、垂直走査回路２５５、信号処理回路４００、画像処理回路２６０および出力回路２５７のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。

［画素ＡＤ変換部の構成例］
図６は、本技術の第１の実施の形態における画素ＡＤ変換部２５４の一構成例を示す図である。この画素ＡＤ変換部２５４には、複数のＡＤＣ３１０が二次元格子状に配列される。ＡＤＣ３１０は、画素回路２２０ごとに配置される。画素回路２２０の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合、Ｎ×Ｍ個のＡＤＣ３１０が配置される。

クラスタ３００のそれぞれには、画素ブロック２１１内の画素回路２２０の個数と同じ個数のＡＤＣ３１０が配置される。画素ブロック２１１内に４行×２列の画素回路２２０が配列される場合、クラスタ３００内にも４行×２列のＡＤＣ３１０が配列される。

ＡＤＣ３１０は、対応する画素回路２２０により生成されたアナログの画素信号に対してＡＤ変換を行うものである。このＡＤＣ３１０は、ＡＤ変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ３１０は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。

また、クラスタ３００の列ごとにリピータ部３６０が配置される。クラスタ３００の列数がＭ／２である場合、Ｍ／２個のリピータ部３６０が配置される。リピータ部３６０は、時刻コードを転送するものである。リピータ部３６０は、時刻コード生成部２５３からＡＤＣ３１０へ時刻コードを転送する。また、リピータ部３６０は、ＡＤＣ３１０から信号処理回路４００へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。

また、同図において、かっこ内の数字は、ＡＤＣ３１０のデジタル信号の読出し順序の一例を示す。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が３番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。

なお、画素回路２２０ごとに、ＡＤＣ３１０を配置しているが、この構成に限定されない。複数の画素回路２２０が１つのＡＤＣ３１０を共有する構成であってもよい。

［ＡＤＣの構成例］
図７は、本技術の第１の実施の形態におけるＡＤＣ３１０の一構成例を示すブロック図である。このＡＤＣ３１０は、差動入力回路３２０と、正帰還回路３３０と、ラッチ制御回路３４０と、複数のラッチ回路３５０とを備える。

また、画素回路２２０と差動入力回路３２０の一部とは、受光チップ２０１に配置され、差動入力回路３２０の残りと、その後段の回路とは、回路チップ２０２に配置される。

差動入力回路３２０は、画素回路２２０からの画素信号と、ＤＡＣ２５１からの参照信号とを比較するものである。この差動入力回路３２０は、比較結果を示す比較結果信号を正帰還回路３３０に供給する。

正帰還回路３３０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてラッチ制御回路３４０に供給するものである。

ラッチ制御回路３４０は、垂直走査回路２５５からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯが反転したときの時刻コードを複数のラッチ回路３５０に保持させるものである。

ラッチ回路３５０は、ラッチ制御回路３４０の制御に従って、リピータ部３６０からの時刻コードを保持するものである。ラッチ回路３５０は、時刻コードのビット数の分、設けられる。例えば、時刻コードが１５ビットの場合、ＡＤＣ３１０内に、１５個のラッチ回路３５０が配置される。また、保持された時刻コードは、ＡＤ変換後のデジタル信号としてリピータ部３６０により読み出される。

同図に例示した構成により、ＡＤＣ３１０は、画素回路２２０からの画素信号をデジタル信号に変換する。

［画素回路、差動入力回路および正帰還回路の構成例］
図８は、本技術の第１の実施の形態における画素回路２２０、差動入力回路３２０および正帰還回路３３０の一構成例を示す回路図である。

画素回路２２０は、リセットトランジスタ２２１、浮遊拡散層２２２、転送トランジスタ２２３、フォトダイオード２２４および排出トランジスタ２２５を備える。リセットトランジスタ２２１、転送トランジスタ２２３および排出トランジスタ２２５として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。

フォトダイオード２２４は、光電変換により電荷を生成するものである。排出トランジスタ２２５は、画素駆動回路２５２からの駆動信号ＯＦＧに従ってフォトダイオード２２４に蓄積された電荷を排出させるものである。

転送トランジスタ２２３は、画素駆動回路２５２からの転送信号ＴＸに従って、フォトダイオード２２４から浮遊拡散層２２２へ電荷を転送するものである。

浮遊拡散層２２２は、転送された電荷を蓄積して、電荷量に応じた電圧を生成するものである。

リセットトランジスタ２２１は、画素駆動回路２５２からのリセット信号ＲＳＴに従って、浮遊拡散層２２２を初期化するものである。

差動入力回路３２０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ３２１、３２４および３２６と、ｎＭＯＳトランジスタ３２２、３２３、３２５および３２７とを備える。これらのうちｎＭＯＳトランジスタ３２２、３２３および３２５は、受光チップ２０１に配置され、残りは回路チップ２０２に配置される。

ｎＭＯＳトランジスタ３２２および３２５は、差動対を構成し、これらのトランジスタのソースは、ｎＭＯＳトランジスタ３２３のドレインに共通に接続される。また、ｎＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２１のドレインとｐＭＯＳトランジスタ３２１および３２４のゲートとに接続される。ｎＭＯＳトランジスタ３２５のドレインは、ｐＭＯＳトランジスタ３２４のドレインとｐＭＯＳトランジスタ３２６のゲートとリセットトランジスタ２２１のドレインとに接続される。また、ｎＭＯＳトランジスタ３２２のゲートには、ＤＡＣ２５１からの参照信号ＲＥＦが入力される。

ｎＭＯＳトランジスタ３２３のゲートには、所定のバイアス電圧Ｖｂが印加され、ｎＭＯＳトランジスタ３２３のソースには、所定の接地電圧が印加される。

ｐＭＯＳトランジスタ３２１、３２４および３２６は、カレントミラー回路を構成する。ｐＭＯＳトランジスタ３２１、３２４および３２６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、後述する電源電圧ＶＤＤＬよりも高い。

ｎＭＯＳトランジスタ３２７のゲートには電源電圧ＶＤＤＬが印加される。また、ｎＭＯＳトランジスタ３２７のドレインは、ｐＭＯＳトランジスタ３３２のドレインに接続され、ソースは、正帰還回路３３０に接続される。

正帰還回路３３０はｐＭＯＳトランジスタ３３１、３３２、３３４および３３５と、ｎＭＯＳトランジスタ３３３、３３６および３３７とを備える。ｐＭＯＳトランジスタ３３１および３３２とｎＭＯＳトランジスタ３３３とは、電源電圧ＶＤＤＬに直列に接続される。また、ｐＭＯＳトランジスタ３３１のゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ２が入力される。ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３３の接続点は、ｎＭＯＳトランジスタ３２７のソースに接続される。

ｎＭＯＳトランジスタ３３３のソースには接地電圧が印加され、ゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ１が入力される。

ｐＭＯＳトランジスタ３３４および３３５は、電源電圧ＶＤＤＬに直列に接続される。また、ｐＭＯＳトランジスタ３３５のドレインは、ｐＭＯＳトランジスタ３３２のゲートと、ｎＭＯＳトランジスタ３３６および３３７のドレインとに接続される。ｐＭＯＳトランジスタ３３５およびｎＭＯＳトランジスタ３３７のゲートには、垂直走査回路２５５からの制御信号ＴＥＳＴＶＣＯが入力される。また、ｐＭＯＳトランジスタ３３４およびｎＭＯＳトランジスタ３３６のゲートは、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３３の接続点に接続される。

ｐＭＯＳトランジスタ３３５およびｎＭＯＳトランジスタ３３７の接続点からは、出力信号ＶＣＯが出力される。また、ｎＭＯＳトランジスタ３３６および３３７のソースには、接地電圧が印加される。

なお、画素回路２２０、差動入力回路３２０および正帰還回路３３０のそれぞれは、図７で説明した機能を持つのであれば、図８に例示した回路に限定されない。

［信号処理回路の構成例］
図９は、本技術の第１の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この信号処理回路４００は、複数のセレクタ４０５と、複数の演算回路４１０と、ＣＤＳフレームメモリ４４０と、ＴＤＩフレームメモリ４５０とを備える。

セレクタ４０５は、クラスタ３００の列ごと、言い換えれば、リピータ部３６０ごとに配置される。クラスタ３００に２列のＡＤＣ３１０が配列される場合、２列ごとにセレクタ４０５が配置される。また、演算回路４１０は、ＡＤＣ３１０の列ごとに配置される。ＡＤＣ３１０がＭ列である場合、Ｍ／２個のセレクタ４０５と、Ｍ個の演算回路４１０とが配置される。

前述したようにリピータ部３６０は、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。

セレクタ４０５は、制御回路２５６の制御に従って、デジタル信号の出力先を選択するものである。リピータ部３６０により奇数列が出力された場合にセレクタ４０５は、その奇数列に対応する演算回路４１０にデジタル信号を出力する。一方、偶数列が出力された場合にセレクタ４０５は、その偶数列に対応する演算回路４１０にデジタル信号を出力する。

演算回路４１０は、セレクタ４０５からのデジタル信号に対してＣＤＳ処理とＴＤＩ処理とを行うものである。

ここで、デジタル信号は、Ｐ相レベルとＤ相レベルとを含む。Ｐ相レベルは、画素回路２２０がリセット信号ＲＳＴにより初期化されたときのレベルを示す。一方、Ｄ相レベルは、転送信号ＴＸにより電荷が転送されたときの露光量に応じたレベルを示す。Ｐ相レベルは、リセットレベルとも呼ばれ、Ｄ相レベルは、信号レベルとも呼ばれる。

ＣＤＳ処理において、Ｍ個の演算回路４１０は、Ｐ相レベルを配列したＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。そして、Ｍ個の演算回路４１０は、画素毎にＰ相レベルと、Ｄ相レベルとの差分を求め、差分データを配列したＣＤＳフレームを生成する。

そして、ＴＤＩ処理において、Ｍ個の演算回路４１０は、最初のＣＤＳフレームをＴＤＩフレームメモリ４５０に保持させる。次に、Ｍ個の演算回路４１０は、ＣＤＳ処理後の２フレーム目のＣＤＳフレーム内の所定アドレスのラインと、１フレーム目のフレーム内の所定アドレスから一定距離離れたアドレスのラインとを加算する。加算するアドレス間の距離には、被写体の移動距離が早いほど大きい値が設定される。例えば、加算するアドレス間の距離に「１」が設定される。この場合、隣接するライン同士が加算される。２フレーム目以降においては、Ｋ（Ｋは、整数）番目のＣＤＳフレームに対し、そのフレームより前に生成されたＫ−１番目のＣＤＳフレームがＴＤＩフレームメモリ４５０に保持される。

また、Ｍ個の演算回路４１０は、ＣＤＳフレームと、ＴＤＩ処理後のＴＤＩフレームとを画像処理回路２６０に供給する。

［演算回路の構成例］
図１０は、本技術の第１の実施の形態における演算回路４１０の一構成例を示す回路図である。この演算回路４１０は、ＴＤＩ回路４２０およびＣＤＳ回路４３０を備える。ＴＤＩ回路４２０は、バッファ４２１、セレクタ４２２、加算器４２３およびスイッチ４２４を備える。ＣＤＳ回路４３０は、セレクタ４３１、バッファ４３２、セレクタ４３３、減算器４３４およびスイッチ４３５を備える。セレクタ４２２、４３１および４３３と、スイッチ４２４および４２５とのそれぞれの動作は、例えば、制御回路２５６により制御される。

セレクタ４３１は、セレクタ４０５からのデジタル信号とＴＤＩフレームメモリ４５０からのデジタル信号とのいずれかを選択してバッファ４２１に出力するものである。

バッファ４２１は、セレクタ４３１からの信号を遅延させて出力するものである。なお、バッファ４２１は、特許請求の範囲に記載の第２のバッファの一例である。

セレクタ４２２は、バッファ４２１からのデジタル信号と、１０進数で「０」の値のデジタル信号とのいずれかを選択して加算器４２３に出力するものである。

加算器４２３は、セレクタ４２２からのデジタル信号とバッファ４３２からのデジタル信号とを加算するものである。この加算器４２３は、加算値を示すデジタル信号を積算データとしてスイッチ４２４に供給する。

スイッチ４２４は、加算器４２３とＴＤＩフレームメモリ４５０との間の経路を開閉するものである。

バッファ４３２は、ＣＤＳフレームメモリ４４０からの信号を遅延させて出力するものである。なお、バッファ４３２は、特許請求の範囲に記載の第１のバッファの一例である。

セレクタ４３３は、バッファ４３２からのデジタル信号と、１０進数で「０」の値のデジタル信号とのいずれかを選択して減算器４３４に出力するものである。

減算器４３４は、バッファ４２１からのデジタル信号とセレクタ４３３からのデジタル信号との差分を演算するものである。この減算器４３４は、差分を示すデジタル信号を差分データとしてスイッチ４３５に供給する。

スイッチ４３５は、減算器４３４とＣＤＳフレームメモリ４４０との間の経路を開閉するものである。

続いて、演算回路４１０内の回路の制御方法について説明する。

［演算回路の動作例］
図１１は、本技術の第１の実施の形態における１フレーム目のＰ相レベルを保持する際の演算回路４１０の状態の一例を示す図である。

制御回路２５６は、ＣＤＳフレームメモリ４４０およびＴＤＩフレームメモリ４５０を初期化する。初期化後に、画素ＡＤ変換部２５４は、１フレーム目のＰ相レベルを生成したものとする。

セレクタ４３１には、１フレーム目の対応する列内の複数のＰ相レベルが順に入力される。セレクタ４３１は、これらのＰ相レベルを選択してバッファ４２１に出力する。セレクタ４３３は、「０」のデジタル信号を減算器４３４に出力する。減算器４３４は、Ｐ相レベルから「０」を減算してスイッチ４３５に出力する。また、スイッチ４２４は開状態に制御され、スイッチ４３５は閉状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、Ｐ相レベルを配列した１フレーム目のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。

図１２は、本技術の第１の実施の形態における１フレーム目に対してＣＤＳ処理を行う際の演算回路の状態の一例を示す図である。

画素ＡＤ変換部２５４は、１フレーム目のＤ相レベルを生成する。セレクタ４３１には、１フレーム目の対応する列内の複数のＤ相レベルが順に入力される。セレクタ４３１は、これらのＤ相レベルを選択してバッファ４２１に出力する。

また、バッファ４３２は、ＣＤＳフレームメモリ４４０から、対応する列内の複数のＰ相レベルを順に読み出し、セレクタ４３３に出力する。セレクタ４３３は、これらのＰ相レベルを選択して減算器４３４に出力する。

減算器４３４は、バッファ４２１により出力されたＤ相レベルから、セレクタ４３３により選択されたＰ相レベルを減算し、差分データとしてスイッチ４３５に出力する。また、スイッチ４２４は開状態に制御され、スイッチ４３５は閉状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、１フレーム目に対してＣＤＳ処理を行い、差分データを配列したＣＤＳフレームをＣＤＳフレームメモリ４４０に保持させる。また、このＣＤＳフレームは、画像処理回路２６０にも供給される。

図１３は、本技術の第１の実施の形態におけるフレームを保持させる際の演算回路の状態の一例を示す図である。

画素ＡＤ変換部２５４は、２フレーム目のＰ相レベルを生成する。セレクタ４３１には、２フレーム目の対応する列内の複数のＰ相レベルが順に入力される。セレクタ４３１は、これらのＰ相レベルを選択してバッファ４２１に出力する。バッファ４２１は、これらのＰ相レベルを遅延させる。

バッファ４３２は、ＣＤＳフレームメモリ４４０から、対応する列内の複数の差分データを順に読み出し、加算器４２３に出力する。セレクタ４２２は、「０」のデジタル信号を選択して加算器４２３に出力する。加算器４２３は、差分データに「０」を加算してスイッチ４２４に出力する。また、スイッチ４２４は閉状態に制御され、スイッチ４３５は開状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、差分データを配列した現在のＣＤＳフレームをＴＤＩフレームメモリ４５０に保持させる。

図１４は、本技術の第１の実施の形態における２フレーム目のＰ相レベルを保持する際の演算回路４１０の状態の一例を示す図である。

バッファ４２１は、Ｐ相レベルを減算器４３４に出力する。セレクタ４３３は、「０」のデジタル信号を減算器４３４に出力する。減算器４３４は、Ｐ相レベルから「０」を減算してスイッチ４３５に出力する。また、スイッチ４２４は開状態に制御され、スイッチ４３５は閉状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、Ｐ相レベルを配列した２フレーム目のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。

図１５は、本技術の第１の実施の形態における２フレーム目に対してＣＤＳ処理を行う際の演算回路の状態の一例を示す図である。

画素ＡＤ変換部２５４は、２フレーム目のＤ相レベルを生成する。セレクタ４３１には、２フレーム目の対応する列内の複数のＤ相レベルが順に入力される。セレクタ４３１は、これらのＤ相レベルを選択してバッファ４２１に出力する。

また、バッファ４３２は、ＣＤＳフレームメモリ４４０から、対応する列内の複数のＰ相レベルを順に読み出し、セレクタ４３３に出力する。セレクタ４３３は、これらのＰ相レベルを選択して減算器４３４に出力する。

減算器４３４は、Ｄ相レベルからＰ相レベルを減算し、差分データとしてスイッチ４３５に出力する。また、スイッチ４２４は開状態に制御され、スイッチ４３５は閉状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、２フレーム目に対してＣＤＳ処理を行い、差分データを配列したＣＤＳフレームをＣＤＳフレームメモリ４４０に保持させる。また、このＣＤＳフレームは、画像処理回路２６０にも供給される。

図１６は、本技術の第１の実施の形態における２フレーム目に対してＴＤＩ処理を行う際の演算回路の状態の一例を示す図である。

セレクタ４３１は、対応する列内の差分データを順にＴＤＩフレームメモリ４５０から読み出し、それらを選択してバッファ４２１に出力する。また、バッファ４３２は、ＣＤＳフレームメモリ４４０から、対応する列内の差分データを読み出し、加算器４２３に出力する。ＴＤＩフレームメモリ４５０から読み出された差分データの行アドレスを所定アドレスとすると、ＣＤＳフレームメモリ４４０から読み出された差分データの行アドレスは、その所定アドレスから一定距離離れたアドレスである。例えば、ＣＤＳフレームメモリ４４０から読み出された差分データの行アドレスは、所定アドレスに隣接するアドレスである。

セレクタ４２２は、バッファ４２１からの差分データを選択して加算器４２３に出力する。加算器４２３は、１フレーム目の差分データと、２フレーム目の差分データとを加算してスイッチ４２４に出力する。また、スイッチ４２４は閉状態に制御され、スイッチ４３５は開状態に制御される。

上述の制御により、Ｍ個の演算回路４１０は、現在の２フレーム目の所定アドレスのラインと、過去の１フレーム目の隣接するアドレスのラインとを加算する。３フレーム目以降のフレームに対しては、２フレーム目に対する処理が繰り返し実行される。

図１７は、本技術の第１の実施の形態におけるＴＤＩ処理の一例を示す図である。例えば、ＣＤＳフレームメモリ４４０およびＴＤＩフレームメモリ４５０が初期化され、最初にフレームＦ１が撮像され、続いてフレームＦ２、Ｆ３、Ｆ４およびＦ５が順に撮像されたものとする。同図における矢印は、被写体の移動方向を示す。同図に例示するように、この被写体は、垂直方向に沿って、行アドレスが大きくなる方向に１ラインずつ移動するものとする。

信号処理回路４００は、まず、フレームＦ１に対してＣＤＳ処理を行い、処理後のフレームＦ１をＣＤＳフレームメモリ４４０に保持し、そのフレームＦ１をＴＤＩフレームメモリ４５０に保持する。

そして、信号処理回路４００は、フレームＦ２に対してＣＤＳ処理を行い、現在のフレームＦ２内のラインＬ２と、過去のフレームＦ１内のラインＬ２に隣接するラインＬ１とを加算する。

次に、信号処理回路４００は、フレームＦ３に対してＣＤＳ処理を行い、現在のフレームＦ３内のラインＬ３と、過去のフレームＦ２内のラインＬ３に隣接するラインＬ２とを加算する。

続いて、信号処理回路４００は、フレームＦ４に対してＣＤＳ処理を行い、現在のフレームＦ４内のラインＬ４と、過去のフレームＦ３内のラインＬ４に隣接するラインＬ３とを加算する。

上述の演算により、フレームＦ１内のラインＬ１と、フレームＦ２内のラインＬ２と、フレームＦ３内のラインＬ３と、フレームＦ４内のラインＬ４とが積算される。前述したように、被写体は１ラインずつ移動するため、積算対象の各ラインのパターンは、同一である。信号処理回路４００は、積算したラインをＴＤＩフレームの最後のラインとして出力する。このように、時間をずらして露光量を積分する処理は、ＴＤＩ処理と呼ばれる。

ＴＤＩフレームの最後から２番目のラインは、フレームＦ２内のラインＬ１と、フレームＦ３内のラインＬ２と、フレームＦ４内のラインＬ３と、フレームＦ５内のラインＬ４との積算により生成される。他のラインについても同様に、フレームＦ３以降の４ラインの積算により生成される。

被写体の移動速度が速い場合には、ブレを防止するために、露光時間を短くする必要がある。露光時間を短くすると、画像が暗くなるおそれがあるが、ＴＤＩ処理を行うことにより、同じパターンの複数のラインを積算して明るさを向上させることができる。また、積算するライン数が多いほど、平滑化効果によりノイズが低減する。これらの明るさの向上とノイズ低減とにより、ＴＤＩ処理を行わない場合と比較して、フレーム（すなわち、画像データ）の画質を向上させることができる。

なお、信号処理回路４００は、４つのラインを積算しているが、積算するライン数は、２以上であれば、４つに限定されない。また、信号処理回路４００は、最初の４フレームについて先頭のラインから４ラインを積分しているが、この構成に限定されない。例えば、被写体の移動方向が逆の場合、信号処理回路４００は、最初の４フレームについて最後のラインから４ラインを積分すればよい。

［固体撮像素子の動作例］
図１８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。画素ＡＤ変換部２５４は、タイミングＴ１乃至Ｔ２の期間にフレームＦ１を生成し、タイミングＴ２乃至Ｔ３の期間にフレームＦ２を生成する。また、画素ＡＤ変換部２５４は、タイミングＴ３乃至Ｔ４の期間にフレームＦ３を生成し、タイミングＴ４以降にフレームＦ４を生成する。

また、タイミングＴ１乃至Ｔ２の期間内において、それぞれのＡＤＣ３１０は、１フレーム目のＰ相レベルおよびＤ相レベルを順に生成する。一方、それぞれの演算回路４１０は、Ｄ相の生成時にＣＤＳ処理を行う。

また、それぞれのＡＤＣ３１０は、タイミングＴ２乃至Ｔ３の期間内に、２フレーム目のＰ相レベルおよびＤ相レベルを順に生成する。一方、それぞれの演算回路４１０は、Ｐ相の生成時にＴＤＩ処理を行い、Ｄ相の生成時にＣＤＳ処理を行う。

３フレーム目以降においても同様にＰ相レベルおよびＤ相レベルが生成され、ＴＤＩ処理およびＣＤＳ処理が実行される。

図１９は、本技術の第１の実施の形態における信号処理回路４００の演算を説明するための図である。

複数の画素回路２２０のそれぞれは、光電変換によりアナログの画素信号を生成して画素ＡＤ変換部２５４に供給する。画素ＡＤ変換部２５４には、複数のＡＤＣ３１０が二次元格子状に配列される。それらのＡＤＣ３１０は、アナログの画素信号をデジタル信号に変換し、リピータ部３６０を介して演算回路４１０に転送する。デジタル信号は、リセットレベルと、露光量に応じた信号レベルとを含む。ＡＤＣ３１０のそれぞれは、リセットレベルの次に信号レベルを出力する。なお、画素ＡＤ変換部２５４は、特許請求の範囲に記載のアナログデジタル変換部の一例である。

ＣＤＳ回路４３０は、Ｐ相レベルを配列した最初のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。Ｄ相レベルが入力されるとＣＤＳ回路４３０は、ＣＤＳフレームメモリ４４０からＰ相フレームを読み出し、Ｐ相レベルおよびＤ相レベルの差分を求めるＣＤＳ処理を行う。そして、ＣＤＳ回路４３０は、ＣＤＳ処理後の最初のＣＤＳフレームによりＣＤＳフレームメモリ４４０を更新し、そのＣＤＳフレームをてＴＤＩフレームメモリ４５０に保持させる。

そして、ＣＤＳ回路４３０は、２フレーム目のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。Ｄ相レベルが入力されるとＣＤＳ回路４３０は、ＣＤＳフレームメモリ４４０からＰ相フレームを読み出し、Ｐ相レベルおよびＤ相レベルの差分を求める２回目のＣＤＳ処理を行う。そして、ＣＤＳ回路４３０は、ＣＤＳ処理後の２フレーム目のＣＤＳフレームによりＣＤＳフレームメモリ４４０を更新する。

続いて、ＴＤＩ回路４２０は、Ｋ−１番目のＣＤＳフレーム内の所定アドレスのラインをＴＤＩフレームメモリ４５０から読み出し、Ｋ番目のフレーム内の所定アドレスから一定距離離れた（例えば、隣接する）アドレスのラインをＣＤＳフレームメモリ４４０から読み出す。そして、ＴＤＩ回路４２０は、それらのラインを加算し、加算したラインによりＴＤＩフレームメモリ４５０を更新する。

３フレーム目以降は、上述の２フレーム目と同様の処理が繰り返し実行される。ただし、３フレーム以降は、積算対象のライン数が１ラインずつ増大する。積算回数は、一定回数（４回など）になるまで増大する。これらの処理により、積算データを配列したＴＤＩフレームが生成される。

ここで、比較例として、時間をずらして電荷を転送するＣＣＤ（Charge Coupled Device）と、それらの電荷量を浮遊拡散層に蓄積して積分信号を生成する回路とを設けた固体撮像素子を考える。この比較例では、電荷の転送元の画素数が多いほど、転送先の浮遊拡散層の容量を大きくする必要がある。この容量の増大により画素の感度が低下し、その感度の低下に起因して画像データの画質が低下してしまう。このように、比較例では、画質が低下するという問題がある。

これに対して、画素回路２２０の外部でＣＤＳ処理後にＴＤＩ処理を行う構成では、加算数に応じて画素回路２２０内の浮遊拡散層の容量を増大させる必要が無くなり、比較例よりも浮遊拡散層の容量を小さくするができる。これにより、画素の感度を比較例よりも高くし、画像データの画質を向上させることができる。

次に、固体撮像素子２００内の回路の制御方法について説明する。

［固体撮像素子の動作例］
図２０は、本技術の第１の実施の形態におけるＰ相レベルを保持する際の固体撮像素子２００の状態の一例を示す図である。同図において、セレクタ４０５は、記載の便宜上、省略されている。

画素ＡＤ変換部２５４により、ライン内のＰ相レベルが出力されるたびに、複数の演算回路４１０は、それらのＰ相レベルをＣＤＳフレームメモリ４４０に保持させる。これにより、複数のＰ相レベルを配列したＰ相フレームがＣＤＳフレームメモリ４４０に保持される。

図２１は、本技術の第１の実施の形態におけるＣＤＳ処理を行う際の固体撮像素子２００の状態の一例を示す図である。同図においてセレクタ４０５は省略されている。

画素ＡＤ変換部２５４によりライン内のＤ相レベルが出力されるたびに、複数の演算回路４１０は、それらのＤ相レベルとＣＤＳフレームメモリ４４０内の対応するＰ相レベルとの差分を求める。そして、それらの演算回路４１０は、差分データを配列したＣＤＳフレームによりＣＤＳフレームメモリ４４０を更新する。

図２２は、本技術の第１の実施の形態におけるＣＤＳ処理後に画像処理を行う際の固体撮像素子２００の状態の一例を示す図である。同図においてセレクタ４０５は省略されている。画像処理回路２６０は、ＣＤＳ処理後のフレームに対して所定の画像処理を行う。

図２３は、本技術の第１の実施の形態におけるＴＤＩ処理を行う際の固体撮像素子の状態の一例を示す図である。同図においてセレクタ４０５は省略されている。

複数の演算回路４１０は、ＣＤＳフレームメモリ４４０内の所定アドレスのラインと、ＴＤＩフレームメモリ４５０内の所定アドレスに隣接するラインとを加算する。そして、それらの演算回路４１０は、加算値を示す積算データによりＴＤＩフレームメモリ４５０を更新する。

図２４は、本技術の第１の実施の形態におけるＴＤＩ処理後に画像処理を行う際の固体撮像素子２００の状態の一例を示す図である。同図においてセレクタ４０５は省略されている。画像処理回路２６０は、ＴＤＳ処理後のフレームに対して黒レベル補正処理などの画像処理を行う。

図２５は、本技術の第１の実施の形態におけるフレームを出力する際の固体撮像素子の状態の一例を示す図である。同図においてセレクタ４０５は省略されている。出力回路２５７は、画像処理の結果を記憶部１２０などに出力する。

図２６は、本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートの一例である。この動作は、例えば、フレームの撮像を行うための所定のアプリケーションが実行されたときに開始される。

固体撮像素子２００内の画素駆動回路２５２は、全画素を駆動し、同時に露光を開始させる（ステップＳ９０１）。このように、全画素を同時に露光させる制御は、グローバルシャッター方式と呼ばれる。

露光終了の直前にＡＤＣ３１０は、Ｐ相レベルをＡＤ変換する（ステップＳ９０２）。そして、露光終了時にＡＤＣ３１０は、Ｄ相レベルをＡＤ変換し、演算回路４１０は、ＣＤＳ処理を行う（ステップＳ９０３）。

画像処理回路２６０は、ＣＤＳ処理後のフレームに対して所定の画像処理を行い（ステップＳ９０４）、演算回路４１０は、ＴＤＩ処理を行う（ステップＳ９０５）。画像処理回路２６０は、ＴＤＩ処理後のフレームに対して所定の画像処理を行い（ステップＳ９０６）、出力回路２５７は、処理結果を出力する（ステップＳ９０７）。ステップＳ９０７の後に固体撮像素子２００は、１フレームを撮像する処理を終了する。２フレーム以上を連続して撮像する際には、ステップＳ９０１乃至Ｓ９０７が垂直同期信号ＶＳＹＮＣに同期して繰り返し実行される。

このように、本技術の第１の実施の形態では、演算回路４１０は、ＣＤＳ処理後のＫ番目のフレーム内の所定のラインとＫ−１番目のフレーム内の隣接するラインとを加算するため、加算数に応じて画素回路２２０の浮遊拡散層の容量を増大する必要が無くなる。これにより、複数の画素の電荷量を浮遊拡散層に転送する場合と比較して、浮遊拡散層の容量を小さくし、画素の感度を高くすることができる。この感度の向上により、画像データの画質を向上させることができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、ＴＤＩ回路４２０およびＣＤＳ回路４３０の両方を画素ＡＤ変換部２５４とＣＤＳフレームメモリ４４０との間に配置していた。しかし、これらの回路の一方（ＴＤＩ回路４２０など）を、画素ＡＤ変換部２５４とＣＤＳフレームメモリ４４０との間以外に配置することもできる。この第２の実施の形態の固体撮像素子２００は、ＴＤＩ回路４２０の配置を変更した点において第１の実施の形態と異なる。

図２７は、本技術の第２の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この第２の実施の形態の回路チップ２０２には、複数の演算回路４１０の代わりに、カラムＣＤＳ処理部４６０およびカラムＴＤＩ演算部４７０が配置される。

カラムＣＤＳ処理部４６０は、画素ＡＤ変換部２５４とＣＤＳフレームメモリ４４０との間に配置され、カラムＴＤＩ演算部４７０は、ＣＤＳフレームメモリ４４０とＴＤＩフレームメモリ４５０との間に配置される。なお、同図において、セレクタ４０５は、記載の便宜上、省略されている。

図２８は、本技術の第２の実施の形態におけるカラムＣＤＳ処理部４６０およびカラムＴＤＩ演算部４７０の一構成例を示すブロック図である。同図に例示するようにカラムＣＤＳ処理部４６０には、複数のＣＤＳ回路４３０が配列される。ＣＤＳ回路４３０は、例えば、ＡＤＣ３１０の列ごとに配置される。

また、カラムＴＤＩ演算部４７０には、複数のＴＤＩ回路４２０が配列される。ＴＤＩ回路４２０は、例えば、ＡＤＣ３１０の列ごとに配置される。

同図に例示したように、ＣＤＳ回路４３０およびＴＤＩ回路４２０を異なる位置に配置したため、回路チップ２０２のレイアウト設計の自由度を向上させることができる。

図２９は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。画素ＡＤ変換部２５４は、タイミングＴ１乃至Ｔ２の期間にフレームＦ１乃至Ｆ４を順に生成する。

また、タイミングＴ１乃至Ｔ２の期間内において、それぞれのＡＤＣ３１０は、Ｐ相レベルおよびＤ相レベルを順に生成する。一方、カラムＣＤＳ処理部４６０は、Ｄ相の生成時にＣＤＳ処理を行う。

また、それぞれのＡＤＣ３１０は、タイミングＴ２乃至Ｔ３の期間内に２フレーム目のＰ相レベルおよびＤ相レベルを順に生成する。一方、カラムＴＤＩ演算部４７０は、Ｐ相の生成時にＴＤＩ処理を行う。カラムＣＤＳ処理部４６０は、Ｄ相の生成時にＣＤＳ処理を行う。

３フレーム目以降においても同様にＰ相レベルおよびＤ相レベルが生成され、ＴＤＩ処理およびＣＤＳ処理が実行される。

このように、本技術の第２の実施の形態では、ＴＤＩ回路４２０とＣＤＳ回路４３０とを異なる位置に配置したため、レイアウトの設計自由度を向上させることができる。

＜３．第３の実施の形態＞
上述の第２の実施の形態では、セレクタ４０５とセレクタ４３１との間にバッファが挿入されていないが、奇数列と偶数列とでは、デジタル信号の出力タイミングが異なるため、バッファを挿入してタイミングを調整することが望ましい。この第３の実施の形態の固体撮像素子２００は、ＣＤＳ回路４３０にバッファを追加した点において第２の実施の形態と異なる。

図３０は、本技術の第３の実施の形態におけるＣＤＳ回路４３０およびＴＤＩ回路４２０の一構成例を示す回路図である。この第３の実施の形態のＣＤＳ回路４３０は、バッファ４８１をさらに備える点において第２の実施の形態と異なる。

バッファ４８１は、セレクタ４０５とセレクタ４３１との間に配置される。なお、バッファ４８１は、特許請求の範囲に記載の第３のバッファの一例である。

図３１は、本技術の第３の実施の形態における信号処理回路４００の一構成例を示すブロック図である。同図に例示するように、ＣＤＳ回路４３０には、バッファ４８１および４３２と、処理回路４８０とが配置される。この処理回路４８０には、図３０のセレクタ４３１および４３３と、減算器４３４と、スイッチ４３５とが配置される。

セレクタ４０５は、偶数列のデジタル信号と、奇数列のデジタル信号とを異なるタイミングで出力する。セレクタ４０５の後段に追加したバッファ４８１により、奇数列と偶数列とでＣＤＳ処理の開始タイミングを調整することができる。

このように、本技術の第３の実施の形態では、セレクタ４０５とセレクタ４３１との間にバッファ４８１を挿入したため、奇数列と偶数列とでＣＤＳ処理の開始タイミングを調整することができる。

＜４．第４の実施の形態＞
上述の第３の実施の形態では、処理回路４８０を列ごとに配置していたが、列数が増大するほど、信号処理回路４００の回路規模が増大する。この第４の実施の形態の固体撮像素子２００は、隣接する２列で処理回路４８０を共有した点において第３の実施の形態と異なる。

図３２は、本技術の第４の実施の形態におけるＣＤＳ回路４３０およびＴＤＩ回路４２０の一構成例を示す回路図である。この第４の実施の形態のＣＤＳ回路４３０は、バッファ４８２およびセレクタ４８３をさらに備える点において第３の実施の形態と異なる。

バッファ４８２は、偶数列のデジタル信号をＣＤＳフレームメモリ４４０から読み出して遅延させるものである。また、第４の実施の形態のバッファ４３２は、奇数列のデジタル信号をＣＤＳフレームメモリ４４０から読み出して遅延させる。

セレクタ４８３は、制御回路２５６の制御に従って、バッファ４８２および４３２のそれぞれの出力のいずれかを選択し、ＴＤＩ回路４２０およびセレクタ４３３に出力するものである。

図３３は、本技術の第４の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この第４の実施の形態の信号処理回路４００には、隣接する２列ごとにＣＤＳ回路４３０およびＴＤＩ回路４２０が配置される。なお、同図においてセレクタ４０５およびＴＤＩ回路４２０は省略されている。

ＣＤＳ回路４３０には、バッファ４３２、４８１および４８２と、セレクタ４８３と、処理回路４８０とが配置される。同図に例示するように第４の実施の形態においては、処理回路４８０が２列により共有される。このため、列ごとに処理回路４８０を設ける第３の実施の形態と比較して、信号処理回路４００の回路規模を削減することができる。

このように、本技術の第４の実施の形態では、処理回路４８０を隣接する２列の列によって共有することにより、列ごとに処理回路４８０を配置する場合と比較して、信号処理回路４００の回路規模を削減することができる。

＜５．第５の実施の形態＞
上述の第３の実施の形態では、処理回路４８０を列ごとに配置していたが、列数が増大するほど、信号処理回路４００の回路規模が増大する。この第５の実施の形態の固体撮像素子２００は、４列で処理回路４８０を共有した点において第３の実施の形態と異なる。

図３４は、本技術の第５の実施の形態におけるＣＤＳ回路４３０の一構成例を示す回路図である。この第５の実施の形態のＣＤＳ回路４３０は、バッファ４９１乃至４９４と、セレクタ４９５と、バッファ４９６乃至４９９と、セレクタ５００と、セレクタ４３３と、減算器４３４と、スイッチ４３５とを備える。

バッファ４９１乃至４９４は、セレクタ４０５および４０６からの隣接する４列のそれぞれのデジタル信号を遅延させるものである。例えば、セレクタ４０５は、４ｍ（ｍは整数）列および４ｍ＋１列のいずれかのデジタル信号を出力し、セレクタ４０６は、４ｍ＋２列および４ｍ＋３列のいずれかのデジタル信号を出力する。バッファ４９１は、４ｍ列のデジタル信号を遅延させ、バッファ４９２は、４ｍ＋１列のデジタル信号を遅延させる。バッファ４９３は、４ｍ＋２列のデジタル信号を遅延させ、バッファ４９４は、４ｍ＋３列のデジタル信号を遅延させる。

セレクタ４９５は、制御回路２５６に従って、バッファ４９１乃至４９４とＴＤＩフレームメモリ４５０とのそれぞれの出力のいずれかを選択し、ＴＤＩ回路４２０に出力するものである。

バッファ４９６乃至４９９は、ＣＤＳフレームメモリ４４０内の隣接する４列のそれぞれのデジタル信号を遅延させるものである。バッファ４９６は、４ｍ列のデジタル信号を遅延させ、バッファ４９７は、４ｍ＋１列のデジタル信号を遅延させる。バッファ４９８は、４ｍ＋２列のデジタル信号を遅延させ、バッファ４９９は、４ｍ＋３列のデジタル信号を遅延させる。

セレクタ５００は、制御回路２５６に従って、バッファ４９６乃至４９９それぞれの出力のいずれかを選択し、ＴＤＩ回路４２０およびセレクタ４３３に出力するものである。

図３５は、本技術の第５の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この第５の実施の形態の信号処理回路４００には、４列ごとにＣＤＳ回路４３０およびＴＤＩ回路４２０が配置される。なお、同図においてＴＤＩ回路４２０は省略されている。

ＣＤＳ回路４３０には、バッファ４９１乃至４９４と、バッファ４９６乃至４９９と、処理回路４９０とが配置される。処理回路４９０には、図３４のセレクタ４９５と、セレクタ５００および４３３と、減算器４３４と、スイッチ４３５とが配置される。同図に例示するように第５の実施の形態においては、処理回路４９０が４列により共有される。このため、列ごとに処理回路４８０を設ける第３の実施の形態と比較して、信号処理回路４００の回路規模を削減することができる。

このように、本技術の第５の実施の形態では、処理回路４９０を４列によって共有することにより、列ごとに処理回路４８０を配置する場合と比較して、信号処理回路４００の回路規模を削減することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、
前記Ｋ（Ｋは、整数）番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩ（Time Delay Integration）フレームメモリと、
前記Ｋ番目フレーム内の所定アドレスの前記ラインと前記Ｋ−１番目フレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う時間遅延積分回路と
を具備する固体撮像素子。
（２）所定のリセットレベルを配列したフレームをリセットフレームとして保持するＣＤＳ（Correlated Double Sampling）フレームメモリをさらに具備し、
前記複数のデジタル信号のそれぞれは、前記リセットレベルと露光量に応じた信号レベルとを含み、
前記相関二重サンプリング回路は、前記保持されたリセットレベルと前記信号レベルとの差分を求める相関二重サンプリング処理により前記フレームを生成する
請求項１記載の固体撮像素子。
（３）各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器を二次元格子状に配列したアナログデジタル変換部をさらに具備する
前記（２）記載の固体撮像素子。
（４）前記相関二重サンプリング回路は、前記アナログデジタル変換部と前記ＣＤＳフレームメモリとの間に配置され、
前記時間遅延積分回路は、前記ＣＤＳフレームと前記ＴＤＩフレームメモリとの間に配置される
前記（３）記載の固体撮像素子。
（５）前記相関二重サンプリング回路は、前記アナログデジタル変換部内の列ごとに設けられ、
前記相関二重サンプリング回路のそれぞれは、対応する列からの前記デジタル信号に対して前記相関二重サンプリング処理を行う
前記（４）記載の固体撮像素子。
（６）前記相関二重サンプリング回路は、前記アナログデジタル変換部内の複数の列に共有される
前記（４）記載の固体撮像素子。
（７）アナログ信号を生成して前記アナログデジタル変換部に供給する複数の画素回路をさらに具備し、
前記複数の画素回路は、所定の受光チップに配置され、
前記ＴＤＩフレームメモリ、前記相関二重サンプリング回路および前記時間遅延積分回路は、前記受光チップに積層された所定の回路チップに配置される
前記（４）から（６）のいずれかに記載の固体撮像素子。
（８）前記相関二重サンプリング回路は、
前記アナログデジタル変換部により生成されたデジタル信号と前記ＴＤＩフレームメモリから出力されたデジタル信号とのいずれかを選択するセレクタと、
前記リセットレベルと前記信号レベルとの差分を求める減算器と、
前記ＴＤＩフレームメモリと前記減算器との間に挿入された第１のバッファと
を備え、
前記時間遅延積分回路は、
前記所定アドレスの前記ラインと前記所定アドレスから一定距離離れたアドレスのラインとを加算する加算器と、
前記セレクタと前記加算器との間に挿入された第２のバッファと
を備える前記（４）から（７）のいずれかに記載の固体撮像素子。
（９）前記セレクタと前記アナログデジタル変換部との間に挿入された第３のバッファをさらに備える前記（８）記載の固体撮像素子。
（１０）複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、
Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩフレームメモリと、
前記Ｋ番目のフレーム内の所定アドレスの前記ラインと前記Ｋ−１番目のフレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算して積分データとして出力する演算回路と、
前記積分データを処理する画像処理回路と
を具備する撮像装置。
（１１）複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング手順と、
ＴＤＩフレームメモリが、Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持する保持手順と、
前記Ｋ番目のフレーム内の所定アドレスの前記ラインと前記Ｋ−１番目のフレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う時間遅延積分手順と
を具備する固体撮像素子の制御方法。

１００ 撮像装置
１１０ 光学部
１２０ 記憶部
１３０ 制御部
１４０ 通信部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 画素アレイ部
２１１ 画素ブロック
２１２ 周辺回路
２２０ 画素回路
２２１ リセットトランジスタ
２２２ 浮遊拡散層
２２３ 転送トランジスタ
２２４ フォトダイオード
２２５ 排出トランジスタ
２５１ ＤＡＣ
２５２ 画素駆動回路
２５３ 時刻コード生成部
２５４ 画素ＡＤ変換部
２５５ 垂直走査回路
２５６ 制御回路
２５７ 出力回路
２６０ 画像処理回路
３００ クラスタ
３１０ ＡＤＣ
３２０ 差動入力回路
３２１、３２４、３２６、３３１、３３２、３３４、３３５ ｐＭＯＳトランジスタ
３２２、３２３、３２５、３２７、３３３、３３６、３３７ ｎＭＯＳトランジスタ
３３０ 正帰還回路
３４０ ラッチ制御回路
３５０ ラッチ回路
３６０ リピータ部
４００ 信号処理回路
４０５、４０６、４２２、４３１、４３３、４８３、４９５、５００ セレクタ
４１０ 演算回路
４２０ ＴＤＩ回路
４２１、４３２、４８１、４８２、４９１〜４９４、４９６〜４９９ バッファ
４２３ 加算器
４２４、４３５ スイッチ
４３０ ＣＤＳ回路
４３４ 減算器
４４０ ＣＤＳフレームメモリ
４５０ ＴＤＩフレームメモリ
４６０ カラムＣＤＳ処理部
４７０ カラムＴＤＩ演算部
４８０、４９０ 処理回路

Claims (11)

1. 複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、
   Ｋ（Ｋは、整数）番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩ（Time Delay Integration）フレームメモリと、
   前記Ｋ番目のフレーム内の所定アドレスの前記ラインと前記Ｋ−１番目のフレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う時間遅延積分回路と
   を具備する固体撮像素子。
2. 所定のリセットレベルを配列したフレームをリセットフレームとして保持するＣＤＳ（Correlated Double Sampling）フレームメモリをさらに具備し、
   前記複数のデジタル信号のそれぞれは、前記リセットレベルと露光量に応じた信号レベルとを含み、
   前記相関二重サンプリング回路は、前記保持されたリセットレベルと前記信号レベルとの差分を求める相関二重サンプリング処理により前記フレームを生成する
   請求項１記載の固体撮像素子。
3. 各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器を二次元格子状に配列したアナログデジタル変換部をさらに具備する
   請求項２記載の固体撮像素子。
4. 前記相関二重サンプリング回路は、前記アナログデジタル変換部と前記ＣＤＳフレームメモリとの間に配置され、
   前記時間遅延積分回路は、前記ＣＤＳフレームメモリと前記ＴＤＩフレームメモリとの間に配置される
   請求項３記載の固体撮像素子。
5. 前記相関二重サンプリング回路は、前記アナログデジタル変換部内の列ごとに設けられ、
   前記相関二重サンプリング回路のそれぞれは、対応する列からの前記デジタル信号に対して前記相関二重サンプリング処理を行う
   請求項４記載の固体撮像素子。
6. 前記相関二重サンプリング回路は、前記アナログデジタル変換部内の複数の列に共有される
   請求項４記載の固体撮像素子。
7. アナログ信号を生成して前記アナログデジタル変換部に供給する複数の画素回路をさらに具備し、
   前記複数の画素回路は、所定の受光チップに配置され、
   前記ＴＤＩフレームメモリ、前記相関二重サンプリング回路および前記時間遅延積分回路は、前記受光チップに積層された所定の回路チップに配置される
   請求項４記載の固体撮像素子。
8. 前記相関二重サンプリング回路は、
   前記アナログデジタル変換部により生成されたデジタル信号と前記ＴＤＩフレームメモリから出力されたデジタル信号とのいずれかを選択するセレクタと、
   前記リセットレベルと前記信号レベルとの差分を求める減算器と、
   前記ＴＤＩフレームメモリと前記減算器との間に挿入された第１のバッファと
   を備え、
   前記時間遅延積分回路は、
   前記所定アドレスの前記ラインと前記所定アドレスから一定距離離れたアドレスのラインとを加算する加算器と、
   前記セレクタと前記加算器との間に挿入された第２のバッファと
   を備える請求項４記載の固体撮像素子。
9. 前記セレクタと前記アナログデジタル変換部との間に挿入された第３のバッファをさらに備える請求項８記載の固体撮像素子。
10. 複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、
    Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持するＴＤＩフレームメモリと、
    Ｋ番目のフレーム内の所定アドレスの前記ラインと前記Ｋ−１番目のフレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算して積分データとして出力する演算回路と、
    前記積分データを処理する画像処理回路と
    を具備する撮像装置。
11. 複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング手順と、
    ＴＤＩフレームメモリが、Ｋ番目のフレームより前に生成されたＫ−１番目のフレームを保持する保持手順と、
    前記Ｋ番目のフレーム内の所定アドレスの前記ラインと前記Ｋ−１番目のフレーム内の前記所定アドレスから一定距離離れたアドレスのラインとを加算する時間遅延積分処理を行う時間遅延積分手順と
    を具備する固体撮像素子の制御方法。

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