JP2020523967A - マルチレベルマルチ象限ヒステリシス電流コントローラおよびその制御のための方法 - Google Patents

Abstract

ある正の整数個の出力電圧レベルと直列に接続される、複数の電力セルを有し、負荷内のＡＣ／ＤＣ電流の任意の形状を制御し、電力セルのエネルギー貯蔵要素からその負荷まで電力を伝達し、エネルギーを貯蔵要素に戻すように回復させるための、カスケードマルチレベルコンバータのためのマルチレベルヒステリシス電流制御のための、システムおよび方法。選択される貯蔵要素の中にエネルギーを注入する、またはそれからエネルギーを抽出するかどうかを決定するための電力セルのエネルギー貯蔵要素上の電圧平衡のための、およびカスケードマルチレベルコンバータの各電力セル内の切替要素のゼロ切替状態回転技法のための、システムおよび方法。

Description

本開示は、電力電子回路に関し、より具体的には、マルチレベルマルチ象限ヒステリシス電流コントローラおよびその制御のための方法に関する。

電気工学、電力工学、および電力産業では、電力変換は、電気エネルギーをある形態から別のものに変換するステップ（例えば、ＡＣとＤＣとの間で変換するステップ、電圧または周波数を調節するステップ、またはこれらのある組み合わせ）である。電力コンバータは、電気エネルギーを変換するための電気または電気機械デバイスである。電力コンバータは、ＡＣ（すなわち、交流）電力の電圧を変化させるための変圧器と同程度に単純であり得るが、また、はるかにより複雑なシステムを使用して実装され得る。用語「電力コンバータ」はまた、交流の１つの周波数を別の周波数に変換するために使用される、電気機械のクラスを指し得る。電力変換システムは、多くの場合、冗長性および電圧調整を組み込む。

電力コンバータは、その動作限界（すなわち、許容可能な動作電圧および最大電流）がそれらを製造するために使用される半導体材料の物理的特性によって課される、それらの切替デバイスによって、それらの動作能力が制限される。ダイオードクランプトポロジ、フライングコンデンサトポロジ、およびカスケード（ハイブリッド型も含む）トポロジ等のマルチレベルトポロジが、コンバータの作用電圧を増加させる。レベルおよびスイッチの数が増加するにつれて、より複雑な制御および切替方法が、マルチレベルコンバータの出力部における所望される電圧および／または電流を得るために必要となる。

電流を制御する方法はまた、電力電子回路、特に、その目的が（例えば、ＡＣモータ駆動部内およびＤＣモータまたは強力磁石のための連続的なＤＣ電力供給部内に広く適用される、電流調整ＰＷＭインバータ内で）正弦波ＡＣ出力を生産することである連続的なＡＣ電力供給部内において、重要な役割を果たす。電流調整コンバータ内の制御システムの主要なタスクは、基準軌道に従って負荷の中に電力を押進させることである。

ヒステリシスは、外部影響に対する物理的システムの応答が、その影響の現在の大きさだけではなく、システムの以前の履歴にも依存する現象である。数学的に表現されると、外部影響に対する応答は、二価の関数であり、１つの値が、影響が増大しているときに適用される一方、他方の値が、影響が減少しているときに適用される。

電流調整器の３つの主要なクラス、すなわち、ヒステリシス調整器、線形ＰＩ調整器、および予測デッドビート調整器が、存在する。これらのクラスの中で、ヒステリシス帯域電流制御が、最も単純な方法として存在する。迅速な応答電流ループ以外に、ヒステリシス帯域電流制御方法は、負荷パラメータのいかなる知識も要求しない。しかしながら、マルチレベルコンバータのためのヒステリシス電流制御技法は、増加された数のレベルに伴い、ますます複雑になる。

前述の限界に照らして、マルチレベル４象限および２象限ヒステリシス電流制御の単純かつ効果的な方法を提供することが、望ましい。

本開示の実施形態は、１つ以上の出力電圧レベルを伴う、幅広く使用される単相または多相カスケードマルチレベルコンバータのための、単純かつ効果的なマルチレベル４および２象限ヒステリシス電流制御方法を促進する、システムおよび方法を対象とする。単相または多相カスケードマルチレベルコンバータは、ある正の整数個の出力電圧レベルと各相において直列に接続される、複数の電力セルを備える。本明細書に提示されるマルチレベル４および２象限ヒステリシス電流制御のシステムおよび方法は、負荷内のＡＣ／ＤＣ電流の任意の形状を効果的かつ精密に制御し、電力セルのエネルギー貯蔵要素からその負荷まで電力を伝達し、リアクティブ負荷または回生負荷の場合では、エネルギーを貯蔵要素に戻すように回復させる。実施形態はまた、最大および最小電圧を伴う（全ての電力セルのエネルギー貯蔵要素の電圧に基づいた）貯蔵要素の選択を含み、リアクティブ負荷または回生負荷から選択された貯蔵要素の中にエネルギーを注入するかどうか、または選択された貯蔵要素からリアクティブ負荷または回生負荷の中にエネルギーを抽出するかどうかに関する平衡決定を実施する、カスケードマルチレベルコンバータの電力セルのエネルギー貯蔵要素上の電圧を平衡させる方法を対象とする。加えて、実施形態は、カスケードマルチレベルコンバータの各電力セル内の全ての切替要素の整流の数を最小限にさせるための、ゼロ切替状態回転技法を含む。

本明細書に提示される実施形態は、有利には、電流調整コンバータが採用される種々の用途において使用され得る。そのような用途の実施例は、限定ではないが、トカマクのポロイダル型およびトロイダル型の界磁石を含む、プラズマ反応器のための電磁石、逆転磁場配位型（ＦＲＣ）反応器の平衡およびトリム磁石、線形加速器（ＬＩＮＡＣ）の加速磁石、複数の位相を伴うＰＭＳＭおよびスイッチトリラクタンスモータ（ＳＲＭ）を含む、任意のタイプおよび任意の電力定格の電気モータ、グリッド接続エネルギー貯蔵システム、リアクティブ電力補償、高電流高調波フィルタリング、および電圧安定化のためのＳＴＡＴＣＯＭ、およびグリッド接続光電池システムを含む、電力電子回路を含み得る。

例示的実施形態の他のシステム、方法、特徴、および利点はまた、以下の図および詳細な説明の考察に応じて、当業者に明白であるであろう、またはそのようになるであろう。「２象限」および「２−象限」は、本明細書では同義的に使用されることを理解されたい。「４象限」および「４−象限」も、本明細書では同義的に使用されることを理解されたい。

構造および動作を含む例示的実施形態の詳細が、同様の参照番号が同様の部品を指す付随の図の精査によって部分的に得られ得る。図内の構成要素は、必ずしも正確な縮尺率ではなく、代わりに、本開示の原理を図示することに強調が置かれている。そのうえ、全ての図面が、概念を伝達するために意図され、相対的サイズ、形状、および他の詳細な属性が、文字通りまたは精密にではなく、図式的に図示され得る。

図１Ａは、本開示の実施形態による、例示的マルチレベルマルチ象限システムの回路図を図示する。

図１Ｂは、本開示の実施形態による、例示的９レベル４象限システムの例示的セルを図示する。

図２Ａは、本開示の実施形態による、例示的マルチレベルマルチ象限システムの回路図を図示する。

図２Ｂは、本開示の実施形態による、例示的９レベル２象限システムの例示的セルを図示する。

図３は、本開示の実施形態による、例示的電圧レベル選択器を図示する。

図４Ａは、本開示の実施形態による、例示的経時的電流制御を図示する。図４Ｂは、本開示の実施形態による、例示的な基準および実際の経時的電流を図示する。図４Ｃは、本開示の実施形態による、例示的経時的コンバータ出力電圧を図示する。

図５は、本開示の実施形態による、ＤＣ電圧平衡およびゼロ状態回転を伴う、マルチレベルマルチ象限ヒステリシス電流コントローラの機能図を図示する。

図６は、本開示の実施形態による、例示的セル回転／平衡ブロックを図示する。

図７は、本開示の実施形態による、例示的ｄｉ／ｄｔ推定器を図示する。

図８Ａは、本開示の実施形態による、例示的−０ＶＤＣ回転ブロックの機能図を図示する。

図８Ｂは、本開示の実施形態による、例示的＋０ＶＤＣ回転ブロックの機能図を図示する。

図９Ａは、本開示の実施形態による、例示的＋１ＶＤＣ回転ブロックの機能図を図示する。

図９Ｂは、本開示の実施形態による、例示的−１ＶＤＣ回転ブロックの機能図を図示する。

図１０Ａは、本開示の実施形態による、例示的０ＶＤＣ回転発生器を図示する。

図１０Ｂは、本開示の実施形態による、例示的１ＶＤＣ回転発生器を図示する。

図１０Ｃは、本開示の実施形態による、例示的２ＶＤＣ回転発生器を図示する。

図１０Ｄは、本開示の実施形態による、例示的３ＶＤＣ回転発生器を図示する。

図１０Ｅは、本開示の実施形態による、例示的０ＶＤＣ回転発生器を図示する。

図１１Ａは、本開示の実施形態による、例示的経時的シミュレート電流制御を図示する。図１１Ｂは、本開示の実施形態による、例示的なシミュレートされた基準および実際の経時的電流を図示する。図１１Ｃは、本開示の実施形態による、例示的経時的シミュレートコンバータ出力電圧を図示する。

図１２は、本開示の実施形態による、セルの貯蔵要素上の例示的電圧を図示する。

図１３Ａは、本開示の実施形態による、４つの例示的セルの出力電圧を図示する。

図１３Ｂは、図１３Ａに描写される実施形態による、９レベルコンバータの結果として生じる出力電圧を図示する。

図１４Ａは、本開示の実施形態による、例示的セルの切替要素上の制御信号を図示する。

図１４Ｂは、図１４Ａに示される信号の拡大された時間窓を図示する。

図１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄは、本開示の実施形態による、単相の９レベル２象限コンバータを含むマルチレベルカスケードコンバータによって駆動される、電磁石に関する例示的シミュレート結果を図示し、図１５Ａは、例示的経時的シミュレート磁石電流を図示し、図１５Ｂは、例示的経時的シミュレートＰＳＵ出力電圧を図示し、図１５Ｃは、例示的経時的シミュレート制御誤差信号を図示し、図１５Ｄは、セルの例示的経時的シミュレートＤＣＬ電圧を図示する。

図１５Ｅ、１５Ｆ、１５Ｇ、および１５Ｈは、本開示の実施形態による、単相の９レベル２象限コンバータを含むマルチレベルカスケードコンバータによって駆動される、電磁石に関する例示的実験結果を図示し、図１５Ｅは、磁石電流に関する例示的経時的実験結果を図示し、図１５Ｆは、ＰＳＵ出力電圧に関する例示的経時的実験結果を図示し、図１５Ｇは、制御誤差信号に関する例示的経時的実験結果を図示し、図１５Ｈは、セルのＤＣＬ電圧に関する例示的経時的実験結果を図示する。

図１６Ａ、１６Ｂ、および１６Ｃは、本開示の実施形態による、単相の７レベル４象限コンバータを含むマルチレベルカスケードコンバータによって駆動される、電磁石に関する例示的シミュレート結果を図示し、図１６Ａは、例示的なミュレートされた実際および基準の経時的電流を図示し、図１６Ｂは、例示的経時的シミュレート制御誤差信号を図示し、図１６Ｃは、例示的経時的シミュレートＰＳＵ出力電圧を図示する。

図１６Ｄは、本開示の実施形態による、単相の７レベル４象限コンバータを含むマルチレベルカスケードコンバータを駆動する電磁石に関する、実際および基準磁石電流、制御誤差信号、およびＰＳＵ出力電圧に関する例示的経時的実験結果を図示する。

図１７は、本開示の実施形態による、３つの独立した９レベル２象限マルチレベルコンバータによって駆動される、スイッチトリラクタンスモータの回路図を図示する。

図１８Ａ、１８Ｂ、１８Ｃ、および１８Ｄは、本開示の実施形態による、３つの独立した９レベル２象限マルチレベルコンバータによって駆動される、スイッチトリラクタンスモータに関する例示的シミュレート結果を図示し、図１８Ａは、例示的経時的シミュレート相磁束鎖交を図示し、図１８Ｂは、例示的経時的シミュレート相電流を図示し、図１８Ｃは、例示的経時的シミュレートモータトルクを図示し、図１８Ｄは、例示的経時的シミュレートモータ速度を図示する。

図１９Ａ、１９Ｂ、１９Ｃ、および１９Ｄは、本開示の実施形態による、３つの独立した９レベル２象限マルチレベルコンバータによって駆動される、スイッチトリラクタンスモータに関する例示的シミュレート結果を図示し、図１９Ａは、例示的経時的シミュレート相磁束鎖交を図示し、図１９Ｂは、例示的経時的シミュレート相電流を図示し、図１９Ｃは、例示的経時的シミュレートモータトルクを図示し、図１９Ｄは、例示的経時的シミュレートモータ速度を図示する。

図２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、および２０Ｅは、本開示の実施形態による、３つの独立した９レベル２象限マルチレベルコンバータによって駆動される、スイッチトリラクタンスモータに関する例示的シミュレート結果を図示し、図２０Ａ、２０Ｂ、２０Ｃ、および２０Ｄは、個々のセルのための例示的経時的シミュレート出力電圧を図示し、図２０Ｅは、コンバータの例示的経時的シミュレート出力電圧を図示する。

類似する構造または機能の要素が、概して、図の全体を通して、例証的目的のために同様の参照番号によって表されていることを理解されたい。図が、好ましい実施形態の説明を促進するためのみに意図されることにも留意されたい。

以下の実施形態は、当業者が本開示の種々の実施形態を作製および使用することを可能にするように詳細に説明される。他の実施形態が、本開示に基づいて明白となるであろうこと、およびシステム、プロセス、または変更が、本実施形態の範囲から逸脱することなく成され得ることを理解されたい。

以下の説明では、多数の具体的な詳細が、本実施形態の完全な理解を提供するために与えられる。しかしながら、本実施形態が、これらの具体的な詳細がなくとも実践され得ることが、明白となるであろう。明確性を増大させるために、いくつかの周知の回路、システム構成、およびプロセスステップが、詳細に説明されない場合がある。

本開示の実施形態を示す図面は、半図式的であり、正確な縮尺率ではなく、特に、寸法のうちのいくつかのものは、提示の明確化のためのものであり、図面に誇張されて示される。

図１Ａは、本開示の実施形態による、例示的マルチレベルマルチ象限電力電子システム１００の回路図を図示する。例示的４象限９レベル単相カスケードコンバータ１０７は、容量性貯蔵要素と、制御システム１０１とを有し、例えば、示されるような単相抵抗誘導負荷等の負荷１０６に接続される。負荷１０６は、電磁石、電動モータ、および同等物を含んでもよい。制御システム１０１の機能が、ソフトウェアルーチン、ハードウェア構成要素を含む、ソフトウェアまたはハードウェアプロセッサのいずれか一方、またはそれらの組み合わせを使用して実装されてもよい。

実施形態では、容量性貯蔵要素を伴うコンバータ１０７は、４つの直列に接続されるセル１０２、１０３、１０４、および１０５を備える。実施形態では、直列に接続されるセル１０２、１０３、１０４、および１０５はそれぞれ、例示的セル１０２に関して図１Ｂに示されるように、（例えば、還流ダイオードを伴うＩＧＢＴまたはＭＯＳＦＥＴ等の）４つの双方向スイッチ１１０、１１１、１１２、および１１３と、コンデンサ１１４とを有する、Ｈブリッジコンバータを表す。コンバータ１０７の４つのコンデンサ１１４が全て、相互から隔離され、任意の個々に隔離されるＡＣ／ＤＣまたはＤＣ／ＤＣコンバータ（図に図示せず）に接続されることができる。実施形態では、直列に接続されるセル１０２、１０３、１０４、および１０５はそれぞれ、コンデンサまたは貯蔵要素１１４のＤＣ電圧に対応する電圧フィードバック信号を制御システム１０１に伝送する、電圧センサ／伝送機１１５を含む。電流センサ／伝送機ＣＴ１１６が、コンバータ１０７と負荷１０６との間に介在し、負荷１０６内の電流（Ｉ_ＲＥＡＬ）に対応する電流フィードバック信号を伝送する。

コンバータ１０７は、出力電流および出力電圧が両方とも任意の組み合わせで正または負であり得ることを意味する、４象限コンバータであるため、コンバータ１０７は、双方向ＤＣ／ＤＣレジームでだけではなく、整流または反転モードでも動作することができる。本開示内では、反転動作モードのみが、実施例として説明されていることを理解されたい。本議論の目的のために、コンバータが、例えば、数ミリ秒等の短い時間間隔にわたって作用していることもまた、仮定され、そのため、貯蔵要素（コンデンサ）１１４のために要求される付加的なエネルギー源が、存在せず、コンデンサ１１４上の電圧は、動作時間の間に有意に低減されず、負荷１０６内の所望される電流を維持する。それにもかかわらず、例えば、コンデンサ、スーパーコンデンサ、バッテリ、燃料電池、および同等物等の付加的なエネルギー源の存在下において、本方法の動作の差異は、存在しないであろう。

対応する出力電圧レベルを伴う例示的４象限９レベルカスケードコンバータ１０７の可能性として考えられる全ての切替状態が、表１に提示される。コンバータ１０７の奇数切替要素（すなわち、Ｓ_１、Ｓ_３、Ｓ_５、Ｓ_７、Ｓ_９、Ｓ_１１、Ｓ_１３、およびＳ_１５）の切替状態のみが、表１に提示される。実際は、貯蔵要素またはコンデンサ１１４の短絡を回避するために、Ｈブリッジコンバータのハーフブリッジ内の１つのスイッチのみが、任意の瞬間にＯＮになる（伝導モードで）ことができる。したがって、コンバータ１０７の偶数切替要素（すなわち、Ｓ_２、Ｓ_４、Ｓ_６、Ｓ_８、Ｓ_１０、Ｓ_１２、Ｓ_１４、およびＳ_１６）に関する制御信号が、Ｈブリッジコンバータの同一のハーフブリッジの奇数切替要素の状態を反転させることによって、容易に得られることができる。例えば、Ｓ１＝１およびＳ３＝０の場合、Ｓ２＝０およびＳ４＝１となる。

セル１０２、１０３、１０４、および１０５が全て、同時にゼロ状態で動作する場合、ゼロ出力電圧０ＶＤＣが、確実にされることができる。これは、上側スイッチの両方または下側スイッチの両方をＯＮに切り替えることにより貯蔵要素またはコンデンサ１１４をバイパスすることによって、得られることができる。例えば、Ｃｅｌｌ１ １０２に関して、Ｓ１＝１、Ｓ３＝１、Ｓ２＝０、Ｓ４＝０またはＳ１＝０、Ｓ３＝０、Ｓ２＝１、Ｓ４＝１である。

電圧レベル−３ＶＤＣおよび＋３ＶＤＣは両方とも、最後のインデックスがゼロ状態で動作しゼロ出力電圧を提供するセルの数に対応する、４つの種々の組み合わせ±３ＶＤＣ１、±３ＶＤＣ２、±３ＶＤＣ３、±３ＶＤＣ４を使用して得られることができる。ひいては、各ゼロ状態が、上記に言及される切替の２つの組み合わせを使用してコード化されることができる。したがって、±３ＶＤＣ出力電圧レベルを設定するステップの８つの可能性として考えられる組み合わせが、存在する。

同様に、電圧レベル−２ＶＤＣおよび＋２ＶＤＣは両方とも、どの２つのセルがゼロ状態電圧で動作するかに応じて、最後のインデックスがゼロ状態で動作しゼロ出力電圧を提供する２つのセルの組み合わせの数に対応する、５つの異なる組み合わせ±２ＶＤＣ１２、±２ＶＤＣ１３、±２ＶＤＣ１４、±２ＶＤＣ２３、±２ＶＤＣ２４によって設定されることができる。ゼロ状態を提供するステップの二重の可能性を考慮すると、±２ＶＤＣに関して可能性として考えられる組み合わせの合計数は、１０に等しい。

電圧レベル−１ＶＤＣおよび＋１ＶＤＣは両方とも、４つの種々の組み合わせ±１ＶＤＣ１、±１ＶＤＣ２、±１ＶＤＣ３、±１ＶＤＣ４を使用して得られることができる。最後のインデックスは、±１ＶＤＣレベルで動作するセルの数に対応する。再び、各ゼロ状態が、二重に得られる。したがって、±３ＶＤＣレベルに関するように、±１ＶＤＣ出力電圧レベルを提供するステップの８つの可能性として考えられる組み合わせが、存在する。

最後に、最大電圧レベル−４ＶＤＣおよび＋４ＶＤＣが、セルが全て、同時に動作しているとき、コンバータの出力部において提供されることができる。したがって、これらの場合毎に、切替状態の１つのみの利用可能な組み合わせが、存在する。

図２Ａは、本開示の実施形態による、例示的マルチレベルマルチ象限電力電子システム２００の回路図を図示する。例示的電力電子システム２００は、容量性貯蔵要素と、制御システム２０１とを有する２象限９レベル単相カスケードコンバータ２０７を含み、例えば、単相抵抗誘導負荷等の負荷２０６に接続される。制御システム２０１の機能が、ソフトウェアルーチン、ハードウェア構成要素を含む、ソフトウェアまたはハードウェアプロセッサのいずれか一方、またはそれらの組み合わせを使用して実装されてもよい。

実施形態では、容量性貯蔵要素を伴う２象限９レベル単相カスケードコンバータ２０７はさらに、４つの直列に接続されるセル２０２、２０３、２０４、および２０５を備え、各セルは、図２Ｂに示されるように、（例えば、還流ダイオードを伴うＩＧＢＴまたはＭＯＳＦＥＴ等の）２つの双方向スイッチ２１０および２１３と、２つのダイオード２１１、２１２と、コンデンサ２１４とを伴う、２象限Ｈブリッジコンバータを表す。コンバータ２０７の４つのコンデンサ２１４が全て、相互から隔離され、任意の個々に隔離されるＡＣ／ＤＣまたはＤＣ／ＤＣコンバータ（図に図示せず）に接続されることができる。直列に接続されるセル２０２、２０３、２０４、および２０５はそれぞれ、コンデンサまたは貯蔵要素２１４のＤＣ電圧に対応する電圧フィードバック信号を制御システム２０１に伝送する、電圧センサ／伝送機２１５を含む。電流センサ／伝送機ＣＴ２１６が、コンバータ２０７と負荷２０６との間に介在し、負荷２０６内の電流（Ｉ_ＲＥＡＬ）に対応する電流フィードバック信号を伝送する。

コンバータ２０７が、正の出力電流のみにおいて出力電圧が正または負であり得ることを意味する２象限コンバータであるため、コンバータ２０７は、一方向性のアクティブＤＣ／ＤＣレジームのみにおいて、または受動整流モード（ＡＣ／ＤＣ）のみにおいて動作することができる。ＤＣ／ＤＣ動作モードが、本開示において議論されることを理解されたい。本議論の目的のために、コンバータが、短い時間間隔にわたって作用していることもまた、仮定され、そのため、貯蔵要素（コンデンサ）２１４のために要求される付加的なエネルギー源が、存在せず、コンデンサ２１４上の電圧は、動作時間の間に有意に低減されず、負荷２０６内の所望される電流を維持する。それにもかかわらず、付加的なエネルギー源の存在下において、本方法の動作の差異は、存在しないであろう。

対応する出力電圧レベルを伴う例示的２象限９レベルカスケードコンバータ２０７の可能性として考えられる全ての切替状態が、表２に提示される。コンバータ２０７の各セルの両方の切替要素（すなわち、Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４、Ｓ_５、Ｓ_６、Ｓ_７、およびＳ_８）に関する切替状態が、表２に提示される。

セル２０２、２０３、２０４、および２０５が全て、同時にゼロ状態で動作する場合、ゼロ出力電圧０ＶＤＣが、確実にされることができる。これは、上側または下側スイッチを別個にＯＮに切り替えることによって貯蔵要素またはコンデンサ２１４をバイパスすることによって、得られることができる。例えば、Ｃｅｌｌ１ ２０２に関して、Ｓ１＝１、Ｓ２＝０またはＳ１＝０、Ｓ２＝１である。

電圧レベル−３ＶＤＣおよび＋３ＶＤＣは両方とも、最後のインデックスがゼロ状態で動作しゼロ出力電圧を提供するセルの数に対応する、４つの種々の組み合わせ±３ＶＤＣ１、±３ＶＤＣ２、±３ＶＤＣ３、±３ＶＤＣ４を使用して得られることができる。ひいては、各ゼロ状態が、上記に言及される切替の２つの組み合わせを使用してコード化されることができる。したがって、±３ＶＤＣ出力電圧レベルを設定するステップの８つの可能性として考えられる組み合わせが、存在する。

同様に、電圧レベル−２ＶＤＣおよび＋２ＶＤＣは両方とも、それに応じて２つのセルがゼロ状態電圧で動作する、５つの異なる組み合わせ±２ＶＤＣ１２、±２ＶＤＣ１３、±２ＶＤＣ１４、±２ＶＤＣ２３、±２ＶＤＣ２４によって設定されることができる。ゼロ状態を提供するステップの二重の可能性を考慮すると、±２ＶＤＣに関して可能性として考えられる組み合わせの合計数は、１０に等しい。

電圧レベル−１ＶＤＣおよび＋１ＶＤＣは両方とも、４つの種々の組み合わせ±１ＶＤＣ１、±１ＶＤＣ２、±１ＶＤＣ３、±１ＶＤＣ４を使用して得られることができる。最後のインデックスは、±１ＶＤＣレベルで動作するセルの数に対応する。再び、各ゼロ状態が、二重に得られる。したがって、±３ＶＤＣレベルに関するように、±１ＶＤＣ出力電圧レベルを提供するステップの８つの可能性として考えられる組み合わせが、存在する。

最後に、最大電圧レベル−４ＶＤＣおよび＋４ＶＤＣが、セルが全て、同時に動作しているとき、コンバータの出力部において提供されることができる。したがって、これらの場合毎に、切替状態の１つのみの利用可能な組み合わせが、存在する。

図３は、本開示の実施形態による、制御システム１０１および２０１のヒステリシスコントローラ（図５の５００参照）の例示的電圧レベル選択器モジュール３００（切替状態選択器とも称される）を図示する。上記に説明されるように、４象限９レベルカスケードコンバータ１０７または２象限９レベルカスケードコンバータ２０７の各電圧レベルは、それぞれ、４つの電力セル１０２−１０５および２０２−２０５の異なる切替の組み合わせによって得られることができる。しかしながら、マルチレベル４象限または２象限ヒステリシスコントローラ内で生じ、本開示の実施形態によって対処される有意な課題は、電流フィードバック信号Ｉ_ＲＥＡＬに基づいたコンバータ動作の任意の瞬間における、適切な出力電圧レベルの識別である。

電圧レベル選択器３００は、２つの加算ブロックＳｕｍ１ ３０１およびＳｕｍ２ ３０７と、５つのヒステリシスブロック３０２、３０３、３０４、３０５、３０６と、電圧レベル決定のための１つのルックアップテーブル３０８とを備える。実施形態では、第１の加算ブロックＳｕｍ１ ３０１において、実際のフィードバック電流信号Ｉ_ＲＥＡＬが、基準電流Ｉ_ＲＥＦおよびそれらの差異から減じられ、電流誤差信号Ｉ_{ＥＲＲＯＲ}が、５つのヒステリシスブロック３０２、３０３、３０４、３０５、３０６全ての入力部の中に入力される。これらのブロック（３０２、３０３、３０４、３０５、３０６）はそれぞれ、表３内に提示されるような、高（ＨＢ）境界および低（ＬＢ）境界閾値に関する、ΔＩが、最大許容電流誤差の事前設定値である、異なる設定を有する。Ｉ_{ＥＲＲＯＲ}が、ヒステリシスブロックの対応する高境界（ＨＢ）に到達すると、ヒステリシスブロックの出力値が、「１」に設定され、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの低境界（ＬＢ）に交差するまで、本レベルに留まる。Ｉ_{ＥＲＲＯＲ}が、ヒステリシスブロックの対応するＬＢに到達すると、ヒステリシスブロックの出力値が、「０」に設定され、出力は、Ｉ_{ＥＲＲＯＲ}が再びＨＢに到達するまで、本レベルに維持される。したがって、５つのヒステリシスブロックの低および高境界が（表３に示されるような）−ΔＩ〜＋ΔＩの範囲内に分布される場合、Ｓｕｍ２ ３０７の出力は、Ｉ_{ＥＲＲＯＲ}の値に応じて１から６まで変動しているであろう。ルックアップテーブル３０８は、ヒステリシスブロック３０２−３０６の合計状態値（Ｓｕｍ２ ３０７の出力）に基づき、実際（または基準）の電流導関数ｄｉ／ｄｔの符号を考慮した、要求される出力電圧レベルの決定のために使用される。下記に議論されるように、ｄｉ／ｄｔの符号は、Ｓｕｍ２ ３０７が６の値に到達した瞬間に正と決定されることができ、Ｓｕｍ２ ３０７が１に等しくなると、負のものに変化されるであろう。

以下の議論および関連する図は、例示的９レベルカスケード単相コンバータ動作のシミュレーション結果に基づく、本開示されるマルチレベルマルチ象限ヒステリシス制御技法における、電圧レベル間の切替の原理の詳細な説明を提示する。

図４Ａは、本開示の実施形態の動作による、例示的経時的電流制御を図示する。図４Ｂは、本開示の実施形態の動作による、例示的な基準および実際の経時的電流を図示する。図４Ｃは、本開示の実施形態の動作による、例示的経時的コンバータ出力電圧を図示する。

図４Ｂでは、ＲＬ負荷（図１の１０６参照）内の基準電流Ｉ_ＲＥＦおよび実際の電流Ｉ_ＲＥＡＬが、Ｉ_ＲＥＦ−ΔＩとＩ_ＲＥＦ＋ΔＩとの間に均等に分散され、相互からΔＩ／５だけ分離される、５つの正（ＨＢ１−ＨＢ５）および５つの負（ＬＢ１−ＬＢ５）のヒステリシス境界（表３および図４Ａも参照）とともに提示される。Ｉ_ＲＥＡＬとＩ_ＲＥＦとの間の差異としての電流制御誤差Ｉ_{ＥＲＲＯＲ}およびコンバータ出力電圧Ｖ_ＯＵＴが、それぞれ、図４Ａおよび４Ｃに提示される。

考慮される時間窓（２３．０６ｍｓから）内のＶ_ＯＵＴの初期状態は、事前に、制御システムによって＋４ＶＤＣ（シミュレーションモデルではＶＤＣ＝８０Ｖ）に設定されている。本電圧レベルにおいて、電流Ｉ_ＲＥＡＬは、上昇し、Ｉ_{ＥＲＲＯＲ}が点Ａ（図４Ａのレベル−ΔＩ／５）において第１のヒステリシス境界ＬＢ１に達すると、第１のヒステリシスブロック３０２の出力状態は、「１」から「０」に変化され、故に、Ｓｕｍ２ブロック３０７の出力部における合計が、「６」から「５」に１だけ低減され（図３）、ｄｉ／ｄｔ＞０に関する図３のルックアップテーブル３０８に従って、電圧Ｖ_ＯＵＴは、＋３ＶＤＣになる。

考慮される時間窓の始めから時間ｔ１（図４Ｃ）まで、電流Ｉ_ＲＥＦは、正のｄｉ／ｄｔ値を有し、ヒステリシスコントローラ（図５の５００参照）は、図３のルックアップテーブル３０８の第２のカラム（ｄｉ／ｄｔ＞０）内に提示される電圧レベルを用いて動作するものとする。ｔ１から始まり、電流Ｉ_ＲＥＦのｄｉ／ｄｔ符号は、負であるが、ヒステリシスコントローラは、Ｉ_{ＥＲＲＯＲ}が、ヒステリシスブロック３０２、３０３、３０４、３０５、および３０６の全てが「１」から「０」に変化され、故に、Ｓｕｍ２ブロック３０７の出力部における合計が「１」に低減される、第５のヒステリシス境界ＬＢ５に達する時間ｔ２まで、正のｄｉ／ｄｔに関して動作したままである。本事象は、ヒステリシスコントローラの動作をｄｉ／ｄｔ＜０に関する表３０８の第１のカラムに切り替えるであろう。言い換えると、かつ上記に言及されたように、ｄｉ／ｄｔの符号は、Ｓｕｍ２ブロック３０７の出力が「１」の値に到達する時間（ｔ２）における瞬間に負と決定されることができる（およびＳｕｍ２ブロック３０７の出力が「６」に等しくなると、正に変化されるであろう）。本論理は、下記に説明される、ｄｉ／ｄｔ推定器ブロック（図５の７００参照）内に実装される。

Ｖ_ＯＵＴは、時間ｔ２からのその最大の負のレベル−４ＶＤＣにあるが、電流Ｉ_ＲＥＡＬは、減少し（図４Ｂ）、これが、図４Ａの第１のヒステリシス境界ＨＢ１に対応する点Ｆに達すると、第１のヒステリシスブロック３０２の出力状態は、「０」から「１」に変化され、故に、Ｓｕｍ２ブロック３０７の出力部における合計が、「１」から「２」に１だけ増加される（図３）。ｄｉ／ｄｔ＜０に関する図３のルックアップテーブル３０８に従って、電圧Ｖ_ＯＵＴは、−３ＶＤＣになる。点Ｇにおいて、Ｉ_ＲＥＡＬおよびＩ_{ＥＲＲＯＲ}が第２のヒステリシス境界ＨＢ２に到達すると、Ｓｕｍ２ブロック３０７の出力は、再び、インクリメントされ、Ｖ_ＯＵＴは、−２ＶＤＣになる。

一実施形態によると、最大電流誤差ΔＩは、基準電流Ｉ_ＲＥＦのｄｉ／ｄｔ値が符号を変化させる点においてのみ生じる。これらの臨界点を超えると、本方法は、負荷の所与のパラメータにおいて可能な限り急速に、ΔＩ／５における電流誤差Ｉ_{ＥＲＲＯＲ}を最小限にさせるような方法で作用する。

図５は、本開示の実施形態による、ＤＣ電圧平衡およびゼロ状態回転を伴うマルチレベルマルチ象限ヒステリシス電流コントローラ５００の機能図を図示する。コントローラ５００は、機能が図３に関して詳細に説明された、切替状態選択器３００を備える。図３のＳｕｍ２ブロック３０７の出力信号は、図５では「Ｌｅｖｅｌ」と明示される。本信号は、コンバータ１０７および２０７（図１Ａおよび２Ａ参照）の適切な出力電圧レベルを選択するために、さらに本方法において使用される、９レベルヒステリシスコントローラ５００の一般的なレベル（１から６）に関する数値を表す。

図３のルックアップテーブル３０８によると、ｄｉ／ｄｔの符号の知識が、適切な出力電圧レベルを選定するために要求される。本明細書の前述の節において言及されたように、ｄｉ／ｄｔの符号は、「Ｌｅｖｅｌ」が「１」の値に到達した瞬間に負と決定されることができ、「Ｌｅｖｅｌ」が「６」に等しくなると、正に変化されるであろう。本論理は、図７に示される、ｄｉ／ｄｔ推定器ブロック７００の中に実装される。

上記で議論され、かつ表１に提示されるように、±４ＶＤＣを除いては、セルが全て、最大の正または負の出力電圧を提供するステップに関与するとき、９レベルコンバータの電圧レベル毎に利用可能な多くの切替状態が、存在する。したがって、ヒステリシス「Ｌｅｖｅｌ」およびｄｉ／ｄｔの符号がすでに既知のパラメータであることを考慮しながら、以下のタスクが、解決され、負荷内の電流を制御する。

タスク１：各セルのＤＣＬ（ＤＣリンク）コンデンサ１１４および２１４上の電圧に基づく、本タスクは、それぞれ、要求される出力電圧レベルおよび出力電流の調整を提供するためのある時間周期にわたって切り替えられる必要があるセルの識別をもたらす。本識別方法は、コンバータ１０７および２０７の動作の間、ＤＣＬコンデンサ（またはバッテリ）１１４および２１４上の電圧の平衡を確実にする。これが提供されると、ＤＣＬコンデンサまたはバッテリ１１４および２１４内に貯蔵される、またはＤＣＬコンデンサ１１４および２１４を介して源からまたはそこに伝達されるエネルギーが、全てのセル間に均等に分散される。本好ましい条件は、有利には、マルチレベルコンバータ１０７および２０７の最も効果的な動作を提供し、ここでは、各セルが、それらの動作レジームに基づいて、半導体スイッチの具体的な温度プロファイルのために設計される必要がある。本タスクは、本方法の例示的ＤＣ電圧平衡またはセル回転／平衡ブロック６００（図５参照）によって実施され、その機能図が、図６に提示される。

タスク２：ＤＣ電圧平衡ブロック６００ａによって識別されるセルに関して、ゼロ切替状態の回転が、好ましい。本回転は、動作時の特定のセル内のスイッチ間のエネルギー分布を提供する。表１（および図８Ａおよび８Ｂ）に示されるように、セルの出力部において、ゼロ電圧を提供するための切替の２つの可能性として考えられる組み合わせが、存在する。回転方法は、セルの第２の正または負の動作レベル毎にゼロ電圧を提供するために使用されるスイッチを交互に入れ替える。本回転は、セルおよびコンバータ全体の出力電圧周波数と比較して、スイッチの切替周波数を２倍低減させる。図１０に提示される０ＶＤＣから３ＶＤＣの出力電圧の異なるレベルのために、本方法には４回転発生器ブロックが、存在する（１００１−１００４参照）。

図６は、本開示の実施形態による、例示的セル回転／平衡ブロック６００を図示する。本ブロック６００の入力は、４つのセル全てのＤＣＬコンデンサ（バッテリ）１１４および２１４上の測定される電圧ＶＤＣ１、ＶＤＣ２、ＶＤＣ３、およびＶＤＣ４である。出力信号は、最大ＤＣＬ電圧ＶＤＣｍａｘと、最小電圧ＶＤＣｍｉｎと、次いで、ＶＤＣｒｏｔ３およびＶＤＣｒｏｔ４が、以下、すなわち、ＶＤＣｍｉｎ＜ＶＤＣｒｏｔ４＜ＶＤＣｒｏｔ３＜ＶＤＣｍａｘのように分散される、（１から４までの）セルの番号である。始めに、ＶＤＣ１およびＶＤＣ２が、相互に比較され、それらの差異ΔＶ_１２が、ヒステリシスブロックＨｙｓｔ １の正または負の閾値より高いまたは低い場合、本ブロックの出力が、それぞれ、「１」または「０」に設定され、そうでなければ、これは、出力部においてその事前に設定された値を維持する。本閾値は、フィードバック信号内のあるレベルのノイズを無視することに役立ち、セルの回転が生じるべき頻度を調整する。Ｈｙｓｔ １出力信号に基づいて、Ｓｗｉｔｃｈ １は、より高いＶＤＣ電圧を伴うセルの番号（１または２）を選定し、Ｓｗｉｔｃｈ ５は、その対応する電圧値をＳｕｍ ３に伝達し、これは、それを、同一の比較技法を通過するＶＤＣ３およびＶＤＣ４の最低電圧と比較する。したがって、セル回転コントローラの出力部において、セル番号は、ＶＤＣｍｉｎ＜ＶＤＣｒｏｔ４＜ＶＤＣｒｏｔ３＜ＶＤＣｍａｘのように、それらのＶＤＣ電圧に従って分布される。回転ブロックに進行する前に、基準電流Ｉ_ＲＥＦの符号を考慮して、信号ＶＤＣｍａｘおよびＶＤＣｍｉｎが、ＤＣ電圧平衡ブロック（図５参照）内のＶＤＣｒｏｔ１およびＶＤＣｒｏｔ２に再割り当てされる。電流Ｉ_ＲＥＦが正であり、ＤＣＬコンデンサ１１４および２１４から負荷１０６および２０６へのエネルギー伝達に対応する場合、最大ＤＣＬ電圧を伴うセルは、正の出力電圧レベル全ての回転に関与する（但し、同時にではない）。正の出力電圧および正の負荷電流において、エネルギーが伝達されるための１つのみの経路、すなわち、ＤＣＬコンデンサ１１４および２１４から負荷１０６および２０６までが、存在するため、これは、最大ＤＣＬ電圧を伴う本セルのより急速な放電をもたらすであろう。同時に、正の出力電流（またはＩ_ＲＥＦ）において、最小ＤＣ電圧を伴うセルは、負の出力電圧レベルを提供するステップのみに関与し、可能な限り早くそのＤＣＬ電圧を充電する必要がある。これは、コンバータの正の負荷電流であるが、負の出力電圧において、エネルギー伝達のための、１つのみの方向、すなわち、負荷（リアクティブ負荷）１０６および２０６からＤＣＬコンデンサ（またはバッテリ）１１４および２１４までが、存在するためである。

例示的２象限マルチレベル実施形態によると、最大ＤＣＬ電圧を伴うセルは、正の出力電圧レベル全ての回転に関与する（但し、同時にではない）。正の出力電圧および正の負荷電流において、エネルギーが伝達されるための１つのみの経路、すなわち、ＤＣＬコンデンサ２１４から負荷２０６までが、存在するため、これは、最大ＤＣＬ電圧を伴う本セルのより急速な放電をもたらすであろう。同時に、最小ＤＣ電圧を伴うセルは、負の出力電圧レベルを提供するステップのみに関与し、可能な限り早くそのＤＣＬ電圧を充電する必要がある。これは、コンバータの正の負荷電流であるが、負の出力電圧において、エネルギー伝達のための１つのみの方向、すなわち、負荷（リアクティブ負荷）２０６からＤＣＬコンデンサ（またはバッテリ）２１４までが、存在するためである。

図７は、本開示の実施形態による、例示的ｄｉ／ｄｔ推定器ブロック７００を図示する。ｄｉ／ｄｔ推定器ブロック７００は、２つのデジタルコンパレータ（Ｃｏｍｐ１ ７０１およびＣｏｍｐ２ ７０２）と、ＲＳフリップフロップ要素７０３とを備える。コンパレータ７０１および７０２は両方とも、「Ｌｅｖｅｌ」信号が「６」（Ｃｏｍｐ１ ７０１）および「１」（Ｃｏｍｐ２ ７０２）に等しくなった瞬間に、「偽」から「真」への遷移パルスを提供する。これらの立ち上がりエッジは、ＲＳフリップフロップ７０３によって検出され、これは、それに応じて、すなわち、ｄｉ／ｄｔ＞０であるとき、「真」信号を、ｄｉ／ｄｔ＜０であるとき、「偽」信号をその非反転出力Ｑに提供して、その出力状態を変化させる。

図８Ａは、本開示の実施形態による、例示的−０ＶＤＣ回転ブロック８００の機能図を図示する。図８Ｂは、本開示の実施形態による、例示的＋０ＶＤＣ回転ブロック８１０の機能図を図示する。

−０ＶＤＣ回転ブロック８００が、ＤＣ電圧平衡ブロックＶＤＣｒｏｔ２から１つの制御信号、および０ＶＤＣ回転発生器から１つの信号Ｒｏｔ−０ＶＤＣを受信し、−０ＶＤＣ出力電圧のための９レベルコンバータ１０７および２０７の切替要素のための制御信号Ｓ１−Ｓ１６を提供する（−０は、０ＶＤＣレベルが、−ＶＤＣレベルの後および／または前に続いていることを意味する）。マルチプレクサＳｗｉｔｃｈ １は、セルが−ＶＤＣ出力レベルを提供するステップにおいて同時に動作していることを示す、入力ＶＤＣｒｏｔ２信号に基づいて、Ｓｗｉｔｃｈｅｓ２−５から切替信号の４つの異なる組み合わせのうちの１つを選定する。これは、ゼロ切替状態の回転が、（ＶＤＣｒｏｔ２番号を伴う）本特定のセルに関して実施される必要があることを意味する。

＋０ＶＤＣ回転ブロック８１０が、ＤＣ電圧平衡ブロックＶＤＣｒｏｔ１から１つの制御信号、および０ＶＤＣ回転発生器から１つの信号Ｒｏｔ＋０ＶＤＣを受信し、＋０ＶＤＣ出力電圧のための９レベルコンバータ１０７および２０７の切替要素のための制御信号Ｓ１−Ｓ１６を提供する（＋０は、０ＶＤＣレベルが、＋ＶＤＣレベルの後および／または前に続いていることを意味する）。マルチプレクサＳｗｉｔｃｈ １は、セルが＋ＶＤＣ出力レベルを提供するステップにおいて同時に動作していることを示す、入力ＶＤＣｒｏｔ１信号に基づいて、Ｓｗｉｔｃｈｅｓ２−５から切替信号の４つの異なる組み合わせのうちの１つを選定する。これは、ゼロ切替状態の回転が、（ＶＤＣｒｏｔ１番号を伴う）本特定のセルに関して実施される必要があることを意味する。

例示的４象限マルチレベル実施形態に関して、入力信号Ｒｏｔ＋０ＶＤＣは、同一のセルに関する２つの可能性として考えられるゼロ状態［１ １］と［０ ０］との間の切替のシーケンスを制御する。

例示的２象限マルチレベル実施形態に関して、入力信号Ｒｏｔ＋０ＶＤＣは、同一のセルに関する２つの可能性として考えられるゼロ状態［１ ０］と［０ １］との間の切替のシーケンスを制御する。

図９Ａは、本開示の実施形態による、例示的＋１ＶＤＣ回転ブロック９００の機能図を図示する。図９Ｂは、本開示の実施形態による、例示的−１ＶＤＣ回転ブロック９１０の機能図を図示する。

＋１ＶＤＣ回転ブロック９００は、図８Ａおよび８Ｂに描写されるものより複雑な構造を有する。１ＶＤＣ回転発生器ブロックから生じる制御信号Ｒｏｔ＋１ＶＤＣ以外に、ブロック９００は、ＤＣ電圧平衡ブロックから２つの制御信号ＶＤＣｒｏｔ１およびＶＤＣｒｏｔ３を受信する。第１の信号ＶＤＣ１ｒｏｔは、マルチプレクサＳｗｉｔｃｈ １によって使用され、セルの出力部において正の電圧を設定し、その数は、本信号によって規定される。これは、そのセルに関する切替の組み合わせ［１ ０］を提供することによって行われることができる。他の３つのセルは、ゼロ切替状態を提供しなければならない。コンバータ１０７および２０７の出力部において、電圧が、＋０ＶＤＣと＋１ＶＤＣとの間で変化している場合、信号Ｒｏｔ＋１ＶＤＣは常時、「真」であり、他の３つのセルに関するゼロ切替状態の回転は、存在しない。出力電圧が、＋１ＶＤＣと＋２ＶＤＣとの間で変動している場合、ゼロ状態の回転は、＋２ＶＤＣレベルの生産に関与する１つの特定のセルのみに関して実施される必要がある。

例示的４象限マルチレベル実施形態に関して、入力信号Ｒｏｔ＋１ＶＤＣは、そのセルに関する２つの可能性として考えられるゼロ状態［１ １］と［０ ０］との間の切替のシーケンスを制御する。

例示的２象限マルチレベル実施形態に関して、入力信号Ｒｏｔ＋１ＶＤＣは、そのセルに関する２つの可能性として考えられるゼロ状態［１ ０］と［０ １］との間の切替のシーケンスを制御する。

−１ＶＤＣ回転ブロック９１０が、１ＶＤＣ回転発生器ブロックから生じる制御信号Ｒｏｔ−１ＶＤＣ、およびＤＣ電圧平衡ブロックから２つの制御信号ＶＤＣｒｏｔ２およびＶＤＣｒｏｔ３を受信する。第１の信号、ＶＤＣ２ｒｏｔは、マルチプレクサＳｗｉｔｃｈ １によって使用され、セルの出力部において負の電圧を設定し、その数は、本信号によって規定される。これは、そのセルに関する切替の組み合わせ［０ １］を提供することによって行われることができる。他の３つのセルは、ゼロ切替状態を提供しなければならない。コンバータ１０７および２０７の出力部において、電圧が、−０ＶＤＣと−１ＶＤＣとの間で変化している場合、信号Ｒｏｔ−１ＶＤＣは常時、「真」であり、他の３つのセルに関するゼロ切替状態の回転は、存在しない。出力電圧が、−１ＶＤＣと−２ＶＤＣとの間で変動している場合、ゼロ状態の回転は、−２ＶＤＣレベルの生産に関与する１つの特定のセルのみに関して実施される必要がある。

本明細書に図示しないが、＋２ＶＤＣ回転ブロックおよび＋３ＶＤＣ回転ブロックは、４つの入力信号を伴う複雑な構造を有し、そこでは、それらのうちの３つＶＤＣｒｏｔ１、ＶＤＣｒｏｔ２、およびＶＤＣｒｏｔ３が、ＤＣ電圧平衡ブロックから生じ、１つの信号が、特定のセルに関するゼロ切替状態で間の変化のシーケンスを制御するように意図される、２ＶＤＣ回転発生器または３ＶＤＣ回転発生器のうちのいずれか一方からのものである。

図１０Ａは、本開示の実施形態による、例示的０ＶＤＣ回転発生器１００１を図示する。図１０Ｂは、本開示の実施形態による、例示的１ＶＤＣ回転発生器１００２を図示する。図１０Ｃは、本開示の実施形態による、例示的２ＶＤＣ回転発生器１００３を図示する。図１０Ｄは、本開示の実施形態による、例示的３ＶＤＣ回転発生器１００４を図示する。

図１０Ｅは、本開示の実施形態による、例示的０ＶＤＣ回転発生器を図示する。

図１０Ａ−１０Ｅの４つの回転発生器はそれぞれ、４つのデジタルコンパレータ１００５、１００６、１００８、および１０１７と、１つの反転要素１００７と、４つの論理要素ＡＮＤ１００９、１０１０、１０１５、および１０１６と、２つのＳＲフリップフロップＬａｔｃｈ１ １０１１およびＬａｔｃｈ２ １０１２と、２つの２分周器１０１３および１０１４とから成る。回転発生器ブロック全ての構造および動作原理は、同一であり、差異は、デジタルコンパレータの事前設定値のみである。以下は、０ＶＤＣ回転発生器１００１の動作の例示的概説である。ｄｉ／ｄｔ推定器出力からの「ｄｉ／ｄｔ」信号が、「真」である場合、コンパレータＣｏｍｐ１ １００５は、「Ｌｅｖｅｌ」信号が、出力電圧レベルの＋１ＶＤＣに対応する「３」に等しいとき、ＳＲフリップフロップＬａｔｃｈ１ １０１１出力を「真」に設定するであろう。正のｄｉ／ｄｔにおいて、別のコンパレータＣｏｍｐ２ １００６は、「Ｌｅｖｅｌ」信号が、出力電圧レベルの＋０ＶＤＣに対応する「２」に等しいとき、Ｌａｔｃｈ２をリセットするであろう。言い換えると、Ｌａｔｃｈ１の出力部における高レベルのパルス列が、９レベルコンバータの出力部における＋１ＶＤＣ電圧に対応するであろう一方で、そのゼロレベルが、＋０ＶＤＣ電圧レベル（＋０は、０ＶＤＣレベルが＋ＶＤＣレベルの後および／または前に続いていることを示す）を示すであろう。最後に、分周器ブロック１０１３および１０１４と、論理要素ＡＮＤ１０１５および１０１６とを含む、回路は、出力信号Ｒｏｔ＋０ＶＤＣを、＋１ＶＤＣ出力電圧レベルにおいて生じる、高レベルのＬａｔｃｈ１出力を用いて「真」に設定し、＋０ＶＤＣから＋１ＶＤＣへの第２の遷移が生じるまで、本「真」信号を維持することが意図される。そのような出力信号Ｒｏｔ＋０ＶＤＣは、＋１ＶＤＣ電圧レベルを提供する動作時のセルに関して、２つの可能性として考えられるゼロ状態切替の組み合わせを交互に入れ替えるために使用される。同一の動作論理が、Ｒｏｔ−０ＶＤＣ信号の背後にあり、これは、同一の０ＶＤＣ回転発生器１００１によって生成され、−１ＶＤＣ電圧レベルを提供する動作時のセルに関する２つのゼロ状態切替の組み合わせを交互に入れ替える。

本開示の実施形態による、マルチレベルカスケードコンバータに関するシミュレーション結果が、図１１−１４Ｂに提示される。

図１１Ａは、本開示の実施形態による、例示的経時的シミュレート電流制御誤差を図示する。図１１Ｂは、本開示の実施形態による、例示的なシミュレートされた基準および実際の経時的電流を図示する。図１１Ｃは、本開示の実施形態による、例示的経時的シミュレートコンバータ出力電圧を図示する。

図１１Ｂは、図１１Ａに提示される電流制御誤差Ｉ_ＥＲＲＯを伴うＩ_ＲＥＦに従う、基準三角形電流Ｉ_ＲＥＦおよび実際の電流Ｉ_ＲＥＡＬを図示する。基準電流Ｉ_ＲＥＦの振幅＝１９５Ａである。開示されるヒステリシス制御技法によって作成されるマルチレベルコンバータの出力部における電圧が、図１１Ｃに示され、そこでは、各出力レベルは、１つのセルのコンデンサバンク上のＤＣＬ電圧ＶＤＣ＝８０Ｖに対応する（図１１Ｃに示されるように、セル全てのＤＣＬ電圧は、±５Ｖの最小の事前設定誤差値と平衡状態にあり、そのため、それらは、等しいと見なされ得る）。Ｉ_{ＥＲＲＯＲ}波形から理解され得るように、その最大値は、ΔＩの事前設定値＝１Ａによって限定され、本最大誤差は、基準電流Ｉ_ＲＥＦのｄｉ／ｄｔ値が符号を変化させる点（三角波形の頂部）においてのみ観察される。これらの臨界点を超えると、本方法は、負荷の所与のパラメータにおいて可能な限り急速に、ΔＩ／５＝０．２Ａにおける電流誤差Ｉ_{ＥＲＲＯＲ}を最小限にさせるような方法で作用する。

図１２は、本開示の実施形態による、各セルの貯蔵要素（コンデンサ）上の例示的ＤＣＬ電圧を図示する。シミュレートされる回路には、コンデンサ上に電圧維持源は、存在しない。したがって、電力流動が、誘導負荷から（個々のセルを通して）コンデンサまで往復して進行し、それらの上にＡＣ電圧波動を作成している場合でも、コンデンサ電圧のＤＣ成分は、スイッチおよび負荷抵抗内の有効損失のため、時間に伴って減少している。これは、セル全てに関する初期ＤＣＬ電圧がＶＤＣ＝８０Ｖである図１２からも理解され得るが、コンバータの動作サイクルの終了時に、本値は、６５Ｖ（平均値）まで低減される。さらに、任意の瞬間における任意の２つのＤＣＬ電圧間の最大差である、ＤＣ電圧平衡方法の誤差は、１０Ｖの事前設定値を超過しない。

図１３Ａは、本開示の実施形態による、４つの例示的セルの出力電圧を図示する。図１３Ｂは、図１３Ａに描写される実施形態による、９レベルコンバータの結果として生じる出力電圧を図示する。

留意され得るように、任意の瞬間において、１つのセルのみが、高周波数切替モードで動作する一方、他の３つのセルが、出力部において正、負、またはゼロ電圧を連続的に提供する。

図１４Ａは、本開示の実施形態による、例示的セルの切替要素上の制御信号を図示する。図１４Ｂは、図１４Ａに示される信号の拡大された時間窓を図示する。

Ｈブリッジベースのセルの上部切替要素上の信号（Ｓ１、Ｓ３、Ｓ５、Ｓ７等）のみが、示されることに留意されたい。底部切替要素（Ｓ２、Ｓ４、Ｓ６、Ｓ８等）上の制御信号は、上部のものに関する信号を反転することによって得られることができる。図から観察され得るように、適切なゼロ切替状態回転のため、スイッチが全て、高周波数切替動作に関与する。これは、スイッチ間の切り替え損失の等しい分布をもたらす。そのうえ、スイッチ全ての切替周波数は、９レベルコンバータの出力における結果として生じる電圧の周波数の半分である。

本開示の実施形態による、マルチレベルカスケードコンバータに関するシミュレーションおよび実験結果が、図１５Ａ−１６Ｄに提示される。図１５Ａ−１５Ｈに目を向けると、図２Ａに描写されるようなＤＣリンク側上の容量性貯蔵要素と直列に接続される４つのセルから成る、単相の９レベル２象限コンバータに関するシミュレーション結果（図１５Ａ−１５Ｄ）および実験結果（図１５Ｅ−１５Ｈ）が、示される。コンバータは、図２ＡにＲＬ負荷として表される電磁石と連動して動作され、本明細書に提示される実施形態によるマルチレベル電流ヒステリシスコントローラによって制御される。シミュレーションモデルおよび実験装置は、貯蔵コンデンサ、磁石インダクタンスおよび抵抗、および初期のＤＣリンク電圧および出力電流プロファイルに関して、同一のパラメータを有する。

図１５Ａ、１５Ｂ、１５Ｅ、および１５Ｆに示されるように、磁石の電流およびＰＳＵ出力電圧は、ＰＳＵと電磁石との間の電力ケーブルの浮遊パラメータによって生じ、かつシミュレートされなかった実験電圧波形内の高周波数スパイク波形を除いては、同じである。図１５Ｃおよび１５Ｇに示されるように、シミュレーションおよび実験の場合の両方に関する制御誤差信号は、ほぼ同じであり、それらのピック値は、３Ａ（最大値の１．５％）を超過しない。図１５Ｄおよび１５Ｈに示されるように、貯蔵コンデンサの放電の挙動もまた、シミュレーションおよび実験結果に関して同じである。

図１６Ａ、１６Ｂ、１６Ｃ、および１６Ｄは、図１Ａに描写される９レベルコンバータと同様に、ＤＣリンク側上の容量性貯蔵要素と直列に接続される３つのセルから成る、単相の７レベル４象限コンバータのシミュレーションおよび実験結果を示す。コンバータは、図１ＡにＲＬ負荷として表される電磁石と連動して動作され、本明細書に提示される実施形態によるマルチレベル電流ヒステリシスコントローラによって制御される。シミュレーションモデルおよび実験装置は、貯蔵コンデンサ、磁石インダクタンスおよび抵抗、および初期のＤＣリンク電圧および出力電流プロファイルに関して、同一のパラメータを有する。

図１６Ａ、１６Ｃ、および１６Ｄに示されるように、磁石の電流およびＰＳＵ出力電圧は、ＰＳＵと電磁石との間の電力ケーブルの浮遊パラメータによって生じ、かつシミュレートされなかった実験電圧波形内の高周波数スパイク波形を除いては、同じである。

図１６Ｂおよび１６Ｄに示されるように、シミュレーションおよび実験の場合の両方に関する制御誤差信号は、ほぼ同じであり、それらのピック値は、１００Ａ（最大値の３．３％）を超過しない。

本開示の実施形態によるかつスイッチトリラクタンスモータ（ＳＲＭ）と連動して使用される、マルチレベルカスケードコンバータに関するシミュレーション結果が、図１８Ａ−２０Ｅに提示される。

図１７に目を向けると、３つの独立した９レベル２象限マルチレベルコンバータ２０７Ａ、２０７Ｂ、および２０７Ｃによって駆動される３相６／４ＳＲＭの概略図が、提示される。ＳＲＭ駆動の用途は、ロバスト構造、固有の機械強度、および低コスト、およびロータ巻線および永久磁石がないこと等の利点に起因して、近年、増加している。単純な機械構成以外に、ＳＲＭ駆動はまた、幅広い動作速度にわたって、固有の耐故障性、高始動トルク、および高効率を有する。これらの特徴は、これを、牽引、ポンプ、圧縮器、風力タービン、および鉱業用途等の、将来のより高出力の可変速度用途のために潜在的に魅力的にする。これらの駆動用途のための電力レベルは、数メガワットまで拡張する。数メガワットのＳＲＭ駆動システムの完全な可能性を達成するために、動作電圧は、数キロボルトである必要がある。

本実施形態の提案されるマルチレベルヒステリシス制御技法との組み合わせにおけるマルチレベルコンバータから利用可能な複数の電力レベルは、より低い切替周波数およびより少ないコンバータおよびモータ損失の追加された利点を伴う、ＳＲＭ駆動に関する高出力電圧および柔軟な電流プロファイリングを達成することを可能にする。

図１７に戻って参照すると、図２Ａおよび２Ｂに提示され、それらに関して議論されるコンバータ２０７のような、３つの独立した９レベル２象限マルチレベルコンバータ２０７Ａ、２０７Ｂ、および２０７Ｃがそれぞれ、ＤＣリンク側上にバッテリまたは任意の他の貯蔵または隔離される電圧源要素を伴い、出力部に直列に接続される、４つの２象限セルを備える。３つの９レベルコンバータはそれぞれまた、本実施形態による、別個の独立したマルチレベル電流ヒステリシス制御システムによって制御される。したがって、本明細書に提示される制御方法論は、任意の制限または付加的な限界なく、ＳＲＭの任意の数の相（例えば、４相８／６ＳＲＭまたは５相１０／８ＳＲＭ）のために使用されることができる。

図１８Ａ−２０Ｅは、３つの独立した９レベル２象限マルチレベルコンバータによって駆動される６０ｋＷ３相６／４ＳＲＭのシミュレーション結果を示す。図１８Ａ−１９Ｄは、磁束鎖交（図１８Ａおよび１９Ａ）、ステータ相電流（図１８Ｂおよび１９Ｂ）、モータトルク（図１８Ｃおよび１９Ｃ）、およびモータ速度（図１８Ｄおよび１９Ｄ）を提示する。図１９Ａおよび１９Ｂに示されるように、モータトルクおよび速度は、０．５秒の動作の後、それぞれ、１００Ｎｍおよび１，８００ｒｐｍのそれらの基準値に落ち着く。モータトルクと同様に、相電流は、基準相電流および瞬時の磁束鎖交値に従ってセルの低電圧レベルを設定および整流する、本明細書に提示されるマルチレベルヒステリシス制御方法論の適応動作のため、それぞれ、図１９Ｂおよび図１９Ｃに示されるように、高周波数波動がない。ＳＲＭの位相Ａに印加されるその合計出力電圧と同様に、１つのコンバータのセル全ての出力電圧が、図２０Ａ−２０Ｅに描写される。図２０Ｅに示されるように、マルチレベルコンバータの出力部における電圧の各レベルは、１つのセルの貯蔵要素のＤＣリンク電圧ＶＤＣ＝５０Ｖに対応する。図２０Ａ−２０Ｄに示されるように、任意の瞬間において、１つのセルのみが、高周波数切替モードで動作する一方、他の３つのセルは、出力部において正、負、またはゼロ電圧を連続的に提供する。

本明細書に提示されるヒステリシス制御方法論は、速度の全範囲内で高公差および低制御誤差を用いてＳＲＭの相電流を制御することを可能にする。

本開示の制御システムおよびコントローラのプロセッサは、本開示に説明される計算および分析を実施するように構成されてもよく、非一過性コンピュータ可読媒体を含む１つ以上のメモリを含む、またはそれに通信可能に結合されてもよい。これは、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）、特定用途向け集積回路（ＡＳＩＣ）、論理回路、および本明細書に説明される機能を実行することが可能である任意の他の回路またはプロセッサを使用するシステムを含む、プロセッサベースまたはマイクロプロセッサベースのシステムを含んでもよい。上記の実施例は、例示的にすぎず、したがって、用語「プロセッサ」または「コンピュータ」の定義および／または意味をいかようにも限定しないことが意図される。

プロセッサの機能は、ソフトウェアルーチン、ハードウェア構成要素のいずれか一方またはそれらの組み合わせを使用して実装されてもよい。ハードウェア構成要素は、例えば、集積回路または離散電子構成要素を含む、種々の技術を使用して実装されてもよい。プロセッサユニットは、典型的には、読取可能／書込可能なメモリ記憶デバイスを含み、また、典型的には、メモリ記憶デバイスに書き込むおよび／またはそれを読み取るためのハードウェアおよび／またはソフトウェアを含む。

プロセッサは、コンピューティングデバイス、入力デバイス、ディスプレイユニット、および、例えば、インターネットにアクセスするためのインターフェースを含んでもよい。コンピュータまたはプロセッサは、マイクロプロセッサを含んでもよい。マイクロプロセッサは、通信バスに接続されてもよい。コンピュータまたはプロセッサはまた、メモリを含んでもよい。メモリは、ランダムアクセスメモリ（ＲＡＭ）および読取専用メモリ（ＲＯＭ）を含んでもよい。コンピュータまたはプロセッサはまた、例えば、光ディスクドライブおよび同等物等のハードディスクドライブまたはリムーバブル記憶ドライブであり得る、記憶デバイスを含んでもよい。記憶デバイスはまた、コンピュータプログラムまたは他の命令をコンピュータまたはプロセッサにロードするための他の類似手段であってもよい。

プロセッサは、入力データを処理するために、１つ以上の記憶要素内に記憶される、命令のセットを実行する。記憶要素はまた、所望または必要とされるようなデータまたは他の情報を記憶してもよい。記憶要素は、処理機械内の情報源または物理メモリ要素の形態にあってもよい。

命令のセットは、プロセッサに、処理機械として、本明細書に説明される主題の種々の実施形態の方法およびプロセス等の具体的な動作を実施するように命令する、種々のコマンドを含んでもよい。命令のセットは、ソフトウェアプログラムの形態にあってもよい。ソフトウェアは、システムソフトウェアまたはアプリケーションソフトウェア等の種々の形態にあってもよい。さらに、ソフトウェアは、別個のプログラムまたはモジュールの集合、より大きいプログラム内のプログラムモジュール、またはプログラムモジュールの一部の形態にあってもよい。ソフトウェアはまた、オブジェクト指向のプログラミングの形態にある、モジュール式プログラミングを含んでもよい。処理機械による入力データの処理は、ユーザコマンドに応答する、または以前の処理の結果に応答する、または別の処理機械によってなされる要求に応答し得る。

本明細書で使用されるように、用語「ソフトウェア」および「ファームウェア」は、同義的であり得、ＲＡＭメモリ、ＲＯＭメモリ、ＥＥＰＲＯＭメモリ、および不揮発性ＲＡＭ（ＮＶＲＡＭ）メモリを含む、コンピュータによる実行のためのメモリ内に記憶される、任意のコンピュータプログラムを含んでもよい。上記のメモリタイプは、例示的にすぎず、したがって、コンピュータプログラムの記憶のために使用可能なメモリのタイプに関して限定していない。

本開示の実施形態は、負荷に接続可能なマルチ象限マルチレベルカスケードコンバータを対象とする。実施形態では、マルチ象限マルチレベルカスケードコンバータは、直列に接続される複数のセルを備える。実施形態では、複数のセルの各セルは、Ｈブリッジコンバータを表し、複数の双方向スイッチと、貯蔵要素とを備える。実施形態では、マルチ象限マルチレベルカスケードコンバータはさらに、複数のセルに結合されるヒステリシス電流制御システムを備える。実施形態では、制御システムは、負荷内の電流の形状およびレベルのうちの１つ以上のものを制御するように構成される。

実施形態では、マルチ象限マルチレベルカスケードコンバータはさらに、４つの象限と、９つの出力レベルとを備える。実施形態では、マルチ象限マルチレベルカスケードコンバータはさらに、直列に接続される４つのセルを備え、各セルは、４象限Ｈブリッジコンバータを表す。実施形態では、複数のセルの各セルは、４つの双方向スイッチと、貯蔵要素とを備える。

実施形態では、マルチ象限マルチレベルカスケードコンバータはさらに、２つの象限と、９つの出力レベルとを備える。実施形態では、マルチ象限マルチレベルカスケードコンバータはさらに、直列に接続される４つのセルを備え、各セルは、２象限Ｈブリッジコンバータを表す。実施形態では、複数のセルの各セルは、２つの双方向スイッチと、２つのダイオードと、貯蔵要素とを備える。

実施形態では、各双方向スイッチは、還流ダイオードを伴うＩＧＢＴまたはＭＯＳＦＥＴを備える。

実施形態では、絶縁コンバータは、絶縁ＡＣ／ＤＣまたは絶縁ＤＣ／ＡＣコンバータのうちの一方である。

実施形態では、電力が、複数のセルの各セルから負荷まで伝達可能である。実施形態では、リアクティブ負荷または回生負荷の場合では、電力が、負荷から複数のセルの各セルまで伝達可能である。

実施形態では、負荷は、単相または多相の、抵抗および誘導負荷、または純粋なリアクティブ負荷、または回生負荷の任意のタイプのうちの１つである。

実施形態では、制御システムはさらに、電力セルのエネルギー貯蔵要素から負荷までの電力の伝達を生じさせるように構成される。

実施形態では、制御システムはさらに、負荷がリアクティブ負荷または回生負荷であるとき、エネルギーを貯蔵要素に戻すように回復させるように構成される。

実施形態では、制御システムはさらに、エネルギー貯蔵要素上の電圧を平衡させるように構成される。

実施形態では、電圧の平衡は、最小および最大の電圧を伴うエネルギー貯蔵要素の選択と、選択されたエネルギー貯蔵要素からエネルギーを抽出するかどうかの決定とを含む。

実施形態では、電圧の平衡は、選択されたエネルギー貯蔵要素から負荷の中にエネルギーを抽出するかどうか、または負荷がリアクティブ負荷または回生負荷であるとき、負荷から選択されたエネルギー貯蔵要素の中にエネルギーを注入するかどうかの決定を含む。

実施形態では、制御システムはさらに、ゼロ切替回転を通した切替要素の整流を最小限にするように構成される。

実施形態では、貯蔵要素は、コンデンサである。

実施形態では、制御システムは、実行されると、１つ以上のプロセッサに負荷内の電流の形状およびレベルのうちの１つ以上のものを制御させる、複数の命令を含む非一過性メモリに結合される、１つ以上のプロセッサを含む。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、負荷内の電流のレベル、基準電流、および負荷内の電流のレベルと基準電流との間の差異に等しい電流誤差の関数として、コンバータの出力電圧レベルを制御させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、複数のセルのセル毎に貯蔵要素上の電圧を決定させ、複数のセルの貯蔵要素上の電圧に基づいて、複数のセルのセルを選択させ、選択されたセルを繰り返し切り替え、要求される出力電圧レベルおよび出力電流の調整を提供させる。

実施形態では、複数の命令は、実行されるとさらに、１つ以上のプロセッサに、選択されたセルからリアクティブ負荷または回生負荷の中にエネルギーを抽出させる。

実施形態では、複数の命令は、実行されるとさらに、１つ以上のプロセッサに、リアクティブ負荷または回生負荷から選択されたセルの中にエネルギーを抽出させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、複数の双方向スイッチの第１のサブセットを使用して、セルの第１の正／負の動作レベルのためのゼロ電圧を提供させ、複数の双方向スイッチの第２のサブセットを使用して、セルの第２の正／負の動作レベルのためのゼロ電圧を提供させる。実施形態では、第１のサブセットは、第２のサブセットと異なる。実施形態では、セルの第２の正／負の動作レベルは、セルの第１の正／負の動作レベルの直後に続く。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、基準電流信号Ｉ_ＲＥＦから実際のフィードバック電流信号Ｉ_ＲＥＡＬを減じ、電流誤差信号Ｉ_{ＥＲＲＯＲ}を生産させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、複数のヒステリシスブロックの各ヒステリシスブロックの中に電流誤差信号Ｉ_{ＥＲＲＯＲ}を入力させる。実施形態では、複数のヒステリシスブロックの各ヒステリシスブロックは、複数のヒステリシスブロックの他のヒステリシスブロックと異なる高境界（ＨＢ）閾値および低境界（ＬＢ）閾値の設定を有する。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、複数のヒステリシスブロックのヒステリシスブロック毎に、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの高境界（ＨＢ）閾値に到達すると、ヒステリシスブロックの出力値を「１」に設定させ、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの低境界（ＬＢ）閾値に到達するまで、ヒステリシスブロックの出力値を「１」に維持させ、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの低境界（ＬＢ）閾値に到達すると、ヒステリシスブロックの出力値を「０」に設定させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、複数のヒステリシスブロックのヒステリシスブロックの全ての出力値を合計し、合計状態値を生産させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、ルックアップテーブルから、合計状態値の関数として、要求される出力電圧レベルを選択させる。

実施形態では、要求される出力電圧の選択は、合計状態値および電流導関数ｄｉ／ｄｔの符号の関数である。

実施形態では、電流導関数は、実際のものまたは基準のもののうちの一方である。

実施形態では、電流導関数ｄｉ／ｄｔの符号は、合計状態値が６の値に到達した瞬間に、正と決定される。

実施形態では、電流導関数ｄｉ／ｄｔの符号は、合計状態値が１の値に到達した瞬間に、負と決定される。

本開示の実施形態は、マルチ象限マルチレベルカスケードコンバータの複数のセル上の電圧を平衡させる方法を対象とする。実施形態では、本方法は、複数のセルのセル毎に、セルの貯蔵要素上の電圧を決定するステップを含む。実施形態では、本方法はさらに、複数のセルの貯蔵要素上の電圧に基づいて、複数のセルの選択されるセルを選択するステップを含む。実施形態では、本方法はさらに、選択されたセルを繰り返し切り替え、要求される出力電圧レベルおよび出力電流の調整を提供するステップを含む。

実施形態では、本方法はさらに、選択されたセルからリアクティブ負荷または回生負荷の中にエネルギーを抽出するステップを含む。

実施形態では、本方法はさらに、リアクティブ負荷または回生負荷から選択されたセルの中にエネルギーを抽出するステップを含む。

実施形態では、貯蔵要素は、コンデンサである。

本開示の実施形態は、マルチ象限マルチレベルカスケードコンバータ内の複数のセルのセルの複数の双方向スイッチ間にエネルギーを分散させる方法を対象とする。実施形態では、本方法は、複数の双方向スイッチの第１のサブセットを使用し、セルの第１の正／負の動作レベルのためのゼロ電圧を提供するステップと、複数の双方向スイッチの第２のサブセットを使用し、セルの第２の正／負の動作レベルのためのゼロ電圧を提供するステップとを含む。実施形態では、第１のサブセットは、第２のサブセットと異なる。実施形態では、セルの第２の正／負の動作レベルは、セルの第１の正／負の動作レベルの直後に続く。

本開示の実施形態は、マルチ象限マルチレベルカスケードコンバータの要求される出力電圧レベルを選択する方法を対象とする。実施形態では、本方法は、基準電流信号Ｉ_ＲＥＦから実際のフィードバック電流信号Ｉ_ＲＥＡＬを減じ、電流誤差信号Ｉ_{ＥＲＲＯＲ}を生産するステップを含む。実施形態では、本方法はさらに、複数のヒステリシスブロックの各ヒステリシスブロックの中に電流誤差信号Ｉ_{ＥＲＲＯＲ}を入力するステップを含む。実施形態では、複数のヒステリシスブロックの各ヒステリシスブロックは、複数のヒステリシスブロックの他のヒステリシスブロックと異なる高境界（ＨＢ）閾値および低境界（ＬＢ）閾値の設定を有する。

実施形態では、本方法はさらに、複数のヒステリシスブロックのヒステリシスブロック毎に、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの高境界（ＨＢ）閾値に到達すると、ヒステリシスブロックの出力値を「１」に設定するステップを含む。

実施形態では、本方法はさらに、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの低境界（ＬＢ）閾値に到達するまで、ヒステリシスブロックの出力値を「１」に維持するステップを含む。

実施形態では、本方法はさらに、Ｉ_{ＥＲＲＯＲ}がヒステリシスブロックの低境界（ＬＢ）閾値に到達すると、ヒステリシスブロックの出力値を「０」に設定するステップを含む。

実施形態では、本方法はさらに、複数のヒステリシスブロックのヒステリシスブロックの全ての出力値を合計し、合計状態値を生産するステップを含む。

実施形態では、本方法はさらに、合計状態値に基づいて、ルックアップテーブルから要求される出力電圧レベルを選択するステップを含む。

実施形態では、要求される出力電圧を選択するステップは、合計状態値および電流導関数ｄｉ／ｄｔの符号に基づく。

実施形態では、電流導関数は、実際のものまたは基準のもののうちの一方である。

実施形態では、電流導関数ｄｉ／ｄｔの符号は、合計状態値が６の値に到達した瞬間に、正と決定される。

実施形態では、電流導関数ｄｉ／ｄｔの符号は、合計状態値が１の値に到達した瞬間に、負と決定される。

本明細書に提供される任意の実施形態に関して説明される、全ての特徴、要素、構成要素、機能、およびステップは、自由に組み合わせ可能であり、任意の他の実施形態からのものと代用可能であることが意図される。ある特徴、要素、構成要素、機能、またはステップが一実施形態のみに関して説明される場合、その特徴、要素、構成要素、機能、またはステップが、明示的に別様に記載されない限り、本明細書に説明される全ての他の実施形態と併用され得ることを理解されたい。本段落は、したがって、以下の説明が、特定の事例で、そのような組み合わせまたは代用が可能性として考えられると明示的に記載しない場合でも、随時、異なる実施形態からの特徴、要素、構成要素、機能、およびステップを組み合わせる、または一実施形態からの特徴、要素、構成要素、機能およびステップを別のものと代用する、請求項の導入のための前項および記述上の支援としての役割を果たす。特に、それぞれのそのような組み合わせおよび代用の許容性が、本説明の熟読に応じて当業者によって容易に認識されるであろうことを前提として、あらゆる可能性として考えられる組み合わせおよび代用の列挙を表現することは、過度に負担になる。

多くの事例では、エンティティが、他のエンティティに結合されているものとして本明細書に説明される。用語「結合される」および「接続される」またはそれらの形態のうちのいずれかが、本明細書で同義的に使用され、いずれの場合でも、任意の無視できない、例えば、寄生介在エンティティのない、２つのエンティティの直接結合、および１つ以上の無視できない介在エンティティを用いた２つのエンティティの間接結合に対して包括的であると理解されたい。エンティティが、ともに直接結合されているものとして示される、またはいかなる介在エンティティもの説明なくともに結合されるものとして示される場合、それらのエンティティが、文脈が明確に別様に必要としない限り、同様に、ともに間接的に結合され得ることを理解されたい。

実施形態は、種々の修正および代替形態を受け入れる余地があるが、その具体的な実施例が、図面に示され、本明細書に詳細に説明されている。しかしながら、これらの実施形態が、開示される特定の形態に限定されず、対照的に、これらの実施形態が、本開示の精神に該当する、全ての修正、均等物、および代替物を網羅すべきであることを理解されたい。さらに、実施形態の任意の特徴、機能、ステップ、または要素は、その範囲内にない特徴、機能、ステップ、または要素によって請求項の発明の範囲を定義する、負の限界と同様に、請求項内に列挙されるまたはそれに追加されてもよい。

Claims (39)

1. 負荷に接続可能なマルチ象限マルチレベルカスケードコンバータであって、
   直列に接続される複数のセルであって、
   前記複数のセルの各セルは、Ｈブリッジコンバータを表し、複数の双方向スイッチと、貯蔵要素とを備える、複数のセルと、
   前記複数のセルに結合されるヒステリシス電流制御システムであって、前記制御システムは、前記負荷内の電流の形状およびレベルのうちの１つ以上のものを制御するように構成される、ヒステリシス電流制御システムと
   を備える、マルチ象限マルチレベルカスケードコンバータ。
2. ４つの象限と、９つの出力レベルとを備える、請求項１に記載のコンバータ。
3. 直列に接続される４つのセルを備え、各セルは、４象限Ｈブリッジコンバータを表す、請求項２に記載のコンバータ。
4. 前記複数のセルの各セルは、４つの双方向スイッチと、貯蔵要素とを備える、請求項３に記載のコンバータ。
5. ２つの象限と、９つの出力レベルとを備える、請求項１に記載のコンバータ。
6. 直列に接続される４つのセルを備え、各セルは、２象限Ｈブリッジコンバータを表す、請求項５に記載のコンバータ。
7. 前記複数のセルの各セルは、２つの双方向スイッチと、２つのダイオードと、貯蔵要素とを備える、請求項６に記載のコンバータ。
8. 各双方向スイッチは、還流ダイオードを伴うＩＧＢＴまたはＭＯＳＦＥＴを備える、請求項１に記載のコンバータ。
9. 絶縁コンバータは、絶縁ＡＣ／ＤＣまたは絶縁ＤＣ／ＡＣコンバータのうちの一方である、請求項１に記載のコンバータ。
10. 電力が前記複数のセルの各セルから前記負荷まで伝達可能であり、リアクティブ負荷または回生負荷の場合では、電力が、前記負荷から前記複数のセルの各セルまで伝達可能である、請求項１に記載のコンバータ。
11. 前記負荷は、単相または多相の、抵抗および誘導負荷、または純粋なリアクティブ負荷、または回生負荷の任意のタイプのうちの１つである、請求項１−１０に記載のコンバータ。
12. 前記制御システムはさらに、前記電力セルのエネルギー貯蔵要素から前記負荷までの前記電力の伝達を生じさせるように構成される、請求項１１に記載のコンバータ。
13. 前記制御システムはさらに、前記負荷がリアクティブ負荷または回生負荷であるとき、エネルギーを前記貯蔵要素に戻すように回復させるように構成される、請求項１２に記載のコンバータ。
14. 前記制御システムはさらに、前記エネルギー貯蔵要素上の電圧を平衡させるように構成される、請求項１２に記載のコンバータ。
15. 前記電圧の平衡は、最小および最大の電圧を伴う前記エネルギー貯蔵要素の選択と、選択されたエネルギー貯蔵要素からエネルギーを抽出するかどうかの決定とを含む、請求項１４に記載のコンバータ。
16. 前記電圧の平衡は、選択されたエネルギー貯蔵要素から前記負荷の中にエネルギーを抽出するかどうか、または前記負荷がリアクティブ負荷または回生負荷であるとき、前記負荷から前記選択されたエネルギー貯蔵要素の中にエネルギーを注入するかどうかの決定を含む、請求項１５に記載のコンバータ。
17. 前記制御システムはさらに、ゼロ切替回転を通した切替要素の整流を最小限にするように構成される、請求項１２に記載のコンバータ。
18. 前記貯蔵要素は、コンデンサである、請求項１に記載のコンバータ。
19. 前記制御システムは、複数の命令を含む非一過性メモリに結合される１つ以上のプロセッサを含み、前記複数の命令は、実行されると、１つ以上のプロセッサに、前記負荷内の電流の形状およびレベルのうちの１つ以上のものを制御させる、請求項１−１８に記載のコンバータ。
20. 前記複数の命令は、実行されると、前記１つ以上のプロセッサに、前記負荷内の前記電流のレベル、基準電流、および前記負荷内の前記電流のレベルと前記基準電流との間の差異に等しい電流誤差の関数として、前記コンバータの出力電圧レベルを制御させる、請求項１９に記載のコンバータ。
21. 前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
    前記複数のセルのセル毎に貯蔵要素上の電圧を決定することと、
    前記複数のセルの貯蔵要素上の前記電圧に基づいて、前記複数のセルのセルを選択することと、
    前記選択されたセルを繰り返し切り替え、要求される出力電圧レベルおよび出力電流の調整を提供することと
    を行わせる、請求項１９に記載のコンバータ。
22. 前記複数の命令は、実行されるとさらに、前記１つ以上のプロセッサに、前記選択されたセルからリアクティブ負荷または回生負荷の中にエネルギーを抽出させる、請求項２１に記載のコンバータ。
23. 前記複数の命令は、実行されるとさらに、前記１つ以上のプロセッサに、リアクティブ負荷または回生負荷から前記選択されたセルの中にエネルギーを抽出させる、請求項２１に記載のコンバータ。
24. 前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
    前記複数の双方向スイッチの第１のサブセットを使用して、前記セルの第１の正／負の動作レベルのためのゼロ電圧を提供することと、
    前記複数の双方向スイッチの第２のサブセットを使用して、前記セルの第２の正／負の動作レベルのためのゼロ電圧を提供することと
    を行わせ、
    前記第１のサブセットは、前記第２のサブセットと異なり、前記セルの第２の正／負の動作レベルは、前記セルの第１の正／負の動作レベルの直後に続く、請求項１９に記載のコンバータ。
25. 前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
    基準電流信号Ｉ_ＲＥＦから実際のフィードバック電流信号Ｉ_ＲＥＡＬを減じ、電流誤差信号Ｉ_{ＥＲＲＯＲ}を生産することと、
    複数のヒステリシスブロックの各ヒステリシスブロックの中に前記電流誤差信号Ｉ_{ＥＲＲＯＲ}を入力することであって、前記複数のヒステリシスブロックの各ヒステリシスブロックは、前記複数のヒステリシスブロックの他のヒステリシスブロックと異なる高境界（ＨＢ）閾値および低境界（ＬＢ）閾値の設定を有する、ことと、
    前記複数のヒステリシスブロックのヒステリシスブロック毎に、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達すると、前記ヒステリシスブロックの出力値を「１」に設定することと、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達するまで、前記ヒステリシスブロックの出力値を「１」に維持することと、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達すると、前記ヒステリシスブロックの出力値を「０」に設定することと、
    前記複数のヒステリシスブロックのヒステリシスブロックの全ての出力値を合計し、合計状態値を生産することと、
    ルックアップテーブルから、前記合計状態値の関数として、前記要求される出力電圧レベルを選択することと
    を行わせる、請求項１９に記載のコンバータ。
26. 前記要求される出力電圧の選択は、前記合計状態値および電流導関数ｄｉ／ｄｔの符号の関数である、請求項２５に記載のコンバータ。
27. 前記電流導関数は、実際のものまたは基準のもののうちの一方である、請求項２６に記載のコンバータ。
28. 前記電流導関数ｄｉ／ｄｔの符号は、前記合計状態値が６の値に到達した瞬間に、正と決定される、請求項２６に記載のコンバータ。
29. 前記電流導関数ｄｉ／ｄｔの符号は、前記合計状態値が１の値に到達した瞬間に、負と決定される、請求項２６に記載のコンバータ。
30. マルチ象限マルチレベルカスケードコンバータの複数のセル上の電圧を平衡させる方法であって、
    前記複数のセルのセル毎に、前記セルの貯蔵要素上の電圧を決定することと、
    前記複数のセルの貯蔵要素上の前記電圧に基づいて、前記複数のセルの選択されるセルを選択することと、
    前記選択されたセルを繰り返し切り替え、要求される出力電圧レベルおよび出力電流の調整を提供することと
    を含む、方法。
31. 前記選択されたセルからリアクティブ負荷または回生負荷の中にエネルギーを抽出することをさらに含む、請求項３０に記載の方法。
32. リアクティブ負荷または回生負荷から前記選択されたセルの中にエネルギーを抽出することをさらに含む、請求項３０に記載の方法。
33. 前記貯蔵要素は、コンデンサである、請求項３０に記載の方法。
34. マルチ象限マルチレベルカスケードコンバータ内の複数のセルのセルの複数の双方向スイッチ間にエネルギーを分散させる方法であって、
    前記複数の双方向スイッチの第１のサブセットを使用し、前記セルの第１の正／負の動作レベルのためのゼロ電圧を提供することと、
    前記複数の双方向スイッチの第２のサブセットを使用し、前記セルの第２の正／負の動作レベルのためのゼロ電圧を提供することと
    を含み、
    前記第１のサブセットは、前記第２のサブセットと異なり、前記セルの第２の正／負の動作レベルは、前記セルの第１の正／負の動作レベルの直後に続く、方法。
35. マルチ象限マルチレベルカスケードコンバータの要求される出力電圧レベルを選択する方法であって、
    基準電流信号Ｉ_ＲＥＦから実際のフィードバック電流信号Ｉ_ＲＥＡＬを減じ、電流誤差信号Ｉ_{ＥＲＲＯＲ}を生産することと、
    複数のヒステリシスブロックの各ヒステリシスブロックの中に前記電流誤差信号Ｉ_{ＥＲＲＯＲ}を入力することであって、前記複数のヒステリシスブロックの各ヒステリシスブロックは、前記複数のヒステリシスブロックの他のヒステリシスブロックと異なる高境界（ＨＢ）閾値および低境界（ＬＢ）閾値の設定を有する、ことと、
    前記複数のヒステリシスブロックのヒステリシスブロック毎に、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達すると、前記ヒステリシスブロックの出力値を「１」に設定することと、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達するまで、前記ヒステリシスブロックの出力値を「１」に維持することと、
    Ｉ_{ＥＲＲＯＲ}が前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達すると、前記ヒステリシスブロックの出力値を「０」に設定することと、
    前記複数のヒステリシスブロックのヒステリシスブロックの全ての出力値を合計し、合計状態値を生産することと、
    前記合計状態値に基づいて、ルックアップテーブルから前記要求される出力電圧レベルを選択することと
    を含む、方法。
36. 前記要求される出力電圧を選択することは、前記合計状態値および電流導関数ｄｉ／ｄｔの符号に基づく、請求項３５に記載の方法。
37. 前記電流導関数は、実際のものまたは基準のもののうちの一方である、請求項３６に記載の方法。
38. 前記電流導関数ｄｉ／ｄｔの符号は、前記合計状態値が６の値に到達した瞬間に、正と決定される、請求項３６に記載の方法。
39. 前記電流導関数ｄｉ／ｄｔの符号は、前記合計状態値が１の値に到達した瞬間に、負と決定される、請求項３６に記載の方法。