JP2020521326A - 半導体デバイスおよび半導体デバイス形成方法 - Google Patents

Abstract

【課題】濡れ層を使用して、スケーリングされた接点を備えたｎ型カーボン・ナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）における駆動電流を増強するとともに、デバイス歩留まりを向上させるための方法およびその結果の構造を提供する。【解決手段】本発明のある実施形態では、基板の表面の上にナノチューブが形成される。ナノチューブの端部が露出されるようにしてナノチューブの上に絶縁層が形成される。ナノチューブの端部の上に低仕事関数金属が形成され、低仕事関数金属とナノチューブとの間に濡れ層が形成される。【選択図】図１

Description

本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、濡れ層を使用して、スケーリングされた接点を備えたｎ型カーボン・ナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）における駆動電流を増強するとともに、デバイス歩留まりを向上させることに関する。

最近の半導体デバイス製造プロセスでは、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが製作される。ＦＥＴデバイス構成の中には、ＦＥＴ設計にカーボン・ナノチューブ（ＣＮＴ）が組み込まれているものがある。ＣＮＴは、本質的に極薄な本体と特異な電気特性（高駆動電流、優れた電流オン／オフ比、およびバリスティック伝導のための長い平均自由行程）とをもたらし、それによって、ＣＮＴＦＥＴは１０ｎｍ未満の技術ノードの最も有望な候補の１つとなっている。ＣＮＴＦＥＴは、ＦＥＴと同様に、ゲートとソースとドレインとを含む。ＣＮＴＦＥＴでは、各ナノチューブの端がソースまたはドレインと接触するように、カーボン・ナノチューブがソース領域とドレイン領域の間に長手方向に延在している。各カーボン・ナノチューブは、ＣＮＴＦＥＴの導電媒体または「チャネル」を画定する。チャネルのゲーティングは、カーボン・ナノチューブと導電性ソース領域／ドレイン領域との接合部の障壁高さを変化させることによって行われる。

ナノチューブを有する半導体デバイスおよびその形成方法を提供する。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板の表面の上にナノチューブを形成することを含む。ナノチューブの端部が露出されるようにしてナノチューブの上に絶縁層が形成される。ナノチューブの端部の上に低仕事関数金属が形成される。低仕事関数金属とナノチューブとの間に濡れ層が形成される。

本発明の実施形態は半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板の表面の上に形成されたナノチューブを含む。ナノチューブの端部が絶縁層によって被覆されないようにして、ナノチューブの一部上に絶縁層がパターン形成される。ナノチューブの端部の上に低仕事関数金属が形成される。低仕事関数金属とナノチューブとの間に濡れ層が形成される。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板の表面の上にカーボン・ナノチューブを形成することを含む。カーボン・ナノチューブと基板との間に誘電体層が形成される。カーボン・ナノチューブの上に絶縁層が形成される。カーボン・ナノチューブの端部を露出させるように絶縁層の一部が除去され、露出させた端部の上に低仕事関数金属が形成される。低仕事関数金属とカーボン・ナノチューブの間に濡れ層が形成される。低仕事関数金属の上にキャッピング層が形成される。

本発明の実施形態は半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板の表面上に形成された誘電体層を含む。誘電体層の表面上にカーボン・ナノチューブが形成される。ナノチューブの端部が絶縁層によって被覆されないようにして、カーボン・ナノチューブの一部上に絶縁層がパターン形成される。ナノチューブの端部の上に低仕事関数金属が形成される。低仕事関数金属とナノチューブとの間に濡れ層が形成される。低仕事関数金属上にキャッピング層が形成される。

本発明の実施形態は、カーボン・ナノチューブ電界効果トランジスタの電極スタックを対象とする。電極スタックの非限定的実施例は、カーボン・ナノチューブの端部上に形成された濡れ層を含む。濡れ層上のカーボン・ナノチューブの端部の上に、低仕事関数金属が形成される。低仕事関数金属上にキャッピング層が形成される。

その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様が本明細書で詳細に説明され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。

本明細書に記載の排他的権利の詳細については、本明細書の末尾の特許請求の範囲に具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。

本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図を示す図である。 本発明の１つまたは複数の実施形態により形成された濡れ層が、ｎ型カーボン・ナノチューブの駆動電流およびデバイス歩留まりにもたらす効果を示す図である。

本明細書に示す図面は例示である。本発明の範囲から逸脱することなく、図面または本明細書に記載の作業には多くの変形があり得る。例えば、動作は異なる順序で行うことができ、または動作を追加、削除または変更することが可能である。

添付図面および本発明の実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁または３桁の参照番号が付されている。例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。

次に、本発明の態様により具体的に関連する技術の概説に移ると、本明細書で前述したように、ＣＮＴＦＥＴは１０ｎｍ未満の技術ノードの最も有望な候補の１つとして位置づけられる。しかし、ＣＮＴＦＥＴを相補型金属酸化膜半導体（ＣＭＯＳ）アーキテクチャに組み込むには課題がある。例えば、低待機電力損失のカーボン・ナノチューブ・ベースのＣＭＯＳデバイスの実装は、同等に堅牢な高パフォーマンスを有するｎ型とｐ型のＣＮＴＦＥＴの形成を必要とし、これを従来の方法を使用して実現するのは困難である。

ＣＮＴＦＥＴのタイプ（ｎ型またはｐ型）は、接点金属とカーボン・ナノチューブとの間に形成される接点の性質によって決まる。一般には、高仕事関数接点金属を使用するとｐ型挙動となり、低仕事関数接点金属を使用するとｎ型挙動となる。したがって、駆動電流の点から見たｎ型ＣＮＴＦＥＴの相対的パフォーマンスは、ｐ型ＣＮＴＦＥＴよりも悪い。ｎ型ＣＮＴＦＥＴの駆動電流を改善する従来の手法は、完全には成功していない。従来の解決策の中には、同等のｎ型挙動対ｐ型挙動を生じさせるために、誘電体パッシベーションによるデバイス・チャネルの電位工学とともに、接点における仕事関数工学を採用するものがある。しかし、このような種類の手法は、製造の複雑さを増し、デバイス歩留まりを低下させることによってデバイス・スケーリングを制限する。ｎ型ＣＮＴＦＥＴ駆動電流を増大させるための解決策はスケーラブルである必要があり、すなわち、接点長（Ｌｃ）が縮小されるにつれてデバイス歩留まりが大幅に低下してはならない。

次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、ｎ型カーボン・ナノチューブにおける駆動電流と、接点長（Ｌｃ）がスケーラブルな稼働デバイスの歩留まりの両方を向上させるように構成された方法および構造を提供する。本発明のある実施形態では、これは、ナノチューブと低仕事関数金属との間の濡れ層を使用して実現することができる。例えば、カーボン・ナノチューブ表面を良好に濡らすことが知られている金属であるチタンを濡れ層として使用することができる。本発明のある実施形態では、電極の主接点材料（例えば、ＳｃなどのＣＮＴのｎ型金属材料）の前に、濡れ層をカーボン・ナノチューブ上に付着させる。濡れ層は、カーボン・ナノチューブに対する物理的および電気的接触を向上させるとともに、カーボン・ナノチューブ／電極境界面を通した電荷担体のより効率的な注入を実現する。このようにして、濡れ層を組み込むことにより、駆動電流の増大とデバイス歩留まりの向上の両方が得られる。

次に、本発明の態様のより詳細な説明に移ると、図１は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板１０４の上に形成されたカーボン・ナノチューブ１０２を有する構造１００の断面図を示す。カーボン・ナノチューブ１０２は、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）ナノチューブ製造技術を使用して、付着、転写または成長させることができる。例えば、本発明のある実施形態では、カーボン・ナノチューブ１０２は、スピン・オン・コーティング・プロセスを使用して基板１０４上に載せられる。このコーティングの厚さは、コーティングが基板上にスピン塗布されるとカーボン・ナノチューブが平坦になりやすいように、すなわちカーボン・ナノチューブの軸が基板１０４の面に対して実質的に平行になるように、カーボン・ナノチューブの長さよりも実質的に小さいことが好ましい。本発明の他の実施形態では、カーボン・ナノチューブ１０２は、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、化学溶液付着、電気泳動析出、またはその他の同様のプロセスを使用して形成される。カーボン・ナノチューブ１０２は、０．１ｎｍないし１０ｎｍの範囲の直径を有することができる。カーボン・ナノチューブ１０２は、５ｎｍないし１ミクロン超の範囲の接点長（すなわち、カーボン・ナノチューブの、電極と接触する端部の長さ）を有することができる。例えば、カーボン・ナノチューブ１０２の接点長は、４０ｎｍまたは７５０ｎｍとすることができるが、他の長さも本発明の企図された範囲に含まれる。

基板１０４は、例えば半導体材料または導電性材料などの任意の適合する基板材料を含むことができる。半導体材料としては、単結晶Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）が含まれる。導電性材料には、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組合せが含まれる。基板１０４は、付着中または付着後に組み込まれるドーパントをさらに含むことができる。例えば、基板１０４に、付着中（その場（in-situ）ドープ）またはエピタキシ後に、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ_２、Ａｌ）を添加することによってドープすることができる。ドーパント濃度は、１×１０^１９ｃｍ^−３ないし２×１０^２１ｃｍ^−３の範囲、または１×１０^２０ｃｍ^−３と１×１０^２１ｃｍ^−３の間とすることができる。

カーボン・ナノチューブ１０２と基板１０４との間に誘電体層１０６（ゲート誘電体とも呼ばれる）を形成することができる。誘電体層１０６は、例えば、二酸化シリコン、シリコン窒化物、および高誘電率誘電材料などの任意の適合する誘電材料とすることができる。高誘電率誘電材料は、例えば、３．９、７．０または１０．０を超える誘電率を有する誘電材料とすることができる。高誘電率誘電材料の適合する材料の非限定的例としては、酸化物、窒化物、オキシ窒化物、シリケート（例えば金属シリケート）、アルミン酸塩、チタン酸塩、またはこれらの任意の組合せがある。７．０を超える誘電率を有する高誘電率誘電材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、オキシ窒化ハフニウム・シリコン、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、酸化ジルコニウム・シリコン、オキシ窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、酸化チタン・バリウム、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、および鉛亜鉛ニオブ酸塩などの金属酸化物があるが、これらには限定されない。高誘電率誘電材料は、例えばランタンおよびアルミニウムなどのドーパントをさらに含むことができる。誘電体層１０６は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、ＰＶＤ、化学溶液付着、またはその他の同様のプロセスなどの任意の適合する付着プロセスによって形成することができる。

図２に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、カーボン・ナノチューブ１０２と誘電体層１０６との上に絶縁層２００を形成した後の構造１００の断面図を示す。絶縁層２００は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯ_ｘＮ_ｙおよびこれらの組合せなどの誘電材料を含むことができる。誘電材料は、約７未満、約５未満、またはさらに約２．５未満の誘電率を有する低誘電率材料とすることができる。絶縁層２００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着またはその他の同様のプロセスなどの知られている付着プロセスを使用して形成することができる。

カーボン・ナノチューブ１０２の端部を露出させるように絶縁層２００がパターン形成される。本発明のある実施形態では、ソース・トレンチ／ドレイン・トレンチ２０２を形成するように、絶縁層２００の一部が除去される。ソース・トレンチ／ドレイン・トレンチ２０２は、ソース／ドレイン接点領域を画定する。パターン形成された絶縁層２００は、（図４に示すように）ナノチューブ／金属境界面における低仕事関数金属４００（接点金属）の酸化を防止する。絶縁層２００は、例えば、ウェット・エッチングまたはドライ・エッチングあるいはその組合せを使用してパターン形成することができる。本発明のある実施形態では、絶縁層２００は、絶縁層２００の表面上にスピン塗布することができ、電子ビーム・リソグラフィによってパターン形成することができる、水素シルセスキオキサン（ＨＳＱ）を使用してパターン形成される。次に、パターンを絶縁層２００に転写することができる。

図３に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、カーボン・ナノチューブ１０２の露出端部上と誘電体層１０６の一部上に濡れ層３００を形成した後の構造１００の断面図を示す。濡れ層３００の材料は、濡れ層３００がカーボン・ナノチューブ１０２の表面と良好に物理的および電気的に接触するように選択される。例えば、濡れ層３００は、カーボン・ナノチューブ表面を濡らすことが知られている任意の適合する金属または金属材料を含み得る。本発明のある実施形態では、濡れ層３００は、チタン、ニッケルまたはパラジウムを含む。

濡れ層３００は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、スパッタリングまたはこれらの組合せによって付着させることができる。濡れ層３００は、任意の望ましい厚さに形成することができる。本発明のある実施形態では、濡れ層３００は、ソース・トレンチ／ドレイン・トレンチ２０２を部分的に満たす。本発明のある実施形態では、濡れ層３００は、約０．１ｎｍないし約２ｎｍの厚さに形成される。本発明のある実施形態では、濡れ層３００は、（図４に示すような）低仕事関数金属４００および（図５に示すような）キャッピング層５００とともに同時形成される。このようにして濡れ層３００を同時形成すると、異なる付着システムを別個に使用して濡れ層３００を形成することによって実現可能な最大駆動電流と比較して、最終的なデバイス駆動電流が増大するので有利である。

図４に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、カーボン・ナノチューブ１０２の露出端部上と誘電体層１０６の一部上とに低仕事関数金属４００を形成した後の構造１００の断面図を示す。本明細書で前述したように、低仕事関数金属４００は、ＣＮＴＦＥＴにおけるｎ型挙動を促す。低仕事関数金属４００は、例えばスカンジウム、カルシウム、カリウム、ナトリウム、エルビウムなど、ｎ型ＣＮＴＦＥＴの任意の適合する材料からなることができる。

低仕事関数材料４００（接点電極とも呼ばれる）は、例えば知られている電子ビーム技術またはフォトリソグラフィ技術を使用してパターン形成される。例えば、本発明のある実施形態では、低仕事関数金属４００は、電子ビーム・リソグラフィとともにポリメチル・メタクリレート（ＰＭＭＡ）レジストを使用して形成される。本発明のある実施形態では、低仕事関数金属４００は、ソース・トレンチ／ドレイン・トレンチ２０２の残りの部分を充填するように濡れ層３００上に形成される。本発明のある実施形態では、低仕事関数金属４００は、約１ｎｍないし約５０ｎｍの厚さに形成されるが、他の厚さも本発明の企図された範囲に含まれる。本発明のある実施形態では、低仕事関数金属４００はソース・トレンチ／ドレイン・トレンチ２０２中に過剰充填されて、絶縁層２００の表面の上方に余剰物を形成する。

図５に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、低仕事関数金属４００の上にキャッピング層５００を形成した後の構造１００の断面図を示す。キャッピング層５００は、低仕事関数金属４００上に付着させることができ、環境（すなわち水および酸素）と低仕事関数金属４００との有害な反応（例えば酸化）を防止する役割を果たす、任意の不活性金属を含むことができる。例えば、キャッピング層５００は、金、パラジウム、チタン、またはアルミニウムを含むことができる。キャッピング層５００は、低仕事関数金属４００と同じ厚さまたは異なる厚さに形成することができる。本発明のある実施形態では、キャッピング層５００は、約１ｎｍないし約５０ｎｍの厚さに形成されるが、他の厚さも本発明の企図された範囲に含まれる。図５に示すように、完成したＣＮＴＦＥＴは、ソースおよびドレインの役割を果たす低仕事関数金属４００（接点電極）と、ゲートの役割を果たす導電性基板１０４とを含む。

図６に、本発明の１つまたは複数の実施形態による半導体デバイスを形成する方法を示す流れ図６００を示す。ブロック６０２に示すように、基板の表面の上にナノチューブが形成される。ナノチューブは、１つまたは複数の実施形態による図１に示すカーボン・ナノチューブ１０２と同様にして形成することができる。

ブロック６０４に示すように、ナノチューブの上に絶縁層が形成される。絶縁層は、図２に示す絶縁層２００と同様にして形成することができる。ブロック６０６に示すように、ナノチューブの端部が露出される。本明細書で前述したように、ナノチューブの端部を露出させるように絶縁層をパターン形成することができる。

ブロック６０８に示すように、ナノチューブの端部の上に低仕事関数金属が形成される。低仕事関数金属は、図４に示す低仕事関数金属４００と同様にして形成することができる。本明細書で前述したように、低仕事関数金属は、例えばスカンジウムなどの、ｎ型ＣＮＴＦＥＴの任意の適合する材料を含むことができ、約１ｎｍないし約５０ｎｍの厚さを有することができる。

ブロック６１０に示すように、低仕事関数金属とナノチューブとの間に濡れ層が形成される。濡れ層は、図３に示す濡れ層３００と同様にして形成することができる。本明細書で前述したように、濡れ層の材料は、濡れ層がナノチューブの表面と良好に物理的および電気的に接触するように選択される。本発明のある実施形態では、濡れ層は約０．１ｎｍないし約１ｎｍの厚さを有するチタンを含む。

図７に、本発明の１つまたは複数の実施形態により形成された濡れ層が、ｎ型カーボン・ナノチューブの駆動電流とデバイス歩留まりとにもたらす効果を示す。すべてのデバイスをスカンジウム／金電極スタックを備えて形成し、チャネル長を約４０ｎｍに制御した。図７に示すように、濡れ層は平均駆動電流を約０．４６μＡから約０．７７μＡに向上させる。濡れ層はデバイス歩留まりも向上させ、濡れ層なしで動作するデバイスでは３６７個中８１個の歩留まりであり、濡れ層を備えて動作するデバイスでは３６７個中２２６個の歩留まりである。

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば，上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係は、向きが変更されても記載されている機能が維持される場合、向きには依存しない。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合されている」という用語およびその変形は、２つの要素間の連絡経路を有することを説明するものであり、それらの要素間に介在要素／接続部がない、要素間の直接的接続を含意しない。これらの変形はすべて本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、品目または装置に固有の他の要素を含み得る。

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。

以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「〜の上に（ａｔｏｐ）」、「〜上に（ｏｎ ｔｏｐ）」、「〜の上に位置する」または「〜上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本出願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。

例えば「第２の要素に対して選択的な第１の要素」などの、「〜に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。

「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。

「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶材料）の、別の半導体材料（結晶材料）の付着面上での成長であって、成長させる半導体材料（結晶オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシ成長半導体材料は、そのエピタキシ成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシ成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシ成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させないことが可能である。

本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組合せは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組合せは、半導体（例えばシリコン）基板上で、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料を曝すことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。

例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。

Claims (25)

1. 半導体デバイスを形成する方法であって、
   基板の表面の上にナノチューブを形成することと、
   前記ナノチューブの上に絶縁層を形成することと、
   前記ナノチューブの端部を露出させることと、
   前記ナノチューブの前記端部の上に低仕事関数金属を形成することと、
   前記低仕事関数金属と前記ナノチューブとの間に濡れ層を形成することと
   を含む、方法。
2. 前記ナノチューブと前記基板との間に誘電体層を形成することをさらに含む、請求項１に記載の方法。
3. 前記低仕事関数金属の上にキャッピング層を形成することをさらに含む、請求項１に記載の方法。
4. 前記ナノチューブはカーボン・ナノチューブを含む、請求項１に記載の方法。
5. 前記基板はドープ・シリコンまたは金属を含む、請求項１に記載の方法。
6. 前記絶縁層はシリコン窒化物を含む、請求項１に記載の方法。
7. 前記低仕事関数金属はスカンジウムを含む、請求項１に記載の方法。
8. 前記低仕事関数金属は１０ｎｍないし５０ｎｍの厚さをさらに含む、請求項７に記載の方法。
9. 前記濡れ層はチタンを含む、請求項１に記載の方法。
10. 前記濡れ層は０．１ｎｍないし１ｎｍの厚さをさらに含む、請求項９に記載の方法。
11. 前記誘電体層は二酸化シリコンを含む、請求項２に記載の方法。
12. 前記キャッピング層は金を含む、請求項３に記載の方法。
13. 前記キャッピング層は１０ｎｍないし５０ｎｍの厚さをさらに含む、請求項１２に記載の方法。
14. 前記濡れ層はチタンを含み、前記低仕事関数金属はスカンジウムを含み、前記キャッピング層は金を含む、請求項３に記載の方法。
15. 基板の表面の上のナノチューブと、
    前記ナノチューブの端部が絶縁層によって被覆されないようにして前記ナノチューブの一部上にパターン形成された絶縁層と、
    前記ナノチューブの前記端部の上の低仕事関数金属と、
    前記低仕事関数金属と前記ナノチューブとの間の濡れ層と
    を含む、半導体デバイス。
16. 前記ナノチューブと前記基板との間に誘電体層をさらに含む、請求項１５に記載の半導体デバイス。
17. 前記低仕事関数金属の上に形成されたキャッピング層をさらに含む、請求項１５に記載の半導体デバイス。
18. カーボン・ナノチューブ電界効果トランジスタを形成する方法であって、
    基板の表面の上にカーボン・ナノチューブを形成することと、
    前記カーボン・ナノチューブと前記基板との間に誘電体層を形成することと、
    前記カーボン・ナノチューブの上に絶縁層を形成することと、
    前記カーボン・ナノチューブの端部を露出させるように前記絶縁層の一部を除去することと、
    前記カーボン・ナノチューブの前記端部の上に低仕事関数金属を形成することと、
    前記低仕事関数金属と前記カーボン・ナノチューブとの間に濡れ層を形成することと、
    前記低仕事関数金属の上にキャッピング層を形成することと
    を含む、方法。
19. 前記濡れ層はチタンを含み、前記低仕事関数金属はスカンジウムを含み、前記キャッピング層は金を含む、請求項１８に記載の方法。
20. 基板の表面上の誘電体層と、
    前記誘電体層の表面上のカーボン・ナノチューブと、
    前記カーボン・ナノチューブの端部が絶縁層によって被覆されないようにして前記カーボン・ナノチューブの一部上にパターン形成された絶縁層と、
    前記ナノチューブの前記端部の上の低仕事関数金属と、
    前記低仕事関数金属と前記ナノチューブとの間の濡れ層と、
    前記低仕事関数金属上のキャッピング層と
    を含む、半導体デバイス。
21. 前記濡れ層はチタンを含む、請求項２０に記載の半導体デバイス。
22. 前記濡れ層は０．１ｎｍないし１ｎｍの厚さをさらに含む、請求項２１に記載の半導体デバイス。
23. カーボン・ナノチューブ電界効果トランジスタの電極スタックであって、
    カーボン・ナノチューブの端部上に形成された濡れ層と、
    前記濡れ層上の前記カーボン・ナノチューブの前記端部の上に形成された低仕事関数金属と、
    前記低仕事関数金属上に形成されたキャッピング層と
    を含む、電極スタック。
24. 前記濡れ層はチタンを含む、請求項２３に記載の電極スタック。
25. 前記濡れ層は０．１ｎｍないし１ｎｍの厚さをさらに含む、請求項２４に記載の電極スタック。