DE112018001069B4 - Verfahren zum Ausbilden einer Halbleitereinheit und Halbleitereinheit - Google Patents

Verfahren zum Ausbilden einer Halbleitereinheit und Halbleitereinheit Download PDF

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Abstract

Verfahren (600) zum Ausbilden einer Halbleitereinheit, wobei das Verfahren aufweist:Ausbilden (602) einer Nanoröhre (102) über einer Fläche eines Substrats (104);Ausbilden (604) einer Isolationsschicht (200) über der Nanoröhre;Freilegen (606) von Endabschnitten der Nanoröhre;Ausbilden (608) einer Benetzungsschicht (300) auf den Endabschnitten der Nanoröhre;Ausbilden (610) eines Metalls (400) mit niedriger Austrittsarbeit auf der Benetzungsschicht über den Endabschnitten der Nanoröhre; undAusbilden einer Deckschicht (500) über dem Metall mit niedriger Austrittsarbeit,wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf Fertigungsverfahren und resultierende Strukturen für Halbleitereinheiten. Genauer gesagt, die vorliegende Erfindung bezieht sich auf ein Steigern eines Ansteuerungsstroms und ein Erhöhen einer Einheitenausbeute bei n-Kohlenstoff-Nanoröhren-Feldeffekttransistoren (carbon nanotube field effect transistors, CNT-FETs) mit skalierten Kontakten mithilfe einer Benetzungsschicht.
  • Bei heutigen Prozessen zur Fertigung von Halbleitereinheiten wird eine große Anzahl von Halbleitereinheiten wie zum Beispiel Feldeffekttransistoren (field effect transistors, FETs) auf einem einzigen Wafer gefertigt. Bei einigen Gestaltungen von FET-Einheiten werden Kohlenstoff-Nanoröhren (CNTs) in die FET-Konstruktion einbezogen. CNTs stellen einen intrinsisch extrem dünnen Körper und außergewöhnliche elektrische Eigenschaften (z.B. hohe Ansteuerungsströme, überlegene Strom-Ein-/Aus-Verhältnisse und eine große mittlere freie Weglänge für einen ballistischen Transport) bereit, wodurch CNT-FETs zu den vielversprechendsten Kandidaten für den Technologieknoten unterhalb von 10 nm zählen. CNT-FETs beinhalten wie herkömmliche FETs ein Gate, eine Source und einen Drain. In einem CNT-FET erstrecken sich Kohlenstoff-Nanoröhren in der Längsrichtung so zwischen Source- und Drain-Bereichen, dass die Enden jeder Nanoröhre mit der Source oder dem Drain in Kontakt stehen. Die Kohlenstoff-Nanoröhren definieren jeweils ein leitfähiges Medium oder einen „Kanal“ für den CNT-FET. Eine Gate-Steuerung des Kanals erfolgt durch Modulation der Barrierenhöhen der Übergänge zwischen den Kohlenstoff-Nanoröhren und den leitfähigen Source-/Drain-Bereichen.
  • Die US 2013 / 0 087 767 A1 betrifft eine Struktur, Struktur, aufweisend: ein Substrat, welches eine Kohlenstoff-Nanoröhre aufweist, die über einer Fläche des Substrats angeordnet ist, wobei die Kohlenstoff-Nanoröhre teilweise innerhalb einer elektrisch isolierenden Schutzschicht angeordnet ist; einen Gate-Stapel, welcher über dem Substrat angeordnet ist, wobei ein erster Abschnitt einer Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, durch den Gate-Stapel führt, wobei der Gate-Stapel den ersten Abschnitt der Länge der Kohlenstoff-Nanoröhre vollumfänglich umschließt und wobei der erste Abschnitt der Länge einen Kanal definiert; einen Source-Kontakt, welcher in Nachbarschaft zu einer ersten Seite des Gate-Stapels angeordnet ist, wobei ein zweiter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Source-Kontakt verbunden ist; und einen Drain-Kontakt, der in Nachbarschaft zu einer zweiten, gegenüber liegenden Seite des Gate-Stapels angeordnet ist, wobei ein dritter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Drain-Kontakt verbunden ist, wobei der Gate-Stapel, der Source-Kontakt und der Drain-Kontakt innerhalb der elektrisch isolierenden Schutzschicht und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht enthalten sind, welche über der elektrisch isolierenden Schutzschicht angeordnet ist.
  • Die US 2013 / 0 059 134 A1 betrifft ein Verfahren zur leitfähigen Kopplung einer Kohlenstoff-Nanostruktur und einer Metallelektrode, umfassend: a. Anordnen einer Kohlenstoff-Nanostruktur auf einem Substrat; b. Abscheiden einer kohlenstoffhaltigen Schicht auf der Kohlenstoff-Nanostruktur; und c) Abscheidung einer Metallelektrode auf der kohlenstoffhaltigen Schicht. Die Metallelektrode umfasst eine metallvermittelte Schicht oder eine Metallcarbid-vermittelte Schicht. Die Metallelektrode ist ein Material, das aus der Gruppe ausgewählt ist, die aus Au, Pt, Pd, W, AI, Ta, Ca, Cu, Y und Sc besteht. Die metallvermittelte Schicht ist ein Material ist, das aus der Gruppe ausgewählt ist, die aus Ni, Co, Fe, Cr, Ti, Nb, Zr, Hf, V, Ta, Mo und Cu besteht.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren nach Anspruch 1 zum Fertigen einer Halbleitereinheit. Zu einem nichtbeschränkenden Beispiel für das Verfahren zählt ein Ausbilden einer Nanoröhre über einer Fläche eines Substrats. Eine Isolationsschicht wird so über der Nanoröhre ausgebildet, dass Endabschnitte der Nanoröhre freiliegen. Ein Metall mit niedriger Austrittsarbeit wird über den Endabschnitten der Nanoröhre ausgebildet. Eine Benetzungsschicht wird zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre ausgebildet.
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitereinheit nach Anspruch 10. Zu einem nichtbeschränkenden Beispiel für die Halbleitereinheit zählt eine über einer Fläche eines Substrats ausgebildete Nanoröhre. Eine Isolationsschicht ist auf Abschnitten der Nanoröhre so strukturiert, dass Endabschnitte der Nanoröhre nicht durch die Isolationsschicht bedeckt sind. Ein Metall mit niedriger Austrittsarbeit ist über den Endabschnitten der Nanoröhre ausgebildet. Eine Benetzungsschicht ist zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre ausgebildet.
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren nach Anspruch 12 zum Fertigen einer Halbleitereinheit wie eines Kohlenstoff-Nanoröhren-Feldeffekttransistors. Zu einem nichtbeschränkenden Beispiel für das Verfahren zählt ein Ausbilden einer Kohlenstoff-Nanoröhre über einer Fläche eines Substrats. Eine dielektrische Schicht wird zwischen der Kohlenstoff-Nanoröhre und dem Substrat ausgebildet. Eine Isolationsschicht wird über der Kohlenstoff-Nanoröhre ausgebildet. Abschnitte der Isolationsschicht werden entfernt, um Endabschnitte der Kohlenstoff-Nanoröhre freizulegen, und ein Metall mit niedriger Austrittsarbeit wird über den freiliegenden Endabschnitten ausgebildet. Eine Benetzungsschicht wird zwischen dem Metall mit niedriger Austrittsarbeit und der Kohlenstoff-Nanoröhre ausgebildet. Eine Deckschicht wird über dem Metall mit niedriger Austrittsarbeit ausgebildet.
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitereinheit nach Anspruch 13. Zu einem nichtbeschränkenden Beispiel für die Halbleitereinheit zählt eine dielektrische Schicht, die auf einer Fläche eines Substrats ausgebildet ist. Eine Kohlenstoff-Nanoröhre ist auf einer Fläche der dielektrischen Schicht ausgebildet. Eine Isolationsschicht ist auf Abschnitten der Kohlenstoff-Nanoröhre so strukturiert, dass Endabschnitte der Nanoröhre nicht durch die Isolationsschicht bedeckt sind. Ein Metall mit niedriger Austrittsarbeit ist über den Endabschnitten der Nanoröhre ausgebildet. Eine Benetzungsschicht ist zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre ausgebildet. Eine Deckschicht ist auf dem Metall mit niedriger Austrittsarbeit ausgebildet.
  • Ausführungsformen der Erfindung beziehen sich auf einen Elektrodenstapel eines Kohlenstoff-Nanoröhren-Feldeffekttransistors nach Anspruch 15. Ein nichtbeschränkendes Beispiel für den Elektrodenstapel beinhaltet eine Benetzungsschicht, die auf einem Endabschnitt einer Kohlenstoff-Nanoröhre ausgebildet ist. Ein Metall mit niedriger Austrittsarbeit ist über dem Endabschnitt der Kohlenstoff-Nanoröhre auf der Benetzungsschicht ausgebildet. Eine Deckschicht ist auf dem Metall mit niedriger Austrittsarbeit ausgebildet.
  • Zusätzliche technische Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung umgesetzt. Ausführungsformen und Aspekte der Erfindung werden hierin ausführlich beschrieben und werden als Teil des beanspruchten Gegenstandes betrachtet. Zum besseren Verständnis sei auf die ausführliche Beschreibung und auf die Zeichnungen verwiesen.
  • Figurenliste
  • Die Besonderheiten der hierin beschriebenen Exklusivrechte werden in den Ansprüchen am Ende der Beschreibung genau dargelegt und ausdrücklich beansprucht. Die obigen und sonstige Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich, in denen:
    • 1 eine Querschnittansicht einer Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 2 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 4 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 6 einen Ablaufplan darstellt, der ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht; und
    • 7 die Wirkung einer gemäß einer oder mehreren Ausführungsformen der Erfindung ausgebildeten Benetzungsschicht auf Ansteuerungsströme und Einheitenausbeuten für n-Kohlenstoff-Nanoröhren darstellt.
  • Die hierin dargestellten Schaubilder dienen der Veranschaulichung. Es sind viele Varianten dieses Schaubildes oder der darin beschriebenen Vorgänge möglich, ohne vom Umfang der Erfindung abzuweichen. Die Vorgänge können beispielsweise in einer abweichenden Reihenfolge durchgeführt werden, oder es können Vorgänge hinzugefügt, weggelassen oder modifiziert werden.
  • In den beigefügten Figuren und der folgenden ausführlichen Beschreibung der Ausführungsformen der Erfindung sind die verschiedenen in den Figuren veranschaulichten Elemente mit zwei- oder dreistelligen Bezugszeichen versehen. Mit wenigen Ausnahmen entsprechen die am weitesten links stehenden Ziffern jedes Bezugszeichens der Figur, in der dessen Element zuerst veranschaulicht wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Der Kürze halber werden herkömmliche Techniken im Zusammenhang mit einer Fertigung von Halbleitereinheiten und integrierten Schaltungen (integrated circuit, IC) hierin möglicherweise nicht ausführlich beschrieben. Darüber hinaus können die verschiedenen hierin beschriebenen Aufgaben und Prozessschritte in eine umfassendere Prozedur oder einen umfassenderen Prozess mit zusätzlichen Schritten oder Funktionen integriert werden, die hierin nicht ausführlich beschrieben werden. Im Besonderen sind verschiedene Schritte bei der Fertigung von Halbleitereinheiten und ICs auf Grundlage von Halbleitern allgemein bekannt, und daher werden der Kürze halber zahlreiche herkömmliche Schritte hierin lediglich kurz erwähnt oder vollständig weggelassen, ohne die allgemein bekannten Einzelheiten der Prozesse bereitzustellen.
  • Es folgt eine Übersicht über Technologien, die im Besonderen für Aspekte der vorliegenden Erfindung relevant sind, wobei, wie zuvor hierin angemerkt, CNT-FETs zu den vielversprechendsten Kandidaten für den Technologieknoten unterhalb von 10 nm zählen. Es bestehen jedoch Probleme beim Integrieren von CNT-FETs in die Architektur von komplementären Metalloxid-Halbleitern (complementary metal oxide semiconductor, CMOS). Beispielsweise erfordert das Implementieren einer CMOS-Einheit auf Grundlage von Kohlenstoff-Nanoröhren mit geringer Verlustleistung im Bereitschaftszustand das Ausbilden von n- und p-CNT-FETs mit vergleichsweise robuster, hoher Leistungsfähigkeit, was mithilfe herkömmlicher Verfahren schwierig zu erreichen ist.
  • Der Typ des CNT-FET (n oder p) wird durch die Art des Kontakts bestimmt, der zwischen dem Kontaktmetall und der Kohlenstoff-Nanoröhre ausgebildet wird. Im Allgemeinen führt die Verwendung eines Kontaktmetalls mit hoher Austrittsarbeit zu einem p-Verhalten, wohingegen die Verwendung eines Kontaktmetalls mit niedriger Austrittsarbeit zu einem n-Verhalten führt. Dementsprechend ist die relative Leistungsfähigkeit von n-CNT-FETs im Hinblick auf einen Ansteuerungsstrom schlechter als ihre p-Entsprechungen. Herkömmliche Ansätze zum Verbessern des Ansteuerungsstroms von n-CNT-FETs waren nicht ganz erfolgreich. Einige herkömmliche Lösungen setzen Austrittsarbeitstechniken an dem Kontakt zusammen mit Potentialtechniken des Einheitenkanals durch dielektrische Passivierung ein, um ein vergleichbares n- und p-Verhalten zu erzeugen. Diese Arten von Ansätzen begrenzen jedoch eine Skalierung von Einheiten durch Erhöhen der Komplexität der Fertigung und Verringern der Einheitenausbeute. Lösungen zum Erhöhen des Ansteuerungsstroms bei n-CNT-FETs sollten skalierbar sein, d.h., die Einheitenausbeute sollte sich mit zunehmender Kontaktlänge (contact length, Lc) nicht wesentlich verschlechtern.
  • Es folgt eine Übersicht über Aspekte der vorliegenden Erfindung, wobei eine oder mehrere Ausführungsformen der Erfindung Verfahren und Strukturen bereitstellen, die dazu gestaltet sind, sowohl den Ansteuerungsstrom bei n-Kohlenstoff-Nanoröhren als auch die Ausbeute von funktionsfähigen Einheiten zu erhöhen, in denen die Kontaktlängen (Lc) skaliert sind. Bei einigen Ausführungsformen der Erfindung kann dies mithilfe einer Benetzungsschicht zwischen der Nanoröhre und dem Kontaktmetall mit niedriger Austrittsarbeit erzielt werden. Beispielsweise kann Titan, ein Metall, das dafür bekannt ist, eine Kohlenstoff-Nanoröhrenfläche gut zu benetzen, als Benetzungsschicht verwendet werden. Bei einigen Ausführungsformen der Erfindung wird die Benetzungsschicht vor dem Hauptkontaktmaterial der Elektrode (z.B. einem n-CNT-Metallmaterial wie etwa Sc) auf der Kohlenstoff-Nanoröhrenfläche abgeschieden. Die Benetzungsschicht verbessert einen physischen und elektrischen Kontakt mit der Kohlenstoff-Nanoröhre und stellt eine effizientere Injektion von Ladungsträgern durch die Kohlenstoff-Nanoröhren-/Elektroden-Grenzfläche bereit. Auf diese Weise führt die Einbindung der Benetzungsschicht sowohl zu einem höheren Ansteuerungsstrom als auch zu einer verbesserten Einheitenausbeute.
  • Es folgt eine ausführlichere Beschreibung von Aspekten der vorliegenden Erfindung, wobei 1 eine Querschnittansicht einer Struktur 100 mit einer Kohlenstoff-Nanoröhre 102 darstellt, die während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung über einem Substrat 104 ausgebildet worden ist. Die Kohlenstoff-Nanoröhre 102 kann mithilfe bekannter Front-End-of-Line(FEOL)-Nanoröhren-Fertigungstechniken abgeschieden, übertragen oder aufgewachsen werden. Beispielsweise wird die Kohlenstoff-Nanoröhre 102 bei einigen Ausführungsformen der Erfindung mithilfe eines Aufschleuderbeschichtungsprozesses auf dem Substrat 104 platziert. Die Dicke dieser Beschichtung ist bevorzugt wesentlich geringer als die Länge der Kohlenstoff-Nanoröhren, sodass die Kohlenstoff-Nanoröhren tendenziell flach, d.h., mit ihren Achsen im Wesentlichen parallel zu der Ebene des Substrats 104, liegen, wenn die Beschichtung auf das Substrat aufgeschleudert wird. Bei sonstigen Ausführungsformen der Erfindung wird die Kohlenstoff-Nanoröhre 102 mithilfe von CVD, plasmaunterstützter CVD (plasma enhanced CVD, (PECVD)), chemischer Lösungsabscheidung, elektrophoretischer Abscheidung oder sonstiger derartiger Prozesse ausgebildet. Die Kohlenstoff-Nanoröhre 102 kann einen Durchmesser im Bereich von 0,1 nm bis 10 nm aufweisen. Die Kohlenstoff-Nanoröhre 102 kann eine Kontaktlänge (d.h., die Länge eines Endes der Kohlenstoff-Nanoröhre, das mit einer Elektrode in Kontakt steht) im Bereich von 5 nm bis mehr als einem Mikrometer aufweisen. Beispielsweise kann die Kontaktlänge der Kohlenstoff-Nanoröhre 102 40 nm oder 750 nm betragen, wenngleich sonstige Längen innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen.
  • Das Substrat 104 kann ein beliebiges geeignetes Substratmaterial wie zum Beispiel ein Halbleiter- oder ein leitendes Material beinhalten. Zu Halbleitermaterialien zählen monokristallines Si, SiGe, SiC, ein Ill-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder ein Halbleiter-auf-Isolator (semiconductor-on-insulator, SOI). Zu leitenden Materialien zählen Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein leitendes Metallverbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), leitfähiger Kohlenstoff, Graphen oder eine beliebige geeignete Kombination dieser Materialien. Das Substrat 104 kann des Weiteren Dotierstoffe beinhalten, die während oder nach der Abscheidung eingebracht werden. Beispielsweise kann das Substrat 104 während der Abscheidung dotiert (in-situ dotiert) werden oder im Anschluss an die Epitaxie dotiert werden, indem n-Dotierstoffe (z.B. As, P, Sb) oder p-Dotierstoffe (z.B. Ga, B, BF2, Al) zugegeben werden. Die Dotierstoffkonzentration kann von 1×1019 cm-3 bis 2×1021 cm-3 oder zwischen 1×1020 cm-3 und 1×1021 cm-3 betragen.
  • Eine dielektrische Schicht 106 (die auch als Gate-Dielektrikum bekannt ist) kann zwischen der Kohlenstoff-Nanoröhre 102 und dem Substrat 104 ausgebildet werden. Bei der dielektrischen Schicht 106 kann es sich um ein beliebiges geeignetes dielektrisches Material wie zum Beispiel Siliciumdioxid, Siliciumnitrid und ein dielektrisches High-k-Material handeln. Bei dem dielektrischen High-k-Material kann es sich um ein dielektrisches Material mit einer Dielektrizitätskonstanten von mehr als beispielsweise 3,9, 7,0 oder 10,0 handeln. Zu nichtbeschränkenden Beispielen für geeignete Materialien für das dielektrische High-k-Material zählen Oxide, Nitride, Oxynitride, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder eine beliebige Kombination von diesen. Zu Beispielen für dielektrische High-k-Materialien mit einer Dielektrizitätskonstanten von mehr als 7,0 zählen Metalloxide wie etwa Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, ohne auf diese beschränkt zu sein. Die dielektrischen High-k-Materialien können des Weiteren Dotierstoffe wie zum Beispiel Lanthan und Aluminium beinhalten. Die dielektrische Schicht 106 kann durch beliebige geeignete Abscheidungsprozesse, zum Beispiel CVD, PECVD, ALD, Bedampfung, PVD, chemische Lösungsabscheidung oder sonstige derartige Prozesse ausgebildet werden.
  • 2 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden einer Isolationsschicht 200 über der Kohlenstoff-Nanoröhre 102 und der dielektrischen Schicht 106 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die Isolationsschicht 200 kann ein dielektrisches Material wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy und Kombinationen von diesen beinhalten. Bei dem dielektrischen Material kann es sich um ein Low-k-Material mit einer Dielektrizitätskonstanten von weniger als etwa 7, weniger als etwa 5 oder gar weniger als etwa 2,5 handeln. Die Isolationsschicht 200 kann mithilfe bekannter Abscheidungsprozesse wie zum Beispiel einer CVD, PECVD, ALD, PVD, einer chemischen Lösungsabscheidung oder sonstigen derartigen Prozessen ausgebildet werden.
  • Die Isolationsschicht 200 wird strukturiert, um Endabschnitte der Kohlenstoff-Nanoröhre 102 freizulegen. Bei einigen Ausführungsformen der vorliegenden Erfindung werden Abschnitte der Isolationsschicht 200 entfernt, um Source-/Drain-Gräben 202 auszubilden. Die Source-/Drain-Gräben 202 definieren die Source-/Drain-Kontaktbereiche. Die strukturierte Isolationsschicht 200 verhindert eine Oxidation des Metalls mit niedriger Austrittsarbeit 400 (des Kontaktmetalls) an der Nanoröhren-/Metall-Grenzfläche (wie in 4 dargestellt). Die Isolationsschicht 200 kann zum Beispiel mithilfe einer Nassätzung, einer Trockenätzung oder mit einer Kombination von diesen strukturiert werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Isolationsschicht 200 mit Wasserstoff-Silsesquioxan (HSQ) strukturiert, das auf eine Fläche der Isolationsschicht 200 aufgeschleudert und durch Elektronenstrahl-Lithographie strukturiert werden kann. Die Struktur kann anschließend in die Isolationsschicht 200 übertragen werden.
  • 3 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden einer Benetzungsschicht 300 auf den freiliegenden Endabschnitten der Kohlenstoff-Nanoröhre 102 und auf Abschnitten der dielektrischen Schicht 106 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Ein Material der Benetzungsschicht 300 wird so gewählt, dass die Benetzungsschicht 300 einen guten physischen und elektrischen Kontakt mit einer Fläche der Kohlenstoff-Nanoröhre 102 herstellt. Beispielsweise kann die Benetzungsschicht 300 ein beliebiges geeignetes Metall oder Metallmaterial beinhalten, das dafür bekannt ist, eine Kohlenstoff-Nanoröhrenfläche zu benetzen. Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet die Benetzungsschicht 300 Titan, Nickel oder Palladium.
  • Die Benetzungsschicht 300 kann durch einen beliebigen geeigneten Abscheidungsprozess, zum Beispiel CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahlverdampfung, Sputtern oder durch Kombinationen von diesen abgeschieden werden. Die Benetzungsschicht 300 kann bis zu einer beliebigen erwünschten Dicke ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung füllt die Benetzungsschicht 300 die Source-/Drain-Gräben 202 zum Teil. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Benetzungsschicht 300 bis zu einer Dicke von etwa 0,1 nm bis etwa 2 nm ausgebildet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Benetzungsschicht 300 gemeinsam mit dem Metall 400 mit niedriger Austrittsarbeit (wie in 4 dargestellt) und der Deckschicht 500 (wie in 5 dargestellt) ausgebildet. Ein gemeinsames Ausbilden der Benetzungsschicht 300 auf diese Weise erhöht den Ansteuerungsstrom der abschließenden Einheit in vorteilhafter Weise im Verhältnis zu dem maximal erzielbaren Ansteuerungsstrom durch getrenntes Ausbilden der Benetzungsschicht 300 mithilfe eines anderen Abscheidungssystems.
  • 4 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden eines Metalls 400 mit niedriger Austrittsarbeit über den freiliegenden Endabschnitten der Kohlenstoff-Nanoröhre 102 und auf Abschnitten der dielektrischen Schicht 106 während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Wie hierin zuvor erörtert, erleichtert das Metall 400 mit niedriger Austrittsarbeit ein n-Verhalten bei CNT-FETs. Das Metall 400 mit niedriger Austrittsarbeit kann aus einem beliebigen geeigneten Material für n-CNT-FETs wie zum Beispiel Scandium, Calcium, Kalium, Natrium, Erbium hergestellt werden.
  • Das Metall 400 mit niedriger Austrittsarbeit (das auch als Kontaktelektrode bekannt ist) wird zum Beispiel mithilfe bekannter Elektronenstrahl- oder Photolithographietechniken strukturiert. Beispielsweise wird das Metall 400 mit niedriger Austrittsarbeit bei einigen Ausführungsformen der vorliegenden Erfindung mithilfe eines Polymethylmethacrylat(PMMA)-Photolacks zusammen mit einer Elektronenstrahl-Lithographie ausgebildet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das Metall 400 mit niedriger Austrittsarbeit auf der Benetzungsschicht 300 ausgebildet, um die verbleibenden Abschnitte der Source-/Drain-Gräben 202 zu füllen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das Metall 400 mit niedriger Austrittsarbeit bis zu einer Dicke von etwa 1 nm bis etwa 50 nm ausgebildet, wenngleich sonstige Dicken innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das Metall 400 mit niedriger Austrittsarbeit in die Source-/Drain-Gräben 202 überfüllt, wobei Überdeckungen oberhalb einer Fläche der Isolationsschicht 200 ausgebildet werden.
  • 5 stellt eine Querschnittansicht der Struktur 100 nach einem Ausbilden einer Deckschicht 500 über dem Metall 400 mit niedriger Austrittsarbeit während eines Zwischenvorgangs eines Verfahrens zum Fertigen einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung dar. Die Deckschicht 500 kann ein beliebiges inertes Metall beinhalten, das auf dem Metall 400 mit niedriger Austrittsarbeit abgeschieden werden kann, und dient dazu, schädliche Reaktionen (z.B. eine Oxidation) des Metalls 400 mit niedriger Austrittsarbeit mit der Umgebung (d.h., mit Wasser und Sauerstoff) zu verhindern. Beispielsweise kann die Deckschicht 500 Gold, Palladium, Titan oder Aluminium beinhalten. Die Deckschicht 500 kann bis zu einer selben Dicke oder einer anderen Dicke als das Metall 400 mit niedriger Austrittsarbeit ausgebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Deckschicht 500 bis zu einer Dicke von etwa 1 nm bis etwa 50 nm ausgebildet, wenngleich sonstige Dicken innerhalb des in Betracht gezogenen Umfangs der Erfindung liegen. Wie in 5 veranschaulicht, beinhaltet der fertiggestellte CNT-FET ein Metall 400 mit niedriger Austrittsarbeit (Kontaktelektroden), das als Source und Drain dient, und ein leitendes Substrat 104, das als Gate dient.
  • 6 stellt einen Ablaufplan 600 dar, der ein Verfahren zum Ausbilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie in Block 602 dargestellt, wird eine Nanoröhre über einer Fläche eines Substrats ausgebildet. Die Nanoröhre kann gemäß einer oder mehreren Ausführungsformen in ähnlicher Weise wie die in 1 dargestellte Kohlenstoff-Nanoröhre 102 ausgebildet werden.
  • Wie in Block 604 dargestellt, wird eine Isolationsschicht über der Nanoröhre ausgebildet. Die Isolationsschicht kann in ähnlicher Weise wie die in 2 dargestellte Isolationsschicht 200 ausgebildet werden. Wie in Block 606 dargestellt, werden Endabschnitte der Nanoröhre freigelegt. Wie hierin zuvor erörtert, kann die Isolationsschicht strukturiert werden, um die Endabschnitte der Nanoröhre freizulegen.
  • Wie in Block 608 dargestellt, wird eine Benetzungsschicht mit niedriger Austrittsarbeit über den Endabschnitten der Nanoröhre ausgebildet. Die Benetzungsschicht kann in ähnlicher Weise wie die in 3 dargestellte Benetzungsschicht 300 ausgebildet werden. Wie hierin zuvor erörtert, wird ein Material der Benetzungsschicht so gewählt, dass die Benetzungsschicht einen guten physischen und elektrischen Kontakt mit einer Fläche der Nanoröhre herstellt. Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet die Benetzungsschicht Titan mit einer Dicke von etwa 0,1 nm bis etwa 1 nm.
  • Wie in Block 610 dargestellt, wird ein Metall mit niedriger Austrittsarbeit auf der Benetzungsschicht über den Endabschnitten der Nanoröhre ausgebildet. Das Metall mit niedriger Austrittsarbeit kann in ähnlicher Weise wie das in 4 dargestellte Metall 400 mit niedriger Austrittsarbeit ausgebildet werden. Wie hierin zuvor erörtert, kann das Metall mit niedriger Austrittsarbeit ein beliebiges geeignetes Material für n-CNT-FETs wie zum Beispiel Scandium beinhalten und kann eine Dicke von etwa 1 nm bis etwa 50 nm aufweisen.
  • 7 stellt die Wirkung einer gemäß einer oder mehreren Ausführungsformen der Erfindung ausgebildeten Benetzungsschicht auf Ansteuerungsströme und Einheitenausbeuten für n-Kohlenstoff-Nanoröhren dar. Sämtliche Einheiten wurden mit Scandium-/Gold-Elektrodenstapeln ausgebildet, und die Kanallänge wurde auf etwa 40 nm festgelegt. Wie in 7 veranschaulicht, verbesserte die Benetzungsschicht den mittleren Ansteuerungsstrom von etwa 0,46 µA auf etwa 0,77 µA. Die Benetzungsschicht verbesserte darüber hinaus die Einheitenausbeute, wobei ohne Benetzungsschicht 81 von 367 Einheiten arbeiteten und mit der Benetzungsschicht 226 von 367 Einheiten arbeiteten.
  • Hierin werden verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben. Alternative Ausführungsformen können entwickelt werden, ohne vom Umfang dieser Erfindung abzuweichen. Wenngleich verschiedene Verbindungen und Positionsbeziehungen (z.B. über, unter, angrenzend an usw.) zwischen Elementen in der folgenden Beschreibung und in den Zeichnungen dargelegt werden, erkennen Fachleute, dass viele der hierin beschriebenen Positionsbeziehungen unabhängig von der Orientierung sind, wenn die beschriebene Funktionalität aufrechterhalten wird, obwohl die Orientierung geändert wird. Sofern nichts anderes angegeben ist, können diese Verbindungen und/oder Positionsbeziehungen direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkend sein. In ähnlicher Weise beschreiben der Begriff „gekoppelt“ und Varianten davon das Vorhandensein eines Übertragungswegs zwischen zwei Elementen und unterstellen keine direkte Verbindung zwischen den Elementen, ohne dass sich dazwischenliegende Elemente/Verbindungen zwischen diesen befinden. Alle diese Varianten werden als Teil der Beschreibung betrachtet. Dementsprechend kann sich eine Kopplung von Entitäten entweder auf eine direkte oder auf eine indirekte Kopplung beziehen, und eine Positionsbeziehung zwischen Entitäten kann eine direkte oder eine indirekte Positionsbeziehung sein. Als Beispiel für eine indirekte Positionsbeziehung zählen zu Bezugnahmen in der vorliegenden Beschreibung auf ein Ausbilden einer Schicht „A“ über einer Schicht „B“ Situationen, in denen sich eine oder mehrere Zwischenschichten (z.B. eine Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ befinden, sofern die relevanten Eigenschaften und Funktionalitäten der Schicht „A“ und der Schicht „B“ durch die Zwischenschicht(en) nicht wesentlich verändert werden.
  • Die folgenden Definitionen und Abkürzungen sind für die Auslegung der Ansprüche und der Beschreibung zu verwenden. So, wie die Begriffe hierin verwendet werden, sollen „weist auf“, „aufweisend“, „beinhaltet“, „beinhaltend“, „verfügt über“, „verfügend über“, „enthält“ oder „enthaltend“ oder jegliche sonstige Variante von diesen eine nichtausschließliche Einbeziehung abdecken. Beispielsweise ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, der/die/das eine Auflistung von Elementen aufweist, nicht zwingend auf nur diese Elemente beschränkt, sondern kann sonstige Elemente beinhalten, die nicht ausdrücklich aufgeführt oder einer/einem solchen Zusammensetzung, Gemisch, Prozess, Verfahren, Gegenstand oder Vorrichtung inhärent sind.
  • Darüber hinaus wird hierin der Begriff „beispielhaft“ in der Bedeutung „als Exempel, Beispiel oder Veranschaulichung dienend“ verwendet. Jegliche hierin als „beispielhaft“ beschriebene Ausführungsform oder Konstruktion soll nicht unbedingt als gegenüber sonstigen Ausführungsformen oder Konstruktionen bevorzugt oder vorteilhaft aufgefasst werden. Die Begriffe „zumindest ein(e)“ und „ein(e) oder mehrere“ sind so zu verstehen, dass sie jede Ganzzahl beinhalten, die größer als oder gleich eins ist, d.h., eins, zwei, drei, vier usw. Der Begriff „eine Mehrzahl“ ist so zu verstehen, dass er jede Ganzzahl beinhaltet, die größer als oder gleich zwei ist, d.h., zwei, drei, vier, fünf usw. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ beinhalten.
  • Wenn in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. Bezug genommen wird, weist dies darauf hin, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft beinhalten kann, jedoch muss nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder Eigenschaft beinhalten. Darüber hinaus beziehen sich solche Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, wird ferner vorausgesetzt, dass ein Fachmann über die Kenntnisse verfügt, um ein solches Merkmal, eine solche Struktur oder Eigenschaft in Verbindung mit sonstigen Ausführungsformen nachzuvollziehen, unabhängig davon, ob sie ausdrücklich beschrieben werden.
  • Für Beschreibungszwecke sollen sich im Folgenden die Begriffe „obere(r,s)“, „untere(r,s)“, „rechte(r,s)“, „linke(r,s)“, vertikale(r,s)‟, „horizontale(r,s)“, „oben liegende(r,s)“, „unten liegende(r,s)“ und Ableitungen davon so auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Figuren der Zeichnungen ausgerichtet sind. Die Begriffe „darüber liegend“, „über“, „auf“, „positioniert auf“ oder „positioniert über“ bedeuten, dass sich ein erstes Element wie zum Beispiel eine erste Struktur auf einem zweiten Element wie zum Beispiel einer zweiten Struktur befindet, wobei sich dazwischenliegende Elemente wie zum Beispiel eine Grenzflächenstruktur zwischen dem ersten Element und dem zweiten Element befinden können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element wie zum Beispiel eine erste Struktur und ein zweites Element wie zum Beispiel eine zweite Struktur ohne jegliche dazwischenliegende leitende, isolierende oder Halbleiterschichten an der Grenzfläche der beiden Elemente verbunden sind.
  • Die Begriffe „etwa“, „im Wesentlichen“ „ungefähr“ und Varianten davon sollen den Fehlergrad beinhalten, der einer Messung der jeweiligen Menge auf Grundlage der zum Zeitpunkt des Einreichens der Anmeldung verfügbaren Ausrüstung zugehörig ist. Beispielsweise kann „etwa“ einen Bereich von ± 8 % oder 5 % oder 2 % eines bestimmten Wertes beinhalten.
  • Der Ausdruck „selektiv gegenüber“, zum Beispiel „ein erstes Element selektiv gegenüber einem zweiten Element“, bedeutet, dass das erste Element geätzt werden kann und das zweite Element als Ätzstopp dienen kann.
  • Der Begriff „konform“ (z.B. eine konforme Schicht) bedeutet, dass die Dicke der Schicht im Wesentlichen auf sämtlichen Flächen übereinstimmt oder dass die Dickenschwankung weniger als 15 % der Nenndicke der Schicht beträgt.
  • Die Begriffe „epitaktisches Aufwachsen und/oder epitaktische Abscheidung“ und „epitaktisch ausgebildet und/oder aufgewachsen“ bedeuten das Aufwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines weiteren Halbleitermaterials (eines kristallinen Materials), bei dem das Halbleitermaterial, das aufgewachsen wird, (die kristalline Überschicht) im Wesentlichen dieselben kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsfläche (das Keimmaterial) aufweist. In einem epitaktischen Abscheidungsprozess können die chemischen Reaktanten gesteuert werden, die durch die Quellgase bereitgestellt werden, und die Systemparameter können so festgelegt werden, dass die sich abscheidenden Atome auf der Abscheidungsfläche des Halbleitersubstrats mit genügend Energie auftreffen, um sich so auf der Fläche zu bewegen, dass sich die sich abscheidenden Atome zu der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Ein epitaktisch aufgewachsenes Halbleitermaterial kann im Wesentlichen dieselben kristallinen Eigenschaften wie die Abscheidungsfläche aufweisen, auf der das epitaktisch aufgewachsene Material ausgebildet wird. Beispielsweise kann ein epitaktisch aufgewachsenes Halbleitermaterial, das auf einer kristallinen Fläche mit {100}-Orientierung abgeschieden wird, eine {100}-Orientierung annehmen. Bei einigen Ausführungsformen der Erfindung können epitaktische Aufwachs- und/oder Abscheidungsprozesse selektiv gegenüber einer Ausbildung auf einer Halbleiterfläche sein und können kein Material auf freiliegenden Flächen wie zum Beispiel Siliciumdioxid- oder Siliciumnitridflächen abscheiden.
  • Wie zuvor hierin erwähnt, werden der Kürze halber herkömmliche Techniken im Zusammenhang mit einer Fertigung von Halbleitereinheiten und integrierten Schaltungen (IC) hierin möglicherweise nicht ausführlich beschrieben. Als Hintergrundinformation wird jedoch eine allgemeinere Beschreibung der Prozesse zur Fertigung von Halbleitereinheiten bereitgestellt, die zum Implementieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung eingesetzt werden können. Wenngleich spezifische, zum Implementieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung verwendete Fertigungsvorgänge einzeln bekannt sein können, ist die beschriebene Kombination von Vorgängen und/oder resultierenden Strukturen der vorliegenden Erfindung einzigartig. Folglich setzt die einzigartige Kombination der im Zusammenhang mit der Fertigung einer Halbleitereinheit gemäß der vorliegenden Erfindung beschriebenen Vorgänge eine Vielfalt von einzeln bekannten physikalischen und chemischen Prozessen ein, die an einem Halbleiter(z.B. Silicium)-Substrat vorgenommen werden, von denen einige in dem unmittelbar folgenden Absätzen beschrieben werden.
  • Im Allgemeinen fallen die verschiedenen Prozesse, die zum Ausbilden eines Mikro-Chips verwendet werden, der zu einer IC verkapselt wird, in vier allgemeine Kategorien, und zwar Schichtabscheidung, Entfernen/Ätzen, Halbleiterdotierung und Strukturieren/Lithographie. Das Abscheiden ist ein beliebiger Prozess, in dem ein Material aufgewachsen, aufgeschichtet oder auf andere Weise auf den Wafer übertragen wird. Zu den verfügbaren Technologien zählen unter anderem physikalische Gasphasenabscheidung (physical vapor deposition, PVD), chemische Gasphasenabscheidung (chemical vapor deposition, CVD), elektrochemische Abscheidung (electrochemical deposition, ECD), Molekularstrahlepitaxie (molecular beam epitaxy, MBE) und in jüngerer Zeit Atomlagenabscheidung (atomic layer deposition, ALD). Beim Entfernen/Ätzen handelt es sich um jeden Prozess, der Material vom Wafer entfernt. Zu Beispielen zählen Ätzprozesse (nass oder trocken), chemischmechanisches Planarisieren (CMP) und dergleichen. Bei reaktivem lonenätzen (reactive ion etching, RIE) handelt es sich zum Beispiel um einen Typ eines Trockenätzens, der ein chemisch reaktives Plasma verwendet, um ein Material wie etwa eine maskierte Struktur eines Halbleitermaterials zu entfernen, indem das Material einem Beschuss mit Ionen ausgesetzt wird, die Abschnitte des Materials aus der ausgesetzten Fläche entfernen. Das Plasma wird üblicherweise durch ein elektromagnetisches Feld unter Unterdruck (Vakuum) erzeugt. Bei Halbleiterdotierung handelt es sich um die Modifizierung von elektrischen Eigenschaften durch Dotieren zum Beispiel von Sources und Drains von Transistoren im Allgemeinen durch Diffusion und/oder durch Ionenimplantation. Auf diese Dotierungsprozesse folgt eine Ofentemperung oder eine schnelle thermische Temperung (rapid thermal annealing, RTA). Das Tempern dient dazu, die implantierten Dotierstoffe zu aktivieren. Dünnschichten sowohl von Leitern (z.B. Polysilicium, Aluminium, Kupfer usw.) als auch von Isolatoren (z.B. verschiedene Formen von Siliciumdioxid, Siliciumnitrid usw.) werden dazu verwendet, Transistoren und ihre Komponenten zu verbinden und zu isolieren. Selektives Dotieren verschiedener Bereiche des Halbleitersubstrats ermöglicht, die Leitfähigkeit des Substrats beim Anlegen einer Spannung zu verändern. Durch Erzeugen von Strukturen dieser verschiedenen Komponenten können Millionen von Transistoren hergestellt und verdrahtet werden, um die komplexen Schaltungen einer modernen Mikroelektronikeinheit auszubilden. Bei einer Halbleiterlithographie handelt es sich um das Ausbilden von dreidimensionalen Reliefbildern oder -strukturen auf dem Halbleitersubstrat für ein nachfolgendes Übertragen der Struktur auf das Substrat. Bei einer Halbleiterlithographie werden die Strukturen durch ein lichtempfindliches Polymer ausgebildet, das als Photolack bezeichnet wird. Zum Aufbauen der komplexen Strukturen, die einen Transistor bilden, und der zahlreichen Drähte, die die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie- und Ätzstrukturübertragungsschritte mehrmals wiederholt. Jede auf den Wafer gedruckte Struktur wird auf die zuvor ausgebildeten Strukturen ausgerichtet, und langsam werden die Leiter, Isolatoren und selektiv dotierten Bereiche aufgebaut, um die abschließende Einheit auszubilden.
  • Die Ablaufpläne und Blockschaubilder in den Figuren veranschaulichen mögliche Implementierungen von Fertigungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Verschiedene Funktionen/Abläufe des Verfahrens werden in dem Ablaufplan durch Blöcke dargestellt. In einigen alternativen Implementierungen können die in den Blöcken angegebenen Funktionen in einer anderen Reihenfolge als in den Figuren gezeigt stattfinden. Zwei nacheinander gezeigte Blöcke können zum Beispiel in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können manchmal je nach entsprechender Funktionalität in umgekehrter Reihenfolge ausgeführt werden.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgten zur Veranschaulichung, sind jedoch nicht erschöpfend oder auf die beschriebenen Ausführungsformen beschränkt gemeint. Zahlreiche Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen.

Claims (16)

  1. Verfahren (600) zum Ausbilden einer Halbleitereinheit, wobei das Verfahren aufweist: Ausbilden (602) einer Nanoröhre (102) über einer Fläche eines Substrats (104); Ausbilden (604) einer Isolationsschicht (200) über der Nanoröhre; Freilegen (606) von Endabschnitten der Nanoröhre; Ausbilden (608) einer Benetzungsschicht (300) auf den Endabschnitten der Nanoröhre; Ausbilden (610) eines Metalls (400) mit niedriger Austrittsarbeit auf der Benetzungsschicht über den Endabschnitten der Nanoröhre; und Ausbilden einer Deckschicht (500) über dem Metall mit niedriger Austrittsarbeit, wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.
  2. Verfahren nach Anspruch 1, das des Weiteren ein Ausbilden einer dielektrischen Schicht (106) zwischen der Nanoröhre und dem Substrat aufweist.
  3. Verfahren nach Anspruch 1, wobei die Nanoröhre eine Kohlenstoff-Nanoröhre aufweist.
  4. Verfahren nach Anspruch 1, wobei das Substrat dotiertes Silicium oder ein Metall aufweist.
  5. Verfahren nach Anspruch 1, wobei die Isolationsschicht Siliciumnitrid aufweist.
  6. Verfahren nach Anspruch 1, wobei das Metall mit niedriger Austrittsarbeit des Weiteren eine Dicke von etwa 10 nm bis etwa 50 nm aufweist.
  7. Verfahren nach Anspruch 1, wobei die Benetzungsschicht des Weiteren eine Dicke von etwa 0,1 nm bis etwa 1 nm aufweist.
  8. Verfahren nach Anspruch 2, wobei die dielektrische Schicht Siliciumdioxid aufweist.
  9. Verfahren nach Anspruch 1, wobei die Deckschicht des Weiteren eine Dicke von etwa 10 nm bis etwa 50 nm aufweist.
  10. Halbleitereinheit, die aufweist: eine Nanoröhre (102) über einer Fläche eines Substrats (104); eine Isolationsschicht (200), die auf Abschnitten der Nanoröhre so strukturiert ist, dass Endabschnitte der Nanoröhre nicht durch die Isolationsschicht bedeckt sind; ein Metall (400) mit niedriger Austrittsarbeit über den Endabschnitten der Nanoröhre; eine Benetzungsschicht (300) zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre; und eine über dem Metall mit niedriger Austrittsarbeit ausgebildete Deckschicht (500) aufweist, wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.
  11. Halbleitereinheit nach Anspruch 10, die des Weiteren eine dielektrische Schicht (106) zwischen der Nanoröhre und dem Substrat aufweist.
  12. Verfahren (600) zum Ausbilden eines Kohlenstoff-Nanoröhren-Feldeffekttransistors, wobei das Verfahren aufweist: Ausbilden (602) einer Kohlenstoff-Nanoröhre (102) über einer Fläche eines Substrats (104); Ausbilden einer dielektrischen Schicht (106) zwischen der Kohlenstoff-Nanoröhre und dem Substrat; Ausbilden (604) einer Isolationsschicht (200) über der Kohlenstoff-Nanoröhre; Entfernen (608) von Abschnitten der Isolationsschicht, um Endabschnitte der Kohlenstoff-Nanoröhre freizulegen; Ausbilden (608) einer Benetzungsschicht (300) auf den Endabschnitten der Kohlenstoff-Nanoröhre; und Ausbilden (610) eines Metalls (400) mit niedriger Austrittsarbeit auf der Benetzungsschicht über den Endabschnitten der Nanoröhre; und Ausbilden einer Deckschicht (500) über dem Metall mit niedriger Austrittsarbeit, wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.
  13. Halbleitereinheit, die aufweist: eine dielektrische Schicht (106) auf einer Fläche eines Substrats (104); eine Kohlenstoff-Nanoröhre (102) auf einer Fläche der dielektrischen Schicht; eine Isolationsschicht (200), die auf Abschnitten der Kohlenstoff-Nanoröhre so strukturiert ist, dass Endabschnitte der Nanoröhre nicht durch die Isolationsschicht bedeckt sind; ein Metall mit niedriger Austrittsarbeit (400) über den Endabschnitten der Nanoröhre; eine Benetzungsschicht (300) zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre; und eine Deckschicht (500) auf dem Metall mit niedriger Austrittsarbeit, wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.
  14. Halbleitereinheit nach Anspruch 13, wobei die Benetzungsschicht des Weiteren eine Dicke von etwa 0,1 nm bis etwa 1 nm aufweist.
  15. Elektrodenstapel eines Kohlenstoff-Nanoröhren-Feldeffekttransistors, der aufweist: eine Benetzungsschicht (300), die auf einem Endabschnitt einer Kohlenstoff-Nanoröhre (102) ausgebildet ist; ein Metall (400) mit niedriger Austrittsarbeit, das über dem Endabschnitt der Kohlenstoff-Nanoröhre auf der Benetzungsschicht ausgebildet ist; und eine Deckschicht (500), die auf dem Metall mit niedriger Austrittsarbeit ausgebildet ist, wobei die Benetzungsschicht Titan aufweist, das Metall mit niedriger Austrittsarbeit Scandium aufweist und die Deckschicht Gold aufweist.
  16. Elektrodenstapel nach Anspruch 15, wobei die Benetzungsschicht des Weiteren eine Dicke von etwa 0,1 nm bis etwa 1 nm aufweist.
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