JP5424230B2

JP5424230B2 - カーボンナノチューブ電界効果トランジスタおよびその製造方法

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Publication number: JP5424230B2
Application number: JP2008179445A
Authority: JP
Inventors: スバギョアグス; 基訓中村; 和久末岡; 幸一武笠
Original assignee: Hokkaido University NUC
Current assignee: Hokkaido University NUC
Priority date: 2007-07-13
Filing date: 2008-07-09
Publication date: 2014-02-26
Anticipated expiration: 2028-07-09
Also published as: JP2009044139A

Description

本発明は、カーボンナノチューブ電界効果トランジスタおよびその製造方法に関する。

カーボンナノチューブ（以下「ＣＮＴ」という）は、カイラリティにより半導体的または金属的な特性を示す。また、ＣＮＴは、数ナノメートルの直径を有し、その電流密度が高いため、一次元伝導の非常に細い配線の形成を可能とし、高速動作の量子デバイスへの応用が期待されている。さらに、半導体的なＣＮＴは、電界効果トランジスタ（以下「ＦＥＴ」という）のチャネルとしての応用がなされ、研究が活発に行われている。

ＣＮＴをチャネルとするカーボンナノチューブ電界効果トランジスタ（以下「ＣＮＴ−ＦＥＴ」という）は、ＣＮＴを溶媒に溶かし基板上に分散させた後にＣＮＴの両端にソース電極およびドレイン電極を形成する方法（分散法）、または基板上に予め配置された触媒からＣＮＴを成長させた後にＣＮＴの両端にソース電極およびドレイン電極を形成する方法（直接成長法）により製造されている。

しかしながら、上記従来の製造方法には、チャネルとなるＣＮＴが、電極の形成プロセスの間に洗浄用薬品やパターニングのためのレジストなどに曝されるため、薬品により欠陥が形成されたり、レジストの残渣に汚染されたりしてしまうという問題がある（非特許文献１および非特許文献２参照）。このようにして形成された欠陥は、ＦＥＴの電気伝導における散乱の原因となる。また、欠陥の多いＣＮＴは大気中の酸素や水分子などを吸着しやすくなるため、形成された欠陥は製造プロセス中で除去しきれない汚染物質とともにＦＥＴのゲートバイアスに対する履歴特性の原因ともなる。後工程において洗浄による汚染物質の除去や絶縁物からなるパッシベーション膜の形成などによって履歴特性の改善の努力がなされているが、一度形成された欠陥が改善されることはない。また、ＣＮＴ上に残った汚染物は、後述するＣＮＴと電極との間の接合特性の低下の原因にもなりうる。

図１０は、従来の方法（直接成長法）で製造されたＣＮＴ−ＦＥＴの構成を示す図である。図１０において、ＣＮＴ−ＦＥＴ１０は、基板１１、ソース電極１２、ドレイン電極１３、チャネルとなるＣＮＴ１４および触媒１５を有する。図１０（特に、ドレイン電極１３側を参照）に示されるように、従来の方法で製造されたＣＮＴ−ＦＥＴは、ソース電極およびドレイン電極がＣＮＴの側面に接合する、いわゆる「サイドコンタクトＣＮＴ−ＦＥＴ（Side-Contact CNT-FET）構造」を有する。このとき、チャネルとなるＣＮＴは基板上に横たわるように配置されているため、ソース電極およびドレイン電極はＣＮＴの下部（基板側）側面には接合できない。また、従来の方法で製造されたＣＮＴ−ＦＥＴでは、チャネルとなるＣＮＴの長さが制御されていないため、ソース電極とＣＮＴとの接合面積がドレイン電極とＣＮＴとの接合面積と異なることがある（図１０参照）。このように接合面積に違いが生じると、これらの接合面の間で接触抵抗に違いが生じ、電流特性が非対称になる可能性が高くなる。さらに、直接成長法を用いた従来の方法でＣＮＴ−ＦＥＴを製造した場合は、ソース電極およびドレイン電極内に触媒が残ってしまう（図１０参照）。このような電極内の触媒は、ＣＮＴ−ＦＥＴの電気特性に影響を及ぼす可能性がある。これらの問題点は、ＣＮＴ−ＦＥＴの性能や電気伝導特性のバラツキの原因となる。

金属をＣＮＴに接合させた場合、金属の仕事関数およびＣＮＴの仕事関数が接合特性に反映され、仕事関数の差によるエネルギー障壁が形成される（非特許文献３および非特許文献４参照）。したがって、金属材料を変えると異なる接合特性を示すと考えられるが、必ずしも同様な結果が得られるわけではない。これは、製造プロセスにおける技術レベルおよび環境レベルの差によってＣＮＴの欠陥や汚染物質が異なり、同質の接合特性が得られにくいためと考えられる。
T. Mizutani et al., "Effects of Fabrication Process on Current-Voltage Characteristics of Carbon Nanotube Field Effect Transistors", Jpn. J. Appl. Phys., (2005), Vol. 44, pp. 1599-1602. H. Shimauchi et al., "Suppression of Hysteresis in Carbon Nanotube Field-Effect Transistors: Effect of Contamination Induced by Device Fabrication Process", Jpn. J. Appl. Phys., (2006), Vol. 45, pp. 5501-5503. Z. Chen et al., "The Role of Metal-Nanotube Contact in the Performance of Carbon Nanotube Field-Effect Transistors", Nano Lett., Vol. 5, (2005), pp. 1497-1502. R. Martel et al., "Ambipolar Electrical Transport in Semiconducting Single-Wall Carbon Nanotubes", Phys. Rev. Lett. Vol. 87, (2001), pp 256805.

上述のように、従来の方法により製造されたＣＮＴ−ＦＥＴは、以下の欠点および問題を有する。（１）チャネルとなるＣＮＴが大気中に曝される構造であるため、大気中の酸素や水分子がＣＮＴに吸着しやすく、ＣＮＴ−ＦＥＴの特性は湿度などの環境変化に大きく左右される。（２）吸着した水分子によりＣＮＴ−ＦＥＴはゲートバイアスに対する履歴特性を示すので不安定である。（３）ＣＮＴ−ＦＥＴの製造プロセスにおいて、ＣＮＴが洗浄用薬品やパターニングのためのレジストなどに曝されるため、ＣＮＴが汚染され、欠陥が形成される。（４）上記（３）の汚染物はＣＮＴと電極の接合特性を低下させる。（５）上記（３）の欠陥の形成は散乱などによるＣＮＴ−ＦＥＴの特性劣化を引き起こし、本来のＣＮＴが持つ一次元伝導が成り立たなくなる。（６）ＣＮＴの長さの制御がなされておらず、ソース電極−ＣＮＴの接合面積とドレイン電極−ＣＮＴの接合面積とが異なるため、ソース電極とドレイン電極における接触抵抗の違いが生じ、電流特性が非対称になりやすく、再現性に優れるＣＮＴ−ＦＥＴの作製が困難である。

本発明は、かかる点に鑑みてなされたものであり、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができる方法を提供することを目的とする。

本発明のＦＥＴの製造方法は、基板上に形成されたソース電極およびドレイン電極、ならびに前記ソース電極とドレイン電極とを接続するＣＮＴからなるチャネルを有するＦＥＴの製造方法であって、基板上にＣＮＴを配置するステップと、ソース電極およびドレイン電極を形成する前に、前記ＣＮＴ上にパッシベーション膜を形成するステップと、前記ＣＮＴを切断して、前記ＣＮＴの第一の端面および第二の端面を露出させるステップと、前記第一の端面に接合されたソース電極および前記第二の端面に接合されたドレイン電極を形成するステップと、を含む。

本発明のＦＥＴは、基板上に形成されたソース電極およびドレイン電極、ならびに前記ソース電極とドレイン電極とを接続するＣＮＴからなるチャネルを有するＦＥＴであって、前記ＣＮＴは、パッシベーション膜により被覆されており、前記ソース電極は、前記ＣＮＴの第一の端面に接合し、前記ドレイン電極は、前記ＣＮＴの第二の端面に接合し、前記ソース電極と前記ＣＮＴの接合面積は、前記ドレイン電極と前記ＣＮＴの接合面積と略同一である。

本発明により、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができる。

１．本発明のＣＮＴ−ＦＥＴ
本発明の製造方法により製造されるＣＮＴ−ＦＥＴ（以下「本発明のＣＮＴ−ＦＥＴ」ともいう）は、基板、基板上に形成されたソース電極およびドレイン電極、前記ソース電極とドレイン電極とを接続するＣＮＴからなるチャネル、ならびにゲート電極を有する。

図１は、本発明のＣＮＴ−ＦＥＴにおける、ソース電極、ドレイン電極およびチャネルとなるＣＮＴの接続関係の一例を示す図である。図１において、ＣＮＴ−ＦＥＴ１００は、基板１１０、ソース電極１２０、ドレイン電極１３０、チャネルとなるＣＮＴ１４０およびパッシベーション膜１５０を有する。この例では、基板１１０は、シリコン基板１１２および酸化シリコン膜１１４から構成されている。このＣＮＴ−ＦＥＴ１００では、図示しないゲート電極に印加された電圧によって、ソース電極１２０とドレイン電極１３０との間に流れる電流が制御される。

後述するように、本発明のＣＮＴ−ＦＥＴの製造方法は、チャネルとなるＣＮＴを切断し、そのＣＮＴの両端に位置する切断面（端面）にソース電極およびドレイン電極を接合させることを一つの特徴とする。したがって、本発明のＣＮＴ−ＦＥＴは、ソース電極およびドレイン電極が一のＣＮＴの両端に位置する切断面（端面）にそれぞれ接合する、いわゆる「エンドコンタクトＣＮＴ−ＦＥＴ（End-Contact CNT-FET）構造」を有することを特徴とする（図１と図１０とを比較参照）。

［基板について］
本発明のＣＮＴ−ＦＥＴに含まれる基板は、絶縁基板であることが好ましい。絶縁基板は、例えば、絶縁体からなる基板、あるいは半導体や金属などからなる支持基板の少なくともソース電極およびドレイン電極が配置された面が絶縁膜で被覆された基板である。

絶縁体からなる基板において、絶縁体は、例えば酸化シリコン、窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの無機化合物や、アクリル樹脂、ポリイミドなどの有機化合物などである。絶縁体からなる基板の厚さは、目的に応じて適宜設定すればよい。

一方、支持基板上に絶縁膜が形成された基板において、支持基板の材質は半導体や金属などであることが好ましい。半導体は、例えばシリコン、ゲルマニウムなどの１４族元素や、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などのIII−Ｖ化合物、テルル化亜鉛（ＺｎＴｅ）などのII−ＶI化合物などである。金属は、例えばアルミニウムやニッケルなどである。絶縁膜の材質は、例えば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタンなどの無機化合物や、アクリル樹脂やポリイミドなどの有機化合物などである。支持基板および絶縁膜の厚さは、目的に応じて適宜設定すればよい。絶縁膜は、支持基板の片面（ソース電極およびドレイン電極が配置された面）のみを被覆していてもよいし、両面を被覆していてもよい。

［ソース電極とドレイン電極について］
本発明のＣＮＴ−ＦＥＴの基板上には、ソース電極およびドレイン電極が配置されている。ソース電極およびドレイン電極の材質は、例えば、金、白金、クロム、チタン、アルミニウム、パラジウム、モリブデンなどの金属、またはポリシリコンなどの半導体である。ソース電極およびドレイン電極は、二種以上の金属で多層構造にされていてもよく、例えばチタンの層に金の層を重ねたものでもよい。ソース電極およびドレイン電極は、例えばこれらの金属を基板上に蒸着させて形成される。

ソース電極とドレイン電極との間隔は、特に限定されないが、通常は０.５〜１０μｍ程度である。この間隔は、ＣＮＴによる電極間の接続を容易にするためにさらに縮めてもよい。ソース電極およびドレイン電極の形状は特に限定されず、目的に応じて適宜設定すればよい。

前述したように、ソース電極およびドレイン電極は、一のＣＮＴの両端に位置する端面にそれぞれ接合している。すなわち、ソース電極は、チャネルとなるＣＮＴの第一の端面に接合し、ドレイン電極は、前記ＣＮＴの第二の端面に接合している。このとき、ソース電極およびドレイン電極は、ＣＮＴの端面だけではなく端面近傍の側面にも接合していてもよい（図１参照）。後述するウェットエッチングを用いた方法により製造することで、このようなエンドコンタクト構造とサイドコンタクト構造を組み合わせたＣＮＴ−ＦＥＴを製造することができる。

また、後述するように、本発明の製造方法は、チャネルとなるＣＮＴを切断してＣＮＴの長さを制御することができる。したがって、ソース電極−ＣＮＴの接合面積を、ドレイン電極−ＣＮＴの接合面積と略同一とすることができる（図１参照）。

［チャネルについて］
本発明のＣＮＴ−ＦＥＴにおいて、ソース電極とドレイン電極とを接続するチャネルは、ＣＮＴから構成されている。チャネルを構成するＣＮＴは、単層ＣＮＴまたは多層ＣＮＴのいずれでもよいが、単層ＣＮＴが好ましい。

本発明のＣＮＴ−ＦＥＴにおいて、ソース電極とドレイン電極との間は一本のＣＮＴによって接続されていてもよく、複数本のＣＮＴによって接続されていてもよい。例えば、ＣＮＴのバンドルによってソース電極−ドレイン電極間が接続されていたり、ソース電極−ドレイン電極間に複数本のＣＮＴが折り重ねられて接続されていたりしてもよい。

［パッシベーション膜について］
本発明のＣＮＴ−ＦＥＴにおいて、チャネルとなるＣＮＴは、パッシベーション膜により保護されている。パッシベーション膜は、絶縁性を有する膜であれば特に限定されず、例えば、酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化チタン（ＴｉＯ_２）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる絶縁膜である。パッシベーション膜の厚さは、特に限定されず目的に応じて適宜設定すればよいが、１０ｎｍ以上が好ましい。

［ゲート電極について］
前述の通り、本発明のＣＮＴ−ＦＥＴはゲート電極を有する。ゲート電極の材質は、例えば、金、白金、クロム、チタン、真鍮、アルミニウムなどの金属である。ゲート電極は、例えば、任意の位置にこれらの金属を蒸着して形成される。また、別個に準備した電極（例えば、金の薄膜）を任意の位置に配置して、ゲート電極としてもよい。ゲート電極が配置される位置は、その電圧によって基板上に配置されたソース電極−ドレイン電極間の電流（ソース−ドレイン電流）を制御できれば特に限定されず、目的に応じて適宜配置すればよい。例えば、本発明のＣＮＴ−ＦＥＴは、ゲート電極の位置によりトップゲート型、サイドゲート型、バックゲート型の各態様を採ることができる。

以上のように、本発明のＣＮＴ−ＦＥＴは、エンドコンタクト構造を有し、かつ、ソース電極−ＣＮＴの接合面積とドレイン電極−ＣＮＴの接合面積とが略同一であるため、従来のＣＮＴ−ＦＥＴに比べて対称性に優れた電気特性を示す。すなわち、本発明のＣＮＴ−ＦＥＴは、ソース電極およびドレイン電極に印加する電圧の符号に依存しない電気特性を示す。また、本発明のＣＮＴ−ＦＥＴでは、ＯＮ時にはオーミック接合が実現される（実施例２参照）。オーミック接合が実現されることによって、効率的なキャリア注入が可能となる。その結果として、同じ測定条件におけるソース−ドレイン電流が大きくなる、すなわちコンダクタンスが大きくなることから、例えば、本発明のＣＮＴ−ＦＥＴをセンサに適用した場合に、センサの感度を向上させることができると考えられる。

また、ソース電極およびドレイン電極がＣＮＴの端面近傍の側面にも接合する態様の本発明のＣＮＴ−ＦＥＴでは、ソース電極およびドレイン電極はＣＮＴの基板側（下部）側面も含む側面全体を包むように接合することができる。したがって、上記態様の本発明のＣＮＴ−ＦＥＴは、ソース電極およびドレイン電極からＣＮＴへのキャリア注入効率を向上させることができるため、ＣＮＴが本来有する電気伝導特性を最大限に引き出すことができる。

また、本発明のＣＮＴ−ＦＥＴは、パッシベーション膜によりＣＮＴを水分子などの吸着から保護しているため、履歴特性を低減させることができる。

２．本発明のＣＮＴ−ＦＥＴの製造方法
本発明のＣＮＴ−ＦＥＴの製造方法は、（１）ＣＮＴを基板上に配置した後、かつソース電極およびドレイン電極を基板上に形成する前に、チャネルとなるＣＮＴを保護するパッシベーション膜を形成すること、（２）チャネルとなるＣＮＴを切断し、そのＣＮＴの両端に位置する切断面（端面）にソース電極およびドレイン電極をそれぞれ接合させることを特徴とする。「ＣＮＴの配置」や「ソース電極およびドレイン電極の形成」、「ゲート電極の形成」などのステップは、従来の技術を適宜応用して行うことができる。

［基板の準備］
まず、基板を準備する。基板は、前述の絶縁基板であることが好ましい。基板の厚さは、目的に応じて適宜設定すればよい。後述するように基板をエッチングする場合は、絶縁体からなる基板の厚さ（絶縁体からなる基板の場合）または絶縁膜の厚さ（絶縁膜で被覆された基板の場合）は、エッチング後でもリーク電流を抑制しうるように設定することが好ましい。一般的に、酸化シリコン膜は、１０ｎｍ以上の厚さであればリーク電流を抑制することができる。したがって、シリコン基板を被覆する酸化シリコン膜を１０ｎｍエッチングする場合は、酸化シリコン膜の厚さは２０ｎｍ以上であることが好ましい（実施例参照）。

［ＣＮＴの配置］
準備した基板上にチャネルとなるＣＮＴを配置する。ＣＮＴを基板上に配置する方法は、前述の分散法や直接成長法などの従来から知られている方法を適宜用いればよい。例えば、基板表面の任意の領域をＣＮＴに親和性を有する物質で修飾し、この基板上に別個に準備したＣＮＴを分散させることで、基板表面の修飾領域にＣＮＴを配置することができる（分散法）。また、基板表面の任意の位置にＣＮＴを成長させるための触媒を配置し、気相成長法により配置した触媒からＣＮＴを成長させることで、基板表面の触媒の周辺領域にＣＮＴを配置することができる（直接成長法）。図２（Ａ）は、基板１１０上に触媒１６０を配置した後、触媒１６０からＣＮＴ１４０を成長させて（直接成長法）、ＣＮＴ１４０を基板１１０上に配置した様子を示す模式図である。

［パッシベーション］
基板上にＣＮＴを配置した後、基板上のＣＮＴをパッシベーション膜で保護する。パッシベーション膜を形成する方法は、特に限定されないが、ＦＥＴの履歴特性を低減させる観点から、ＣＮＴに吸着している水分子を除去しうる方法が好ましい。このような方法の例として、ＡＬＤ（Atomic Layer Deposition）法が挙げられる。ＡＬＤ法では、ＣＮＴに吸着している水分子がパッシベーション膜の成膜の過程で除去される。ＡＬＤ法は、単原子層ずつパッシベーション膜を積層するため、膜の均一性やステップカバレージが高く、ＣＮＴの上部側面だけでなく下部側面まで回り込むようにパッシベーション膜を形成することができる。また、ＡＬＤ法は、他の方法に比べて反応温度が低いため、ＣＮＴ自体に大きな影響を与えることなくパッシベーション膜を形成することができる。なお、あらかじめ水分子を真空中で熱処理により除去した後に、ＥＢ蒸着法や抵抗加熱蒸着法、熱ＣＶＤ法、スパッタ成膜法などでパッシベーション膜を形成しても、ＡＬＤ法と同様にＦＥＴの履歴特性を低減させることができる。

形成するパッシベーション膜は、絶縁性を有する膜であれば特に限定されない。例えば、ＡＬＤ法を用いて、酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化チタン（ＴｉＯ_２）または窒化シリコン（Ｓｉ_３Ｎ_４）からなる膜を形成すればよい。形成するパッシベーション膜の厚さは、特に限定されず目的に応じて適宜設定すればよいが、１０ｎｍ以上が好ましい。図２（Ｂ）は、ＣＮＴ１４０を配置した基板１１０上にパッシベーション膜１５０を形成した様子を示す模式図である。

前述のように、本発明の製造方法は、ソース電極およびドレイン電極を形成するためのプロセスに移る前に、チャネルとなるＣＮＴをパッシベーション膜で保護することを特徴とする。したがって、チャネルとなるＣＮＴは、以後の製造プロセスにおいて物理的および化学的に保護される。このパッシベーション膜は、最終的なＦＥＴデバイスの保護膜としても機能することができる。

［ＣＮＴの切断］
本発明の製造方法は、ソース電極およびドレイン電極を形成する前に基板上に配置されたＣＮＴを切断して、ＣＮＴの切断面を露出させることも特徴とする。ＣＮＴを切断する方法は、特に限定されず、例えばＥＣＲ（Electron Cyclotron Resonance：電子サイクロトン共鳴）法などのドライエッチングを用いればよい。ドライエッチングを用いてＣＮＴを切断する場合は、例えば、パッシベーション膜で保護された基板上のソース電極およびドレイン電極の形成予定部位以外の領域をレジスト膜でマスクした後、レジスト膜でマスクした基板に対してドライエッチングを行えばよい。これにより、ソース電極およびドレイン電極の形成予定部位に位置するパッシベーション膜およびＣＮＴが除去され、この後に形成されるソース電極およびドレイン電極は、チャネルとなるＣＮＴの両端に位置する切断面（端面）に接合できるようになる。図２（Ｃ）は、ソース電極およびドレイン電極の形成予定部位以外の領域をレジスト膜１７０でマスクした様子を示す模式図である。図２（Ｄ）は、図２（Ｃ）の基板１１０に対してドライエッチングを行うことによりＣＮＴ１４０を切断した様子を示す模式図である。図２（Ｄ）に示すように、このプロセスでは、ソース電極およびドレイン電極とＣＮＴとの接合状態をより向上させる観点から、基板１１０も一部エッチングすることが好ましい。

ＣＮＴを切断した後、ＣＮＴ周囲のパッシベーション膜および基板の一部をウェットエッチングすることで、ソース電極およびドレイン電極とＣＮＴとの接合領域を制御することができる。すなわち、ウェットエッチングを行わずにソース電極およびドレイン電極を形成すれば、ソース電極およびドレイン電極は、チャネルとなるＣＮＴの両端に位置する切断面（端面）にのみ接合することになる（エンドコンタクト構造）。一方、ウェットエッチングを行った後にソース電極およびドレイン電極を形成すれば、ソース電極およびドレイン電極は、チャネルとなるＣＮＴの両端だけでなく、ウェットエッチングにより露出したＣＮＴの側面にも接合することになる（エンドコンタクト構造とサイドコンタクト構造の組み合わせ）。この場合、ウェットエッチングによりＣＮＴの基板側の側面も露出するため、従来は不可能であったＣＮＴの円周全面を包む形の完全なサイドコンタクト構造を実現することができる。ウェットエッチングを行う方法は、パッシベーション膜や基板の種類に応じて適宜選択すればよく、例えばフッ酸などを用いてエッチングすればよい。また、その処理時間も目的とする接合状態に応じて適宜設定すればよい。図２（Ｅ）は、ＣＮＴ１４０を切断した後、ＣＮＴ１４０周囲のパッシベーション膜１５０および基板１１０の一部をウェットエッチングした様子を示す模式図である。

［ソース電極およびドレイン電極の形成］
ＣＮＴを切断した後、ソース電極およびドレイン電極を形成する。ソース電極およびドレイン電極を電極形成予定部位に形成する方法は、特に限定されない。例えば、リソグラフィ法を用いて、ＣＮＴを固定された基板の電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）すればよい。ＣＮＴを切断する際に基板上のソース電極およびドレイン電極の形成予定部位以外の領域をレジスト膜でマスクしている場合は、このレジスト膜を利用することができる。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。図２（Ｆ）は、金属などを蒸着してソース電極１２０およびドレイン電極１３０を形成した後、レジスト膜１７０を除去（リフトオフ）した様子を示す模式図である。

直接成長法（気相成長法）を用いて触媒からチャネルとなるＣＮＴを成長させた場合（図２（Ａ）参照）は、触媒を除去した後にソース電極およびドレイン電極を形成することが好ましい（図２（Ｄ）および図２（Ｆ）参照）。ＣＮＴ−ＦＥＴの電気特性に対する触媒の影響をなくすことができるためである。触媒の除去は、図２（Ｄ）に示すようにＣＮＴの切断と同時に行ってもよいし、別個のステップで行ってもよい。

［ゲート電極の配置］
ゲート電極を配置する方法は特に限定されない。例えば、ソース電極およびドレイン電極と同様に、リソグラフィ法を用いて金属などを蒸着すればよい。また、別個に準備した電極をゲート電極とする場合には、その電極を所望の位置に配置すればよい。

以上のように、本発明の製造方法は、ソース電極およびドレイン電極を基板上に形成する前に、ＣＮＴを保護するパッシベーション膜を形成する。これにより、製造プロセスにおけるＣＮＴの欠陥の形成やＣＮＴへのレジストによる汚染を抑制することができる。このようにして実現される清浄なＣＮＴチャネルは、ＣＮＴの一次元性の電気伝導を最大限に活かし、従来のＣＮＴ−ＦＥＴよりも優れたＦＥＴ特性を示す。

また、本発明の製造方法は、チャネルとなるＣＮＴを切断し、そのＣＮＴの両端に位置する切断面（端面）にソース電極およびドレイン電極をそれぞれ接合させることで、エンドコンタクト構造のＣＮＴ−ＦＥＴを製造することができる。前述のように、エンドコンタクト構造のＣＮＴ−ＦＥＴは、従来のＣＮＴ−ＦＥＴに比べて対称性に優れた電気特性を示す。また、本発明のＣＮＴ−ＦＥＴでは、ＯＮ時にはオーミック接合が実現される（実施例２参照）。オーミック接合が実現されることによって、効率的なキャリア注入が可能となる。その結果として、同じ測定条件におけるソース−ドレイン電流が大きくなる、すなわちコンダクタンスが大きくなることから、例えば、本発明のＣＮＴ−ＦＥＴをセンサに適用した場合に、センサの感度を向上させることができると考えられる。

また、本発明の製造方法は、ウェットエッチングを行うことにより、エンドコンタクト構造とサイドコンタクト構造とを組み合わせた態様のＣＮＴ−ＦＥＴを製造することができる。前述のように、エンドコンタクト構造とサイドコンタクト構造とを組み合わせた態様のＣＮＴ−ＦＥＴは、ソース電極およびドレイン電極からＣＮＴへのキャリア注入効率を向上させることができるため、ＣＮＴが本来有する電気伝導特性を最大限に引き出すことができる。

以下、本発明の実施例について説明するが、本発明はこれらの実施例により限定されない。

［実施例１］
１．本発明のＣＮＴ−ＦＥＴの作製
従来から知られている直接成長法を用いて、基板上にチャネルとなるＣＮＴを配置した。まず、厚さ３００ｎｍの酸化シリコン（ＳｉＯ_２）で覆われたシリコン基板（大きさ２０ｍｍ×２０ｍｍ、厚さ０.５５ｍｍ）の片面にフォトリソグラフィでパターンを現像して、触媒の形成予定部位以外の基板面をレジスト膜（ＯＦＰＲ８００、東京応化工業）で保護した。レジスト膜を形成した基板上にシリコン（Ｓｉ）を２０ｎｍの厚さで蒸着させ、その上にアルミニウム（Ａｌ）を５ｎｍの厚さで蒸着させ、その上に鉄（Ｆｅ）を２ｎｍの厚さで蒸着させ、その上にモリブデン（Ｍｏ）を０.３ｎｍの厚さで蒸着させた。次いで、リフトオフして、３μｍ×１０μｍの大きさの触媒を基板上に配置した。触媒間の間隔は、１０μｍとした。この触媒を配置した基板を、メタンおよび水素の混合ガス雰囲気中で９００℃に加熱して（熱ＣＶＤ法）、基板上に配置した触媒からＣＮＴを成長させた（図２（Ａ）参照）。

ＣＮＴを成長させた後、酸化ハフニウム（ＨｆＯ_２）または酸化ジルコニウム（ＺｒＯ_２）からなるパッシベーション膜（膜厚２０ｎｍ）を、ＣＮＴを含む基板上にＡＬＤ法を用いて形成した（図２（Ｂ）参照）。次いで、パッシベーション膜の上にフォトリソグラフィでパターンを現像して、ソース電極およびドレイン電極の形成予定部位以外の基板面を前述のレジスト膜で保護した（図２（Ｃ）参照）。レジスト膜を形成した基板に対してＥＣＲ法を用いたドライエッチングを行い、パッシベーション膜、触媒および酸化シリコン膜（１０ｎｍ以上）をエッチングするとともにＣＮＴを切断した（図２（Ｄ）参照）。切断部の間隔は、４μｍとした。ドライエッチングした基板を、希薄フッ酸液（２％ＨＦ）で１０秒間処理して、洗浄およびウェットエッチングを行った（図２（Ｅ）参照）。

ウェットエッチングを終えた後、基板上にチタン（Ｔｉ）を蒸着させて厚さ３０ｎｍのチタン薄膜を形成し、さらにその上に金（Ａｕ）を蒸着させて厚さ３０ｎｍの金薄膜を形成し、リフトオフしてソース電極およびドレイン電極を形成した（図２（Ｆ）参照）。さらに、基板裏面の酸化シリコン膜をウェットエッチングにより除去した後、アルミニウム（Ａｌ）を蒸着させて厚さ１００ｎｍのアルミニウム膜を形成し、ゲート電極（バックゲート）を形成した。

２．比較例のＣＮＴ−ＦＥＴの作製
上記「１．本発明のＣＮＴ−ＦＥＴの作製」と同様に、酸化シリコンで覆われたシリコン基板上にＣＮＴを配置した後、ソース電極、ドレイン電極およびゲート電極を形成した。電極間の間隔は、４μｍとした。パッシベーション膜の形成、ドライエッチングおよびウェットエッチングは行わなかった。

３．電気特性の比較結果
図３（Ａ）は、本発明の方法により作製した実施例１のＣＮＴ−ＦＥＴ（パッシベーション膜は酸化ハフニウム膜；図１参照）の電気特性を示すグラフである。図３（Ｂ）は、従来の方法により作製した比較例１のＣＮＴ−ＦＥＴ（図１０参照）の電気特性を示すグラフである。それぞれのグラフは、ソース電極−ドレイン電極間に１Ｖの電圧を印加したときの、バックゲート電圧の変化（−２０Ｖ〜＋２０Ｖ）とソース電極−ドレイン電極間に流れる電流（ソース−ドレイン電流）との関係（Ｉ_ｓｄ−Ｖ_ｇ）を示している。

ＣＮＴ−ＦＥＴは、その特性に応じて、ｐ型ＦＥＴ、ｎ型ＦＥＴおよび両極性（ｐ型およびｎ型：Ambipolar）ＦＥＴの３種類に大きく分けられる。チタン（Ｔｉ）を電極としたＣＮＴ−ＦＥＴは、ｐ型特性を示すことが多い。しかし、これはチタン電極とＣＮＴとの接合状態が乏しいためと考えられており、８００℃程度の高温アニーリング処理によって理想的な接合状態であるＴｉＣが実現されたＣＮＴ−ＦＥＴは、両極性ＦＥＴの性質を示すことが知られている。このように両極性ＦＥＴ特性を示すのは、Ｔｉの仕事関数（４.３ｅＶ）がＣＮＴの仕事関数（４.０ｅＶ〜４.５ｅＶ）とほとんど差がなく、電極からのホールおよび電子注入に対するエネルギー障壁が小さく同程度であるためと考えられている（非特許文献４参照）。

図３（Ｂ）のグラフから、比較例１のＣＮＴ−ＦＥＴは、ｐ型ＦＥＴの性質を示すことがわかる。両極性ＦＥＴの性質も見られるが、Ｖ_ｇ＜０におけるＯｎ電流に比較してＶ_ｇ＞０におけるＯｎ電流は二桁以上小さくなっている。また、比較例１のＣＮＴ−ＦＥＴは、ΔＶ_ｔｈが大きく、履歴特性が大きいこともわかる。

一方、図３（Ａ）のグラフから、実施例１のＣＮＴ−ＦＥＴは、Ｖ_ｇ＜０におけるＯｎ電流とＶ_ｇ＞０におけるＯｎ電流がほぼ同じであり、両極性ＦＥＴの性質を示すことがわかる。このことから、実施例１のＣＮＴ−ＦＥＴでは、アニーリング処理を行っていないにも関わらず、電極−ＣＮＴ間の接合状態がＴｉＣに匹敵するほど優れていることがわかる。また、実施例１のＣＮＴ−ＦＥＴは、ΔＶ_ｔｈが非常に小さく、履歴特性が小さいこともわかる。

［実施例２］
１．本発明のＣＮＴ−ＦＥＴの作製
厚さ３００ｎｍまたは９００ｎｍの酸化シリコン（ＳｉＯ_２）で覆われたシリコン基板を用いて、実施例１と同様の手順により本発明のＣＮＴ−ＦＥＴ（パッシベーション膜は酸化ハフニウム膜；図１参照）を作製した。実施例２のＣＮＴ−ＦＥＴは、酸化シリコン膜の厚さが異なるシリコン基板も使用したことを除いては、実施例１のＣＮＴ−ＦＥＴと同じものである。

２．比較例のＣＮＴ−ＦＥＴの作製
上記「１．本発明のＣＮＴ−ＦＥＴの作製」と同様に、シリコン基板上にＣＮＴを配置した後、ソース電極、ドレイン電極およびゲート電極を形成し、パッシベーション膜を形成し、比較例２のＣＮＴ−ＦＥＴ（パッシベーション膜は酸化ハフニウム膜）を作製した。基板は、厚さ３００ｎｍの酸化シリコンで覆われたシリコン基板を使用した。パッシベーション膜の形成は電極を形成した後に行ったが、ドライエッチングおよびウェットエッチングは行わなかった。

３．履歴特性の比較結果
図４は、本発明の方法により作製した実施例２のＣＮＴ−ＦＥＴの電気特性を示すグラフである。酸化シリコン膜の厚さは９００ｎｍであった。このグラフは、ソース電極−ドレイン電極間に１Ｖの電圧を印加したときの、バックゲート電圧の変化（−２０Ｖ〜＋２０Ｖ）とソース電極−ドレイン電極間に流れる電流（ソース−ドレイン電流）との関係（Ｉ_ｓｄ−Ｖ_ｇ）を示している。

図４に示されるように、実施例２のＣＮＴ−ＦＥＴでは、ゲート電圧を−２０Ｖから＋２０Ｖまで増加させた際にたどる経路と、ゲート電圧を＋２０Ｖから−２０Ｖまで減少させた際にたどる経路とがほぼ完全に重なっており、そのΔＶ_ｔｈは０.２Ｖ程度と極めて小さかった。

図５（Ａ）は、実施例２のＣＮＴ−ＦＥＴの履歴特性と比較例２のＣＮＴ−ＦＥＴの履歴特性を示すグラフである。酸化シリコン膜の厚さはそれぞれ３００ｎｍであった。この実験では、１バッチで作製された実施例２のＣＮＴ−ＦＥＴ４９個と、１バッチで作製された比較例２のＣＮＴ−ＦＥＴ４９個を使用した。

図５（Ａ）に示されるように、比較例２のＣＮＴ−ＦＥＴでは、ΔＶ_ｔｈは平均５〜６Ｖ程度であり、１０Ｖを超えるものも散見された。比較例１のＣＮＴ−ＦＥＴのΔＶ_ｔｈ（１２Ｖ以上）に比べて比較例２のＣＮＴ−ＦＥＴのΔＶ_ｔｈ（平均５〜６Ｖ程度）が減少しているのは、保護膜を形成したためであると考えられる。一方、実施例２のＣＮＴ−ＦＥＴでは、ΔＶ_ｔｈはほとんどが２Ｖ以下であった。図５（Ｂ）は、実施例２のＣＮＴ−ＦＥＴのΔＶ_ｔｈをより詳細に示すグラフである。図５（Ｂ）に示されるように、実施例２のＣＮＴ−ＦＥＴのΔＶ_ｔｈの平均値は１Ｖ程度であった。

これらのことから、本発明のＣＮＴ−ＦＥＴの履歴特性が優れているのは、保護膜の効果によるものだけではなく、そのデバイス構造および製造方法によるものであることがわかる。

４．ノイズ特性の比較結果
図６は、実施例２のＣＮＴ−ＦＥＴ（図中「ａ」で示す）および比較例２のＣＮＴ−ＦＥＴ（図中「ｂ」で示す）の電気特性を示すグラフである。酸化シリコン膜の厚さはそれぞれ９００ｎｍであった。ここでは、ソース電極−ドレイン電極間に１Ｖの電圧を印加し、バックゲート電圧を−２０Ｖ〜＋２０Ｖで往復掃引したときのソース−ドレイン電流を１０回連続して測定した結果を示している。本測定では、実施例２のＣＮＴ−ＦＥＴについてはΔＶ_ｔｈが１Ｖ程度のデバイスを、比較例２のＣＮＴ−ＦＥＴについてはΔＶ_ｔｈが６Ｖ程度のデバイスを使用した。図６に示されるように、比較例２のＣＮＴ−ＦＥＴでは、１０回繰り返し測定におけるＶ_ｔｈのシフト幅（図中２つの矢印間の幅）は２Ｖ程度であった。このＶ_ｔｈのシフト幅はノイズ成分に対応する。一方、実施例２のＣＮＴ−ＦＥＴでは、１０回繰り返し測定におけるＶ_ｔｈのシフト幅は０.２Ｖ程度であり（重なっていてほとんど見えない）、比較例２のＣＮＴ−ＦＥＴに比べて１／１０に低減していた。

図７（Ａ）は、実施例２のＣＮＴ−ＦＥＴ（図中「ａ」で示す）および比較例２のＣＮＴ−ＦＥＴ（図中「ｂ」で示す）のソース−ドレイン電流の時間変化を示すグラフである。ここでは、ソース電極−ドレイン電極間に１Ｖの電圧を印加し、バックゲート電圧を０Ｖにしたときのソース−ドレイン電流を３時間（１０８００秒）連続して測定した結果を示している。図７（Ａ）に示されるように、実施例２のＣＮＴ−ＦＥＴ、比較例２のＣＮＴ−ＦＥＴともにソース−ドレイン電流の時間変化が緩和するまでの時間は約１時間（３６００秒）であったが、比較例２のＣＮＴ−ＦＥＴの方がその変化幅およびバラつきが遥かに大きいことがわかる。

図７（Ｂ）は、ソース−ドレイン電流の時間変化が緩和した後、５０００秒から９０００秒までのソース−ドレイン電流の時間変化を拡大したグラフである。このグラフでは、時間変化を比較しやすくするために、ソース−ドレイン電流の値を規格化している。図７（Ｂ）に示されるように、比較例２のＣＮＴ−ＦＥＴ（図中「ｂ」で示す）では、ソース−ドレイン電流のバラつきまたはノイズ成分は約３０％であったが、実施例２のＣＮＴ−ＦＥＴ（図中「ａ」で示す）では、ソース−ドレイン電流のバラつきまたはノイズ成分は約５％であった。

これらのことから、本発明のＣＮＴ−ＦＥＴは、従来のＣＮＴ−ＦＥＴに比べて履歴幅およびノイズ成分が大幅に改善されていることがわかる。

５．電気特性の対称性の比較結果
図８（Ａ）は、実施例２のＣＮＴ−ＦＥＴの電気特性を示すグラフである。図８（Ｂ）は、比較例２のＣＮＴ−ＦＥＴの電気特性を示すグラフである。それぞれ、ソース電極−ドレイン電極間に＋１Ｖまたは−１Ｖの電圧を印加し、バックゲート電圧を−２０Ｖ〜＋２０Ｖで掃引したときのソース−ドレイン電流を測定した結果を示している。

図８（Ｂ）に示されるように、比較例２のＣＮＴ−ＦＥＴでは、ソース電極−ドレイン電極間に＋１Ｖの電圧を印加したときの曲線と−１Ｖの電圧を印加したときの曲線との対称性は５０％程度と低かった。一方、図８（Ａ）に示されるように、実施例２のＣＮＴ−ＦＥＴでは、ソース電極−ドレイン電極間に＋１Ｖの電圧を印加したときの曲線と−１Ｖの電圧を印加したときの曲線との対称性は８５％程度と高かった。この電気特性の対称性が優れていることは、ＣＮＴ−ソース電極間の接合特性とＣＮＴ−ドレイン電極間の接合特性とがほぼ等しいことを意味し、ＣＮＴ−電極間の接合特性および接合の再現性が優れていることを意味する。

また、サブスレッシュホールド特性を示すＳ値（Ｓ＝（ｄｌｏｇ_１０Ｉｓｄ／ｄＶ_ｇ）^−１）についても、比較例２のＣＮＴ−ＦＥＴでは２〜５Ｖ／ｄｅｃであったのが、実施例２のＣＮＴ−ＦＥＴでは１Ｖ／ｄｅｃまで改善していた。図４に示される実施例２のＣＮＴ−ＦＥＴでは、基板のシリコン酸化膜が９００ｎｍと十分に厚いにも関わらず、Ｓ値が０.３Ｖ／ｄｅｃであった。

これらの改善は、ＣＮＴが薬品やレジストなどにより汚染されていないこと、およびＣＮＴ−電極間の接合の対称性が優れていることにより、低い接合抵抗が実現されているためと考えられる。実際、比較例２のＣＮＴ−ＦＥＴの接合抵抗は１〜１０ＭΩ程度であるのに対し、実施例２のＣＮＴ−ＦＥＴの接合抵抗は１００〜数１００ｋΩ程度と低い値であった。

６．ＣＮＴ−電極間の接合特性の測定結果
図９は、実施例２のＣＮＴ−ＦＥＴ（図中「ａ」で示す）および比較例２のＣＮＴ−ＦＥＴ（図中「ｂ」で示す）におけるコンダクタンスの温度特性の測定結果を示すグラフである。ここでは、ソース電極−ドレイン電極間に２００ｍＶの電圧を印加し、バックゲート電圧を２０Ｖにしたとき（ＯＮ時）のソース−ドレイン電流の規格化したコンダクタンス特性を示している。規格化は、ＣＮＴのバリスティック伝導を考慮したものである。

比較例のＣＮＴ−ＦＥＴにおけるコンダクタンス特性（図中「ｂ」で示す）は、室温付近の温度（２８０Ｋ）からさらに低い温度（２０Ｋ）まで下げることによって減少する。このことは、ＣＮＴ−電極間の接合における抵抗が高く、ショットキー障壁が存在することを意味する。これに対して、実施例のＣＮＴ−ＦＥＴ（図中「ａ」で示す）では、コンダクタンスが温度の低下とともに大きくなる、つまり金属的な特性を示すことからＣＮＴ−電極間の接合がオーミック接合であることが示唆される。

本発明は、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができるので、ＣＮＴ−ＦＥＴを利用する集積デバイスやセンサなどの製造に有用である。

本発明のＣＮＴ−ＦＥＴの構成の一例を示す模式図である。本発明のＣＮＴ−ＦＥＴの製造方法の一例を示す模式図である。実施例１のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴのＩ_ｓｄ−Ｖ_ｇ特性を示すグラフである。実施例２のＣＮＴ−ＦＥＴのＩ_ｓｄ−Ｖ_ｇ特性を示すグラフである。実施例２のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴの履歴幅を示すグラフである。実施例２のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴのＩ_ｓｄ−Ｖ_ｇ特性を示すグラフである。実施例２のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴのソース−ドレイン電流の時間変化を示すグラフである。実施例２のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴのＩ_ｓｄ−Ｖ_ｇ特性を示すグラフである。実施例２のＣＮＴ−ＦＥＴおよび比較例のＣＮＴ−ＦＥＴの温度依存性のコンダクタンス特性を示すグラフである。従来の電界効果トランジスタの構成を示す模式図である。

符号の説明

１０，１００電界効果トランジスタ
１１，１１０基板
１２，１２０ソース電極
１３，１３０ドレイン電極
１４，１４０カーボンナノチューブ
１５，１６０触媒
１１２シリコン基板
１１４酸化シリコン膜
１５０パッシベーション膜
１７０レジスト膜

Claims

基板上に形成されたソース電極およびドレイン電極、ならびに前記ソース電極とドレイン電極とを接続するカーボンナノチューブからなるチャネルを有する電界効果トランジスタの製造方法であって、
基板上にカーボンナノチューブを配置するステップと、
ソース電極およびドレイン電極を形成する前に、前記カーボンナノチューブ上にパッシベーション膜を形成するステップと、
前記カーボンナノチューブを切断して、前記カーボンナノチューブの第一の端面および第二の端面を露出させるステップと、
前記第一の端面のみに接合されたソース電極および前記第二の端面のみに接合されたドレイン電極を形成するステップと、を含み、
前記パッシベーション膜は、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタンまたは窒化シリコンを含み、ＡＬＤ法により形成される、
電界効果トランジスタの製造方法。
前記カーボンナノチューブの切断は、ドライエッチングにより行われる、請求項１に記載の電界効果トランジスタの製造方法。
前記カーボンナノチューブの配置は、気相成長法により行われる、請求項１に記載の電界効果トランジスタの製造方法。
前記ソース電極および前記ドレイン電極を形成する前に、前記気相成長法で使用された触媒を除去するステップを有する、請求項３に記載の電界効果トランジスタの製造方法。
基板上に形成されたソース電極およびドレイン電極、ならびに前記ソース電極とドレイン電極とを接続するカーボンナノチューブからなるチャネルを有する電界効果トランジスタであって、
前記カーボンナノチューブは、パッシベーション膜により被覆されており、
前記ソース電極は、前記カーボンナノチューブの第一の端面のみに接合し、
前記ドレイン電極は、前記カーボンナノチューブの第二の端面のみに接合し、
前記ソース電極と前記カーボンナノチューブの接合面積は、前記ドレイン電極と前記カーボンナノチューブの接合面積と同一である、
電界効果トランジスタ。