JP2020170776A - 半導体素子搭載用基板の製造方法 - Google Patents
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Abstract
Description
その結果、所定以上の高さの柱状突起部を備えた半導体素子搭載用基板を製造する場合、レジストフィルムを金属板に圧着することによって、外部接続端子用のめっき層を形成するためのめっき用レジストマスクを形成すると、レジストフィルムが柱状突起部の高さに追従できず、レジストフィルムと柱状突起部が形成された金属板との間に気泡が残り、レジストフィルムを圧着後に形成したレジストマスクの開口部からめっき層を形成した際に、めっき層の被膜にボイド不良を生じ易く、歩留まりが悪化し、生産性が低下することが判明した。
まず、本件発明者は、半導体パッケージの半田接続部分を目視可能にするための従来技術である特許文献1に記載の技術について検討・考察した。
特許文献1に記載の技術について図8を用いて説明する。図8中、(a)は半導体パッケージに用いるリードフレームの外部機器と接続する側からみた図、(b)は(a)のリードフレームを用いて組み立てた半導体パッケージにおける(a)のA−A断面図、(c)は(b)の半導体パッケージの外部接続用端子を外部機器に半田接続した状態を示す図、(d)は(a)のリードフレームにおける外部接続用端子となる端子部を示すB−B断面図である。
そして、リードフレームのパッド部52に半導体素子60を搭載し、リードにおける半導体素子60搭載側の内部接続端子となる端子部と半導体素子60とをボンディングワイヤ61で接続し、半導体素子搭載側を封止樹脂70で封止した状態の半導体パッケージを切断位置に沿って切断することによって、図8(b)に示すように、個々に切断された半導体パッケージの裏面に露出するリードの外部接続用端子51に、端縁部にかけて空間部51aが設けられる。
このように形成された半導体パッケージは、図8(c)に示すように、外部機器80の端子81に半田接続した状態では、半田90は外部接続用端子51の裏面から端縁部にかけて形成されている空間部51aに介在する。このため、半導体パッケージの側面に露出した外部接続用端子51の半田接続部分を目視確認でき、半導体パッケージの外部機器80との半田接続状態の良・不良を目視検査できる。
しかし、特許文献1に記載の技術のように、リードフレームにおけるリードの裏面側の外部接続用端子51となる端子部の切断位置に、リードを横断する溝51bを形成すると、半導体パッケージの組立てにおける樹脂封止の際に、端子部の溝51bに樹脂が入り込み、半田接続部分を目視可能にするための空間部51aが形成されない虞がある。
即ち、リードフレームにおけるリードの裏面側の外部接続用端子となる端子部51にリードを横断する溝51bを形成すると、外部接続用端子となる端子部51は、切断位置において、図8(d)に示すようにリードの幅方向が全体にわたり薄肉状に形成される。一般に、リードフレームの半導体素子搭載側を樹脂封止する際には、リードフレームの裏面の溝に樹脂が入り込まないようにするためにリードフレームの裏面には、シート状のテープを貼り付ける。しかし、リードの幅方向に沿う溝51bの外側部分にはシート状のテープと密着する面が存在しないため、リードの幅方向に沿う溝51bの外側部分はシート状のテープから離れてしまう。ここで、シート状のテープを溝51bの面に密着させようとしても、シート状のテープが大きく変形することになり、溝51bに完全に密着させることが難しく、シート状のテープと溝51bの面とに隙間が生じ易い。その結果、樹脂封止する際にシート状のテープと溝51bの面との隙間から樹脂が回り込んで、端子部51の溝51bに樹脂が入り込み、半田接続部分を目視検査可能にするための空間部が形成されず、半導体パッケージ製品の歩留まりが悪くなる虞がある。
また、樹脂封止後に、ブレードを用いてハーフカットとフルカットの2回の切断工程が必要となり、生産効率が悪く、コストが増大してしまう。しかも、外部接続用端子が横方向へ突出するため、半導体パッケージ製品を小型化し難い。
図9のリードフレームでは、夫々の外部接続用端子となる端子部71には、ダムバー73近傍の個々のリードフレームに切断するための切断領域の内側に及ぶ所定位置に、外部接続用端子となる端子部71の幅(図9(a)において、破線の位置で切断されることによって露出する領域の幅)に応じて形成された所定形状の開口を有する凹部71b’が形成されている。
凹部71b’は、周囲を外部接続用端子となる端子部71及びダムバー73に囲まれている。そして、図9(a)において、破線の位置で切断されることによって半導体パッケージの側面に露出する外部接続用端子71の断面形状(即ち、外部接続用端子71の端縁部71a’の端面形状)は、図9(b)に示すように、門形状に形成されるようになっている。
このため、凹部71b’の周囲の金属材料の面を、シート状のテープに密着させることができ、リードフレームの半導体素子搭載側を樹脂封止する際に、樹脂の凹部71b’への入り込みを防止することができる。
柱状突起部10bは、半導体パッケージ領域の内側で四方の縁部から中央に向かって細長状に延びている。
これらの半導体素子搭載用基板1によれば、金属板10を溶解除去することで、柱状突起部10bの上面及び側面を覆うように形成しためっき層12、12−2の断面が門形状になるようにした構成にすることができる。
その結果、柱状突起部の高さを0.10mm以上にした構成を備えた半導体素子搭載用基板の製造する場合、レジストフィルムを金属板に圧着することによって、外部接続端子用のめっき層を形成するためのめっき用レジストマスクを形成すると、レジストフィルムが柱状突起部の高さに追従できず、レジストフィルムと柱状突起部が形成された金属板との間に気泡が残り、レジストフィルムを圧着後に形成したレジストマスクの開口部からめっき層を形成した際に、めっき層の被膜にボイド不良を生じ易く、歩留まりが悪化し、生産性が低下することが判明した。
一般に、半導体装置用基板の製造工程におけるめっき加工は、図13(a)、図13(b)に示すように、搬送装置を介して金属板がライン搬送された状態で行われる。
めっき加工では、めっき用レジストマスクを形成するために、ロールに巻かれたレジストフィルムRを、搬送されてくる柱状突起部10bを備えた金属板10にローラー100を介して圧着する。このとき、レジストフィルムRと金属板10との間の空気が、金属板の搬送方向X1とは反対側の方向に逃げていく。
ここで、図13(c)に示すように、柱状突起部10bの辺が金属板の搬送方向に対し垂直に延びていると、レジストフィルムを圧着するときに、搬送方向とは反対側の方向に逃げようとする空気が、柱状突起部10bの長辺に当接して逃げにくくなる。
そして、このように金属板10との間で気泡99が残存する状態のレジストフィルムRにおける柱状突起部10bを囲む所定領域にめっき加工用の開口部を形成し、開口部を形成したレジストフィルムRをめっき用レジストマスクとして用いてめっき層を形成したところ、開口部近傍の気泡が残存する部位に、形成されためっき層にボイドが形成され易く、製造された半導体素子搭載用基板の歩留まりが悪化することが判明した。
しかし、図10〜図12に示す半導体素子搭載用基板は、柱状突起部10bが、半導体パッケージ領域の内側で四方の縁部から中央に向かって細長状に延びた構成となっており、柱状突起部10bのいずれかの辺は、金属板10の搬送方向に対し垂直に延びている状態となるため、レジストフィルムを金属板10に圧着する際に、空気を金属板の搬送方向とは反対側の方向に完全に逃がすことが難しい。
より詳しくは、エッチング用レジストマスクを形成する工程において、金属板の一方の側の面上にレジスト層を形成し、柱状突起部に対応する所定のパターンが、搬送装置を用いて搬送される金属板の搬送方向に対して、所定角度で斜めに描画されたガラスマスクを用いて、露光・現像することで、作製する個々の半導体素子搭載用基板が、搬送装置を用いて搬送される前記金属板の搬送方向に対して、所定角度で斜め配置となる、凹部に対応する領域を開口する開口部を有し、複数の柱状突起部に対応する領域を覆うエッチング用レジストマスクを、金属板の一方の側の面上に形成する。
斜め配置となる所定角度が、30度以上60度以下であるようにして金属板の一方の側の面上に、エッチング用レジストマスクを形成すれば、金属板の一方の面にエッチング加工を施し、0.10mm以上0.18mm以下の深さの凹部を設けることによって個々の柱状突起部を形成することによって、個々の柱状突起部の各辺が金属板の搬送方向に対して、30度以上60度以下の角度で斜めに配置された状態となり、その後のめっき用レジストマスクの形成のために、搬送装置を用いて搬送される、金属板の一方の側の面上に、レジストフィルムを圧着させるときに、空気を柱状突起部の各辺に沿って、金属板の斜め後方へ確実に逃がすことができる。
また、作製する個々の半導体素子搭載用基板が、搬送装置を用いて搬送される金属板の搬送方向に対して、斜め配置となる所定角度が、30度以上60度以下であれば、作製する個々の半導体素子搭載用基板を金属板の搬送方向に対して0度及び90度に配置した場合と比較した場合における、金属板1シートあたりに製造できる半導体素子搭載基板の個数のロスを最小限に抑えることができる。
個々の半導体素子搭載用基板1は、図1(b)に示すように、凹部10aと、複数の柱状突起部10bと、複数の端子部12を有している。
凹部10aは、金属板10の一方の側の面に形成されており、0.10mm以上0.18mm以下の深さを有している。
柱状突起部10bは、金属板10に凹部10aを設けることによって形成され、半導体パッケージ領域の内側で四方の縁部から中央に向かって細長状に延びている。また、柱状突起部10bの各辺は、金属板10の長辺(図1(a)における横方向の辺)に対し、30度以上60度以下の所定角度で斜めに延びている。
端子部12は、柱状突起部10bの側面および上面と凹部10aの底面における柱状突起部10bの周囲の所定領域を覆うように形成された、めっき層で構成されている。
そして、複数の端子部12は、半田等の接続部材を介して、端子部12の下段又は端子部12の上段に、半導体素子をフリップチップ実装することができるようになっている(図示省略)。
なお、本実施形態の多列型半導体素子搭載用基板1は、図1(a)、図1(b)の例では、隣り合う半導体パッケージ領域(不図示)の柱状突起部10b同士が接続した態様に配置されているが、図2(a)、図2(b)に示すように、隣り合う半導体パッケージ領域(不図示)の柱状突起部10b同士が離れた態様に配置されたものであってもよい。
また、本実施形態の多列型半導体素子搭載用基板1は、図3(a)、図3(b)に示すように、凹部10aの底面の中央部にめっき層で形成されたパッド部12−1と、パッド部12−1の周辺であって、凹部10aを設けることによって形成された柱状突起部10bの側面および上面と凹部10aの底面における柱状突起部10bの周囲の所定領域を覆うように形成されためっき層で構成された複数の端子部12−2を有し、パッド部12−1に半導体素子を搭載するとともに、ボンディングワイヤ等の接続部材を介して。端子部12−2の上面と半導体素子の電極とをワイヤボンディングできるようにしたものであってもよい。
まず、銅または銅合金の金属板10をリードフレーム材料として準備する(図4(a)、図5(a)参照)。
次に、金属板10にハーフエッチング加工を施して柱状突起部10bと貫通孔18を形成する。詳しくは、金属板10の両面にドライフィルムレジスト等の第1のレジスト層R1を形成する(図4(b)、図5(b)参照)。次いで、図1(a)、図1(b)に示した柱状突起部10bに対応する所定のパターンが、搬送装置を用いて搬送される金属板10の搬送方向に対して、30度以上60度以下の所定角度で斜めに描画されたガラスマスクを用いて、金属板10の一方の側の第1のレジスト層R1を露光するとともに、金属板10の他方の側の第1のレジスト層R1を全面にわたって露光し、露光後に夫々の第1のレジスト層R1を現像する。そして、金属板10の一方の側の面上に、柱状突起部10bに対応する領域を覆い、凹部10aに対応する領域が開口したエッチング用レジストマスク31を形成するとともに、金属板10の他方の側の面上に、全面を覆うエッチング用レジストマスク31を形成する(図4(c)、図5(c)参照)。次いで、金属板10の一方の側からハーフエッチング加工を施し、0.10mm以上0.18mm以下の深さの凹部10aを設けることによって個々の柱状突起部10bを形成する(図4(d)、図5(d)参照)。このとき、個々の柱状突起部10bの各辺は、金属板10の搬送方向X1に対し斜めに延びた状態となる。次いで、金属板10の両面上に形成したエッチング用レジストマスク31を除去する(図4(e)、図5(e)参照)。
なお、めっき層の表面は、粗化処理を施すのが良い。めっき層の表面を粗化処理する場合、例えば、めっき層の形成をNiめっきで終えて、Niめっき層を粗化めっきで形成しても良い。また、例えば、平滑なNiめっき層を形成した後に、Niめっき層の表面をエッチングにて粗化処理しても良い。また、例えば、めっき層の形成をCuめっきで終えて、Cuめっき層の表面を陽極酸化処理又はエッチングにて粗化処理してもよい。さらに、例えば、粗化めっき層形成後に、順に、Pd/Auめっき層を積層してもよい。
次いで、金属板10の両面上に形成しためっき用レジストマスク32を除去する(図4(i)、図5(i)参照)。
これにより、本実施形態の半導体素子搭載用基板1が出来上がる。
まず、端子部12の表面の内部端子接続部に半田17等を介して半導体素子20をフリップチップ接続する(図6(a)参照)。
次に、図示しないモールド金型をセットし、半導体素子搭載側を封止樹脂15で封止する(図6(b)参照)。
次に、金属板10を除去し(図6(c)参照)、所定の半導体パッケージの寸法に切断する(図6(d)参照)。これにより、本実施形態の半導体素子搭載用基板1を用いた半導体パッケージ40が完成する(図6(e)参照)。
また、作製する個々の半導体素子搭載用基板1が、搬送装置を用いて搬送される金属板10の搬送方向X1に対して、斜め配置となる所定角度が、30度以上60度以下であれば、作製する個々の半導体素子搭載用基板1を金属板10の搬送方向X1に対して0度及び90度に配置した場合と比較した場合における、金属板1シートあたりに製造できる半導体素子搭載基板1の個数のロスを最小限に抑えることができる。
実施例1
まず、金属板10として、厚さ0.20mmの銅系材料を準備し(図4(a)、図5(a)参照)、両面に、第1のレジスト層R1としてドライフィルムレジストを圧着した(図4(b)、図5(b)参照)。
次に、金属板10の一方の側から深さ0.15mmのハーフエッチング加工を施し、金属板におけるハーフエッチング加工を施した深さにおいて凹部10aを設けることによって個々の柱状突起部10bを形成した(図4(d)、図5(d)参照)。なお、エッチング液は、塩化第二鉄液を使用した。
次に、金属板10の両面上に形成したエッチング用レジストマスク31を剥離した(図4(e)、図5(e)参照)。
次に、図1(a)、図1(b)に示した端子部12に対応する所定のパターンが、搬送装置を用いて搬送される金属板10の搬送方向に対して、45度の角度で斜めに描画されたガラスマスクを用いて、金属板10の一方の側の第2のレジスト層R2を露光し、露光後に第2のレジスト層R2を現像して、金属板10の一方の側の面上に、柱状突起部10bの側面および上面と凹部10aの底面における柱状突起部10bの周囲の所定領域を覆う端子部12に対応する領域に複数の開口部を有するめっき用レジストマスク32を形成した(図4(g)、図5(g)参照)。
次に、めっき用レジストマスク32の開口部に、Auを0.01μm、Pdを0.03μm、Niを30.0μm、Pdを0.03μmの厚さで順次めっき加工を施し、複数の端子部12を形成した(図4(h)、図5(h)参照)。
次に、金属板10の両面上に形成しためっき用レジストマスク32を剥離し(図4(i)、図5(i)参照)、実施例1の半導体素子搭載用基板1を得た。
次に、金属板10を除去した(図6(c)参照)。
次に、所定の半導体パッケージの寸法に切断した(図6(d)参照)。これにより、実施例1の半導体素子搭載用基板1を用いた半導体パッケージ40を得た(図6(e)参照)。
次に、実施例1の半導体素子搭載用基板1を用いた半導体パッケージ40の外部接続用端子を外部機器であるプリント基板80の端子に半田接続して、プリント基板80に装着した。このとき、リフローにより溶けた半田90が、端子部12の裏面の外部接続用端子部の段差が形成されることによって設けられた空間部に濡れ広がり、半導体パッケージ40の側面に露出した外部接続用端子12の半田接続部分を目視確認でき、半導体パッケージ40の外部機器であるプリント基板80との半田接続状態の良・不良を目視検査できる状態となった(図7(a)〜図7(c)参照)。
比較例1では、実施例1と略同様の金属板を準備し、金属板の両面に第1のレジスト層として、ドライフィルムレジストを圧着後、図1(b)に示した柱状突起部10bに対応する所定のパターンが、搬送装置を用いて搬送される金属板の搬送方向に対して、0度及び90度の角度で描画されたガラスマスクを用いて、金属板の一方の側の第1のレジスト層を露光するとともに、金属板の他方の側の第1のレジスト層を全面にわたって露光し、露光後に夫々の第1のレジスト層を現像して、金属板の一方の側の面上に、図1(b)に示した柱状突起部10bに対応する領域を覆い、凹部10aに対応する領域が開口したエッチング用レジストマスクを形成するとともに、金属板の他方の側の面上に、全面を覆うエッチング用レジストマスクを形成した。次に、金属板の一方の側からハーフエッチング加工を施し、0.15mmの深さの凹部を設けることによって個々の柱状突起部を形成した。次にエッチング用レジストマスクを剥離し、金属板の両面に、ドライフィルムレジストからなる第2のレジスト層を圧着した。次に、図1(a)、図1(b)に示した端子部12に対応する所定のパターンが、搬送装置を用いて搬送される金属板の搬送方向に対して、0度及び90度の角度で描画されたガラスマスクを用いて、金属板の一方の側の第2のレジスト層を露光し、露光後に第2のレジスト層を現像して、金属板の一方の側の面上に、柱状突起部の側面および上面と凹部の底面における柱状突起部の周囲の所定領域を覆う図1(a)、図1(b)に示した端子部12に対応する領域に複数の開口部を有するめっき用レジストマスクを形成した。
次に、めっき用レジストマスクの開口部に、Auを0.01μm、Pdを0.03μm、Niを30.0μm、Pdを0.03μmの厚さで順次めっき加工を施し、複数の端子部を形成した。
次に、金属板の両面上に形成したレジストマスクを剥離し、比較例1の半導体素子搭載用基板を得た。
このとき、金属板を除去した封止樹脂体における半導体素子搭載側とは反対側の面が平坦に形成され、平坦に形成された封止樹脂体の面から外部接続用端子となる端子部を構成するめっき層が露出した状態に仕上がった。
次に、所定の半導体パッケージの寸法に切断した。これにより、比較例1の半導体素子搭載用基板を用いた半導体パッケージを得た。
次に、比較例1の半導体素子搭載用基板を用いた半導体パッケージの外部接続用端子を外部機器であるプリント基板の端子に半田接続して、プリント基板に装着した。
実施例1及び比較例1の夫々の半導体素子搭載用基板を用いて製造した、夫々の半導体パッケージを、半田を介して外部機器であるプリント基板の端子へ接続後の半田接続状態の外観観察のし易さを評価した。
実施例1、比較例1の夫々の半導体素子搭載用基板1を用いて製造した、夫々の半導体パッケージ40を外部機器であるプリント基板80の端子へ接続した場合、半導体パッケージ40の側面に全ての端子部12の外部機器側の面と外部機器であるプリント基板80の端子との間に半田が充填されていることを、半導体パッケージ40の側面に露出しためっき層からなる外部接続用端子の端縁部の側から目視で確認することができた。
実施例1、比較例1の夫々の製造方法を用いて、実施例1では1ブロック当たり縦13個、比較例1では1ブロック当たり縦4個、横4個の16個に夫々配列された半導体素子搭載用基板を各1000個作製し、夫々作製した半搭載素子搭載用基板における端子部を形成するめっき層における、ボイド発生を原因とする、めっき層を形成する範囲外への漏れ出しが発生した半導体素子搭載用基板の個数を調べた。
なお、めっき層の漏れ出しの発生の有無検査は、20倍の光学顕微鏡装置を備えた外観検査装置を用いて行った。
これに対し、実施例1の製造方法を用いて製造した多列型半導体素子搭載用基板においては、1000個の半導体素子搭載用基板中、端子部を形成するめっき層の漏れ出しが発生した半導体素子搭載用基板は、0個であった。
まず、長さ100mの金属板を用いたときにおける、実施例1、比較例1の製造方法で作製可能な半導体素子搭載用基板の個数を算出した。そして、比較例1の製造方法で作製可能な半導体素子搭載用基板の個数から実施例1の製造方法で作製可能な半導体素子搭載用基板の個数を引き、残りの個数(ここでは、「個数A」とする)を長さ100mの金属板を用いたときにおける、実施例1による半導体素子搭載基板の製造個数のロスとした。
次に、比較例1の製造方法で作製可能な半導体素子搭載用基板の個数に対し、上述しためっき層の被膜形状評価によって得られた、1000個の半導体素子搭載用基板中にボイド不良が発生した個数の割合を乗じ、長さ100mの金属板を用いたときにおける、ボイド不良によるロス(ここでは、「個数B」とする)を算出した。
その結果を表1に示す。
そして、半導体パッケージの製造は、多列配列された半導体素子搭載用基板をライン搬送した状態で行われる。比較例1の製造方法の場合は、ボイド不良を原因とするめっき層の漏れ出しが発生する個数が多いため、多列配列された半導体素子搭載用基板を用いた半導体パッケージの製造工程において、不良品の有無の検査及び不良品の除外のためにより多くの時間を要する。これに対し、実施例1の製造方法の場合は、ボイド不良を原因とするめっき層の漏れ出しが発生する個数がないため、多列配列された半導体素子搭載用基板を用いた半導体パッケージの製造工程において、不良品の有無の検査及び不良品の除外のための時間を大幅に低減できる。このため、比較例1の製造方法では、その分、実施例1の製造方法に比べて、1日当たりの生産数が少なくなることが推察できる。
このことから、実施例1の製造方法は、比較例1の製造方法に比べて、半導体素子搭載用基板、半導体パッケージ夫々の生産性が大幅に向上することが認められる。
例えば、本実施形態では、金属板10の他方の面側のエッチング用レジストマスク31、めっき用レジストマスク32を夫々別個のレジストフィルムを用いて形成したが、同じレジストフルムを用いてエッチング用レジストマスク31、めっき用レジストマスク32を兼用させるようにしてもよい。
10 金属板
10a 凹部
10b 柱状突起部
12 端子部(めっき層)
15 封止樹脂部
17 半田
20、60 半導体素子
21、70 封止樹脂
31 エッチング用レジストマスク
32 めっき用レジストマスク
40 半導体パッケージ
51 端子部(外部接続用端子)
51a 空間部
51b 溝
52 パッド部
53 サポートバー
61 ボンディングワイヤ
71 端子部
71a’ 端縁部
71b’ 凹部
73 ダムバー
80 外部機器(プリント基板)
81 端子
90 半田
99 金属板とレジスフィルムとの間で残存する気泡(空気)
100 ローラー
R レジストフィルム
R1 第1のレジスト層
R2 第2のレジスト層
まず、銅または銅合金の金属板10を半導体素子搭載用基板材料として準備する(図4(a)、図5(a)参照)。
次に、金属板10にハーフエッチング加工を施して柱状突起部10bと貫通孔18を形成する。詳しくは、金属板10の両面にドライフィルムレジスト等の第1のレジスト層R1を形成する(図4(b)、図5(b)参照)。次いで、図1(a)、図1(b)に示した柱状突起部10bに対応する所定のパターンが、搬送装置を用いて搬送される金属板10の搬送方向に対して、30度以上60度以下の所定角度で斜めに描画されたガラスマスクを用いて、金属板10の一方の側の第1のレジスト層R1を露光するとともに、金属板10の他方の側の第1のレジスト層R1を全面にわたって露光し、露光後に夫々の第1のレジスト層R1を現像する。そして、金属板10の一方の側の面上に、柱状突起部10bに対応する領域を覆い、凹部10aに対応する領域が開口したエッチング用レジストマスク31を形成するとともに、金属板10の他方の側の面上に、全面を覆うエッチング用レジストマスク31を形成する(図4(c)、図5(c)参照)。次いで、金属板10の一方の側からハーフエッチング加工を施し、0.10mm以上0.18mm以下の深さの凹部10aを設けることによって個々の柱状突起部10bを形成する(図4(d)、図5(d)参照)。このとき、個々の柱状突起部10bの各辺は、金属板10の搬送方向X1に対し斜めに延びた状態となる。次いで、金属板10の両面上に形成したエッチング用レジストマスク31を除去する(図4(e)、図5(e)参照)。
実施例1
まず、金属板10として、厚さ0.20mmの銅系材料を準備し(図4(a)、図5(a)参照)、両面に、第1のレジスト層R1としてドライフィルムレジストを圧着した(図4(b)、図5(b)参照)。
比較例1では、実施例1と略同様の金属板10を準備し、金属板10の両面に第1のレジスト層として、ドライフィルムレジストを圧着後、図10(a)、図10(b)に示した柱状突起部10bに対応する所定のパターンが、搬送装置を用いて搬送される金属板10の搬送方向に対して、0度及び90度の角度で描画されたガラスマスクを用いて、金属板10の一方の側の第1のレジスト層を露光するとともに、金属板10の他方の側の第1のレジスト層を全面にわたって露光し、露光後に夫々の第1のレジスト層を現像して、金属板10の一方の側の面上に、図10(a)、図10(b)に示した柱状突起部10bに対応する領域を覆い、凹部10aに対応する領域が開口したエッチング用レジストマスクを形成するとともに、金属板10の他方の側の面上に、全面を覆うエッチング用レジストマスクを形成した。次に、金属板10の一方の側からハーフエッチング加工を施し、0.15mmの深さの凹部10aを設けることによって個々の柱状突起部10bを形成した。次にエッチング用レジストマスクを剥離し、金属板10の両面に、ドライフィルムレジストからなる第2のレジスト層を圧着した。次に、図10(a)、図10(b)に示した端子部12に対応する所定のパターンが、搬送装置を用いて搬送される金属板10の搬送方向に対して、0度及び90度の角度で描画されたガラスマスクを用いて、金属板10の一方の側の第2のレジスト層を露光し、露光後に第2のレジスト層を現像して、金属板10の一方の側の面上に、柱状突起部10bの側面および上面と凹部10aの底面における柱状突起部10bの周囲の所定領域を覆う図10(a)、図10(b)に示した端子部12に対応する領域に複数の開口部を有するめっき用レジストマスクを形成した。
次に、めっき用レジストマスクの開口部に、Auを0.01μm、Pdを0.03μm、Niを30.0μm、Pdを0.03μmの厚さで順次めっき加工を施し、複数の端子部12を形成した。
次に、金属板10の両面上に形成したレジストマスクを剥離し、比較例1の半導体素子搭載用基板を得た。
10 金属板
10a 凹部
10b 柱状突起部
12 端子部(めっき層)
15 封止樹脂
17 半田
20、60 半導体素子
21、70 封止樹脂
31 エッチング用レジストマスク
32 めっき用レジストマスク
40 半導体パッケージ
51 端子部(外部接続用端子)
51a 空間部
51b 溝
52 パッド部
53 サポートバー
61 ボンディングワイヤ
71 端子部
71a’ 端縁部
71b’ 凹部
73 ダムバー
80 外部機器(プリント基板)
81 端子
90 半田
99 金属板とレジストフィルムとの間で残存する気泡(空気)
100 ローラー
R レジストフィルム
R1 第1のレジスト層
R2 第2のレジスト層
Claims (3)
- 複数の半導体素子搭載用基板が多列配置され、個々の半導体素子搭載用基板が、金属板の一方の側の面に凹部を設けることによって形成され、半導体パッケージ領域の内側で四方の縁部から中央に向かって細長状に延びた、0.10mm以上0.18mm以下の高さの複数の柱状突起部と、夫々の前記柱状突起部の側面および上面と前記凹部の底面における前記柱状突起部の周囲の所定領域を覆う、めっき層からなる複数の端子部と、を有する半導体素子搭載用基板の製造方法であって、
前記金属板の一方の側の面上に、作製する個々の半導体素子搭載用基板が、搬送装置を用いて搬送される前記金属板の搬送方向に対して、所定角度で斜め配置となるようにして、前記凹部に対応する領域を開口する開口部を有し、複数の前記柱状突起部に対応する領域を覆うエッチング用レジストマスクを形成するとともに、前記金属板の他方の側の面上に、全面を覆うエッチング用レジストマスクを形成する工程と、
前記金属板の一方の面にエッチング加工を施し、0.10mm以上0.18mm以下の深さの前記凹部を設けることによって個々の前記柱状突起部を形成する工程と、
前記エッチング用レジストマスクを除去する工程と、
搬送装置を用いて搬送される、前記金属板の一方の側の面上に、レジストフィルムを圧着し、夫々の前記柱状突起部を囲む所定領域を開口する複数の開口部を有し、その他の領域を覆うめっき用レジストマスクを形成する工程と、
前記めっき用レジストマスクの開口部から露出する、前記柱状突起部の側面および上面と前記凹部の底面における前記柱状突起部の周囲の所定領域にめっき加工を施し、前記端子部を形成する工程と、
前記めっき用レジストマスクを除去する工程と、
を有することを特徴とする半導体素子搭載用基板の製造方法。 - 前記エッチング用レジストマスクを形成する工程において、
前記金属板の一方の側の面上にレジスト層を形成し、柱状突起部に対応する所定のパターンが、搬送装置を用いて搬送される前記金属板の搬送方向に対して、所定角度で斜めに描画されたガラスマスクを用いて、露光・現像することで、作製する個々の半導体素子搭載用基板が、搬送装置を用いて搬送される前記金属板の搬送方向に対して、所定角度で斜め配置となる、前記凹部に対応する領域を開口する開口部を有し、複数の前記柱状突起部に対応する領域を覆うエッチング用レジストマスクを、前記金属板の一方の側の面上に形成することを特徴とする請求項1に記載の半導体素子搭載用基板の製造方法。 - 前記金属板の一方の側の面上に、前記エッチング用レジストマスクを形成する工程において、作製する個々の半導体素子搭載用基板が、搬送装置を用いて搬送される前記金属板の搬送方向に対して、斜め配置となる所定角度が、30度以上60度以下であることを特徴とする請求項1又は2に記載の半導体素子搭載用基板の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163774A (ja) * | 1992-11-16 | 1994-06-10 | Dainippon Printing Co Ltd | リードフレーム |
JP2000021919A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
JP2011124284A (ja) * | 2009-12-08 | 2011-06-23 | Sanken Electric Co Ltd | モールドパッケージの製造方法及びモールドパッケージ |
JP2018200994A (ja) * | 2017-05-29 | 2018-12-20 | 大口マテリアル株式会社 | リードフレーム及びその製造方法 |
JP2019021815A (ja) * | 2017-07-19 | 2019-02-07 | 大口マテリアル株式会社 | 半導体素子搭載用基板及びその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6163774B2 (ja) | 2013-02-05 | 2017-07-19 | セイコーエプソン株式会社 | 複合体の製造方法およびリチウム電池の製造方法 |
-
2019
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163774A (ja) * | 1992-11-16 | 1994-06-10 | Dainippon Printing Co Ltd | リードフレーム |
JP2000021919A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
JP2011124284A (ja) * | 2009-12-08 | 2011-06-23 | Sanken Electric Co Ltd | モールドパッケージの製造方法及びモールドパッケージ |
JP2018200994A (ja) * | 2017-05-29 | 2018-12-20 | 大口マテリアル株式会社 | リードフレーム及びその製造方法 |
JP2019021815A (ja) * | 2017-07-19 | 2019-02-07 | 大口マテリアル株式会社 | 半導体素子搭載用基板及びその製造方法 |
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