JP2017168511A - 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】導電性基板を溶解除去する際、溶解液等によるめっき剥がれを防止する。
【解決手段】半導体素子搭載用基板５０であって、導電性基板１０と、前記導電性基板の表面上に設けられた半導体素子搭載部２０と、前記半導体素子搭載部の周辺の前記導電性基板の前記表面上の所定領域に設けられためっき層からなるリード部３０と、を備え、前記めっき層の側面に対して凸状の滲みめっき層が形成され、該滲みめっき層は前記導電性基板の表面から離間して設けられる半導体素子搭載用基板を特徴とする。
【選択図】図１
【解決手段】半導体素子搭載用基板５０であって、導電性基板１０と、前記導電性基板の表面上に設けられた半導体素子搭載部２０と、前記半導体素子搭載部の周辺の前記導電性基板の前記表面上の所定領域に設けられためっき層からなるリード部３０と、を備え、前記めっき層の側面に対して凸状の滲みめっき層が形成され、該滲みめっき層は前記導電性基板の表面から離間して設けられる半導体素子搭載用基板を特徴とする。
【選択図】図１
Description
本発明は、半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法に関する。
近年、携帯電話に代表されるように、電子機器の小型化・軽量化が急速に進み、それら電子機器に用いられる半導体装置も小型化・軽量化・高機能化が要求されている。特に、半導体装置の厚みについて、薄型化が要求されている。かかる要求に応えるため、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ−Ｌｅａｄ）等の金属材料を加工したリードフレームを用いた半導体装置から、以下のような導電性基板を最終的に除去する半導体装置が開発されてきている。
具体的には、導電性を有する基板の一面側に、所定のパターニングを施し反対面側には全面被覆したレジストマスクを形成し、前記パターンニングされたレジストマスクから露出した基板に導電性金属を多層めっきし、半導体素子搭載用のダイパッド部と外部機器と接続するためのリード部とを形成し、そのレジストマスクを除去することで半導体素子搭載用基板を形成する。形成した半導体素子搭載用基板に半導体素子を搭載し、ワイヤボンディングした後に樹脂封止を行い、導電性基板を除去してダイパッド部やリード部の底面を露出させ、ソーイングにて所定の大きさに切断し個片化して半導体装置を完成させる。
半導体装置及び半導体装置の製造方法として、例えば特許文献１では、電極パッドを有する半導体チップと、該半導体チップを封止する樹脂パッケージと、該樹脂パッケージの底面から該底面とほぼ同一平面で露出する金属膜と、一端が該電極パッドとボンディングされ、他端が該金属膜とボンディングされたボンディングワイヤとを有する半導体装置及び該装置の製造方法として記載されている。また特許文献２では、外部端子面が一平面をなすように配置された複数の端子部と、各端子部の内部端子面とワイヤにて電気的に接続された半導体素子と、少なくとも各端子部の外部端子面の一部を外部に露出させるように端子部と半導体素子を封止した樹脂部材とを備え、端子部は内部端子面の周囲に突起部を有するような樹脂封止型半導体装置とし、半導体装置用回路部材は、基板上に設けられた回路部を備え、この回路部の基板との接触面と反対側の表面の周囲には突起部が形成されているものとするとして記載されている。
上述のダイパッド部やリード部は、種々のめっきを積層して形成されているが、最近は、樹脂封止後の外部接続部に外装めっきが必要ないＰｒｅ−Ｐｌａｔｅｄ Ｆｌａｍｅ（ＰＰＦ）の使用が増加している。このめっき構造を用いて導電性基板を除去するタイプのめっき積層を、例えば、導電性基板上で下層から順番に、Ａｕ、第１のＰｄ、Ｎｉ、第２のＰｄからなる各めっき層が積層されることが多い。
上述の半導体装置の製造工程では、導電性基板に、半導体素子搭載部としてのダイパッド部やリード部をめっきで複数層重ねて構成した上で、樹脂封止した後、導電性基板を除去している。そして導電性基板を除去する方法の１つとして、溶解除去法が考案されている。
しかしながら、溶解除去法では以下のような不具合が発生する場合があった。即ち、導電性基板を溶解除去する場合、導電性基板は一般的にＣｕ合金が用いられることが多く、板厚は０．１ｍｍ〜０．２ｍｍであるのが一般的である。溶解除去法では、このＣｕ合金をすべて溶解し、めっきされたダイパッド部やリード部の底面、及び封止樹脂部の底面を露出させる必要がある。この時、溶解液の液管理方法や、導電性基板にめっきされためっき状態等により、第１のＰｄめっき層とＮｉめっき層の間に空乏ができ、めっき剥がれの不具合が発生する場合がある。特に、めっき層で形成されたリード部の外形周縁部より発生している。
本発明は、上記課題に鑑みてなされたものであり、樹脂封止後、導電性基板を溶解除去する際、上記のような溶解液等によるめっき剥がれを防止することができる、新規かつ改良された半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法を提供することを目的とする。
本発明の一態様は、導電性基板と、前記導電性基板の表面上の所定領域に設けられためっき層からなるリード部と、を備え、前記めっき層の側面に対して凸状の滲みめっき層が形成され、該滲みめっき層は前記導電性基板の表面から離間して設けられる半導体素子搭載用基板を特徴とする。
本発明の一態様によれば、凸状の滲みめっき層は導電性基板表面から離間することで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
このとき、本発明の一態様では、前記導電性基板の表面上に半導体素子搭載部が設けられ、前記リード部は、前記半導体素子搭載部の周辺に設けてもよい。
このようにすれば、半導体素子搭載部が有る半導体素子搭載用基板において、凸状の滲みめっき層は導電性基板表面から離間することで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
このとき、本発明の一態様では、前記滲みめっき層は、前記導電性基板の表面から５μｍ〜２０μｍ離間して設けてもよい。
このようにすれば、樹脂封止した時、特に、滲みめっき層と導電性基板表面との間に封止樹脂が回り込み、滲みめっき層を封止樹脂により封止することができる。またリード部のめっき層の下側の導電性基板の一部をエッチングされることを防止し、樹脂封止時この部分に封止樹脂が充填されリード形状が小さくなること防止することができる。
また、本発明の一態様では、半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するめっき層としてもよい。
このようにすれば、半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するため、生産性を向上することができる。
また、本発明の他の態様は、半導体素子と、めっき層からなるリード部と、前記半導体素子と前記リード部とを電気的に接続する接続体と、少なくとも前記リード部の底面以外の領域と、前記半導体素子及び、前記接続体とを封止する封止樹脂部とを、備え、前記めっき層の側面に対して凸状の滲みめっき層が形成され、前記滲みめっき層は、封止樹脂内に封止する半導体装置を特徴とする。
このようにすれば、凸状の滲みめっき層は導電性基板表面から離間することで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
また、本発明の他の態様では、前記半導体素子は半導体素子搭載部上に設けられ、前記リード部は、前記半導体素子搭載部の周辺に設けてもよい。
このようにすれば、半導体素子搭載部が有る半導体素子搭載用基板において、凸状の滲みめっき層は導電性基板表面から離間することで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
また、本発明の他の態様では、半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するめっき層としてもよい。
このようにすれば、半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するため、生産性を向上することができる。
また、本発明の他の態様は、導電性基板の表面上に設けられた半導体素子の周囲の前記導電性基板の前記表面上の所定領域に、めっき層からなるリード部が設けられた半導体素子搭載用基板の製造方法であって、前記導電性基板上にレジスト層を被覆し、前記レジスト層にリード部を設ける領域にパターンニングを施してレジストマスクに開口部を形成し、前記開口部の導電性基板表面が露出した領域をエッチングして所定深さの凹部を形成し、前記凹部にめっき層からなるリード部を形成し、前記レジストマスク層を剥離し、前記導電性基板の表面を露出し、前記導電性基板のうち、露出させた前記表面を前記所定深さにエッチングして滲みめっき層が前記導電性基板の表面から離間されるように前記めっき層の側面に凸状の滲みめっき層を形成して得られる、半導体素子搭載用基板の製造方法を特徴とする。
このようにすれば、凸状の滲みめっき層は導電性基板表面から離間して設けられることで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
また、本発明の他の態様では、前記導電性基板を前記所定深さにエッチングして得られた後、滲みめっき層を除去してもよい。
このようにすれば、滲みめっき層が除去されるので、樹脂封止後、導電性基板を溶解除去する際、溶解液によるめっき剥がれを防止することができる。
また、本発明の他の態様は、上記半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板に、半導体素子を搭載し、前記半導体素子と前記リード部とを電気的に接続し、少なくとも前記リード部の底面以外の領域と、前記半導体素子と、前記接続体とを、封止し、導電性基板を溶解除去する半導体装置の製造方法であること特徴とする。
このようにすれば、凸状の滲みめっき層は導電性基板表面から離間することで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
以上説明したように本発明によれば、凸状の滲みめっき層は導電性基板表面から離間して設けられることで、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる。
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
［半導体素子搭載用基板、半導体装置］
図１を用いて、本発明の一実施形態に係る半導体素子搭載用基板について説明する。図１は、本発明の一実施形態に係る半導体素子搭載用基板を示した断面図である。
図１を用いて、本発明の一実施形態に係る半導体素子搭載用基板について説明する。図１は、本発明の一実施形態に係る半導体素子搭載用基板を示した断面図である。
本発明の一実施形態に係る半導体素子搭載用基板５０は、導電性基板１０と、その上に配置された半導体素子搭載部２０と、外部機器と接続するための半導体素子搭載部２０周辺に設けられた所定の領域のリード部３０とで構成されている。導電性基板１０は、半導体素子搭載部２０及びリード部３０の支持部材として機能する。半導体素子搭載部２０は、半導体素子を搭載するための半導体素子搭載領域である。リード部３０は、半導体素子が半導体素子搭載部２０上に搭載されたときに、搭載された半導体素子の電極とワイヤボンディング等で接続される接続端子である。なお、半導体素子搭載用基板５０のパターンによっては、半導体素子搭載部２０を作製しないパターンもある。例えば、導電性基板１０に半導体素子を直接搭載するもの、あるいは、半導体素子の電極をリード部に直接接合するフリップチップ接続タイプ等がある。
以後の説明では、半導体素子搭載部２０がある実施形態について説明するが、本発明は、半導体素子搭載部２０が存在せず、半導体素子搭載領域のみが確保されたタイプの半導体素子搭載用基板にも適用可能である。
導電性基板１０は、半導体素子搭載部２０及びリード部３０を導電性基板表面１０ｂ上に形成可能な基材として機能するとともに、形成後の半導体素子搭載部２０及びリード部３０の支持部材として機能する。使用する導電性基板１０の材質は、溶解除去できる材料であれば限定はない。導電性基板１０としては、強度があり導電性に優れるＣｕ又はＣｕ合金等が多く用いられている。以後の実施形態では、導電性基板１０については、Ｃｕ材を用いた事例について説明する。
半導体素子搭載部２０及びリード部３０は、導電性基板１０の片面の表面１０ｂ上にめっき加工により形成されためっき層で構成される。このめっき層は、導電性基板１０の表面１０ａにレジストマスク４１を形成し、レジストマスクの開口部３４に導電性基板の表面が露出している部分にめっき層が形成される。このめっき層を形成する時、レジストマスク４１と導電性基板１０の密着力が弱いと、めっき液がレジストマスクの下に滲み込み、めっき層の側面に対して凸状の滲みめっき層２２ａ、３２ａが発生する（図５Ａ）。
本発明の実施形態に係る半導体素子搭載用基板５０は、レジストマスク４１を除去後、めっき層２０、３０をマスクとしてめっき層以外の導電性基板１０の表面１０ａをエッチング加工することで（図３Ｆ、Ｇ参照）、凸状の滲みめっき層２２ａ、３２ａを導電性基板１０の表面１０ｂから離間して設けられることを特徴とする。詳細については、後述する。
また、半導体素子搭載部２０のめっき層及びリード部３０のめっき層は、同一の構成要素が好ましい。具体的に、めっき層は、Ａｕめっきと第１のＰｄめっき２１及び３１と、Ｎｉめっき２２及び３２と、第２のＰｄめっき２３及び３３を順に積層するめっき層から構成され、同じ厚みのめっき層から構成される。
半導体素子搭載部２０及びリード部３０の断面形状は、特に定めないが、例えば正方形、矩形、上部に張り出し形状を有する矩形、又は逆台形であってもよい。封止樹脂からの抜け防止の観点からは、上部に張り出し形状を有する矩形、又は逆台形であることが好ましい。
次に、図２を用いて、本発明の実施形態に係る半導体装置について説明する。図２は、本発明の一実施形態に係る半導体装置を示した断面図である。本発明の実施形態に係る半導体装置は、図１に示した本発明の実施形態に係る半導体素子搭載用基板５０を用いて製造される。
図２に示される本発明の実施形態に係る半導体装置１００は、半導体素子搭載部２０上に半導体素子６０を搭載し、半導体素子６０の電極とリード部３０をボンディングワイヤ７０等で接続する。その後、半導体素子６０及びボンディングワイヤ７０を含めて封止樹脂部８０を用いて樹脂封止を行い、最後に導電性基板１０を除去し、めっき層から構成される半導体素子搭載部２０の底面２０ｂ及びめっき層から構成されるリード部３０の底面３０ｂを露出させることにより製造される。この時、滲みめっき層は導電性基板１０の表面１０ｂから離間して設けられているため、滲みめっき層の下側にも封止樹脂が回り込み、封止樹脂内に封止される。滲みめっき層が封止樹脂部８０の底面に露出することはない。なお、リード部３０の底面３０ｂは、外部機器とのはんだ接合するための外部電極となる。
ここで導電性基板１０がＳＵＳ材等のステンレス鋼の場合は、引き剥がし除去することが多い。但し、この場合は、導電性基板と、めっき層２０、３０との密着力を調整することが難しく、引き剥がす際、封止樹脂部８０よりリード部が抜け、導電性基板側にリード部が残る不具合が発生することが多い。このため、リード部を抜け防止形状に構成するか、又はリード部の厚さを厚くする等の対策が必要となっている。このため、引き剥がし除去ではなく、導電性基板を溶解除去する方法が考案されている。
導電性基板１０を溶解除去する方法は、導電性基板に力を加えずに溶解液で溶解除去するため、引き剥がし方法に比べ、リード部の抜け防止はできる。しかし、導電性基板１０を溶解除去する場合、導電性基板は一般的にＣｕ又はＣｕ合金が用いられることが多く、板厚は０．１ｍｍ〜０．２ｍｍであるのが一般的である。溶解除去法では、この導電性基板１０をすべて溶解し、めっきで形成された半導体素子搭載部やリード部の底面２２ａ、３２ａ、及び封止樹脂部の底面８０ｂを露出させる必要がある。この時、溶解液の液管理方法や、導電性基板にめっきされためっき状態等により、Ａｕめっき層を含む第１のＰｄめっき層２１、３１とＮｉめっき層２２、３２の間に空乏ができ、めっき剥がれの不具合が発生する場合がある。特に、めっき層で形成されたリード部の外形周縁部よりめっき剥がれが発生している。
そこで本発明の実施形態では、樹脂封止後、導電性基板を溶解除去する際、上記のような溶解液等によるめっき剥がれを防止するために、凸状の滲みめっき層２２ａ、３２ａを導電性基板表面１０ｂから離間させ、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止されるので、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることを防止し、上記課題を達成させたものである。
次に、本発明の一実施形態に係る半導体素子搭載用基板５０及び半導体装置１００の特徴である、凸状の滲みめっき層２２ａ、３２ａについて説明する。まずは、従来の課題であるリード外形周辺部に発生するめっき剥がれの発生のメカニズムについて説明する。
本発明の一実施形態に係る半導体素子搭載用基板５０に用いられる導電性基板１０は一般的にＣｕ又はＣｕ合金が用いられることが多く、板厚は０．１ｍｍ〜０．２ｍｍであるのが一般的である。従来、リード部や半導体素子搭載部は、導電性基板上にめっきを施し形成する。めっき層は、外部接続部に外装めっきが必要ないＰｒｅ−Ｐｌａｔｅｄ Ｆｌａｍｅ（ＰＰＦ）が採用されるため、導電性基板より、Ａｕ、第１のＰｄ、Ｎｉ、第２のＰｄめっきが順に積層される。Ａｕめっき、Ｐｄめっきに使用されるめっき液はともに電流効率の高いアルカリ性のめっき液を使用することが多い。また、レジストマスクは剥離性が良いアルカリ性の液で膨潤されるものが多く使用される。
その為、図５（Ａ）に示すように、Ａｕめっきと第１のＰｄめっきを施す際に、めっき液と接触する導電性基板とレジストマスクとの密着性が弱くなり、レジストマスクと導電性基板の隙間にめっき液が滲み、凸状にめっきされることがある。この凸状の部分を滲みめっき層２２ａ、３２ａと呼ぶ。また、図５（Ｂ）に示すように、樹脂封止後の導電性基板を溶解除去した場合、滲みにより出来た凸状の滲みめっき層２２ａ、３２ａは封止樹脂との密着性が弱く、封止樹脂よりめくれて、Ｐｄめっき層の上に形成したＮｉめっき層と導電性基板の溶解液とが接触することがある。導電性基板の溶解液がＮｉめっき層と接触すると、Ａｕ、ＰｄとＮｉでは金属電位の差によりＮｉ腐食電位が生じて、Ｎｉめっきが溶出する不具合が発生する。特に、溶解液が劣化して溶解液のハロゲンのバランスが悪い場合、腐蝕電位が発生しやすい。また、Ｎｉめっきが溶出した部分のＡｕめっきと第1のＰｄめっき層は、めっき剥がれ不具合となる。リード部外形部にめっき剥がれ不具合が多いのは、上記めっき剥がれの原因がリード部外形部に発生する滲みめっき層２２ａ、３２ａによるからである。
本発明者らは、前述した本発明の課題を解決するために鋭意検討を重ねた結果、上述のように樹脂封止後に発生するめっき層の剥がれが、Ａｕめっきと第１のＰｄめっきを施す際に、レジストマスク層の下側にめっき液が滲み、滲みめっき層が形成され、この滲みめっき層の樹脂密着性が弱いことで基板溶解時にめくれあがるため、溶解液がＮｉめっき層と接触し金属電位の差によりＮｉ腐食電位が生じて、Ｎｉめっき層の一部が溶出する現象が発生することを見出した。その上で、凸状の滲みめっき層２２ａ、３２ａを導電性基板表面１０ｂから離間させ、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止させることで、めっき剥がれ不具合を防止できることを見出したものである。
上述のように、めっき剥がれを防止するには、樹脂封止後、導電性基板を溶解除去する時、金属電位差による腐食反応を起こさないようにすることが重要である。そこで、本発明では、凸状の滲みめっき層２２ａ、３２ａを、レジストマスク４１を除去後、めっき層２０、３０をマスクとしてめっき層以外の導電性基板１０の表面１０ａをエッチング加工することで（図３Ｆ、Ｇ参照）、凸状の滲みめっき層２２ａ、３２ａを導電性基板１０の表面１０ｂから離間させた。
導電性基板１０の表面１０ｂと凸状の滲みめっき層２２ａ、３２ａは、樹脂封止後、凸状の滲みめっき層２２ａ、３２ａが封止樹脂に封止される程度、離間できれば良い。導電性基板１０の表面１０ａのエッチング深さにより、離間する程度を調整する。
導電性基板１０の表面１０ｂと凸状の滲みめっき層２２ａ、３２ａは、好ましくは５μｍ〜２０μｍ離間する。５μ未満では、樹脂封止した時、凸状の滲みめっき層２２ａ、３２ａの下側に封止樹脂部８０が回り込めず、凸状の滲みめっき層２２ａ、３２ａが封止樹脂部８０より露出する可能性がある。一方、２０μｍを超える場合、エッチングにより、導電性基板１０の下側方向と同時に横方向にもエッチングされ、リード部のめっき層側面の下側の一部にもエッチングされ、樹脂封止時この部分に封止樹脂が充填され、導電性基板１０の除去後、リード形状が小さくなる可能性がある。より好ましくは、５μｍ〜１０μｍである。
これにより、半導体装置製造工程で、樹脂封止した時、滲みめっき層は、封止樹脂部８０の内部に封止され、封止樹脂部８０の底面８０ｂに露出しない。このため、次工程の封止後の導電性基板１０の除去工程において、半導体素子搭載部２０の底面２０ｂとリード部３０の底面３０ｂのみが溶解液と接触するので電位差による腐食電位は生じないのでＮｉめっき腐食も生じない。
上述のように、めっき層形成後、めっき層以外の導電性基板１０の表面１０ａをエッチングすると、エッチングの深さによりめっき層側面の下側までエッチングされることがある。そこで、本発明では、導電性基板１０にレジストマスク４１を形成後、めっき層を形成する前に、このレジストマスク４１の開口部３４で導電性基板１０の露出部である導電性基板の表面１０ａをエッチング加工して、導電性基板１０に対しての凹部３５を形成し、その後、めっき層２０、３０を形成する。凹部３５の深さは、めっき層形成後のエッチング深さとほぼ同一とする。凹部を作製し、その凹部にめっき層を形成することで、凹部３５側面にもめっきが施される。このため、めっき層形成後のエッチング時、めっき層が導電性基板１０に対して凹部形状になっているため、めっき層底面へのエッチングが防止できる。
また、レジストマスク４１を除去後、めっき層をマスクとしてめっき層以外の導電性基板１０の表面１０ａをエッチング加工することで、樹脂封止し導電性基板を除去した後、エッチング深さによって、半導体素子搭載部２０の底面２０ｂとリード部３０の底面３０ｂは、樹脂封止底面８０ｂより窪んだ位置になってしまう。従来は、リード部と封止樹脂部の底面は同一平面であり、外部機器との接続で一部条件を変更する必要がある。めっき層を形成する前に、導電性基板１０に対し凹部を形成し、その後、めっき層以外をエッチングすることで、樹脂封止し導電性基板を除去した後、封止樹脂部底面８０ｂとめっき層の底面２０ｂ、３０ｂがほぼ平坦になるようにする。このため、凹部の深さは、めっき層形成後のエッチング深さとほぼ同一とする。リード部等の底面は、１０μｍ以内であれば、ほぼ同一面であり外部機器との接続には支障にない。
また、めっき剥がれをより確実に防止するため、レジストマスク４１除去後のエッチング加工で滲みめっき層２２ａ、３２ａを導電性基板１０の表面１０ｂから離間して設けた後、滲みめっき層２２ａ、３２ａを除去してもよい。レジストマスク４１除去後のエッチング加工をしなかった場合、滲みめっき層は導電性基板と同一面にあり、高圧洗浄機を用いても完全取り除くことはできなかった。しかし、レジストマスク除去後のエッチング加工で滲みめっき層２２ａ、３２ａを導電性基板１０の表面１０ｂから離間して設けているので、高圧洗浄液が効率よく当たり、高圧洗浄機で有効に除去することができる。特に、凸状の滲みめっき層の凸長さが１０μｍを超える場合は、高圧洗浄機を用いた除去が有効である。
このように、本発明の一実施形態に係る半導体素子搭載用基板５０及び半導体装置１００は、上述のように凸状の滲みめっき層２２ａ、３２ａを導電性基板表面１０ｂから離間させ、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止させることが重要であり、より確実に本願の目的を達成できる。
［半導体素子搭載用基板の製造方法］
次に、図３を参照して、本発明の実施形態に係る半導体素子搭載用基板５０の製造方法について説明する。図３（Ａ）〜（Ｇ）は、本発明の一実施形態に係る半導体素子搭載用基板５０の製造方法の一例の一連の工程を模式的に示した図である。なお、今まで説明した構成要素については、同一の参照符号を付し、その説明を省略する。
次に、図３を参照して、本発明の実施形態に係る半導体素子搭載用基板５０の製造方法について説明する。図３（Ａ）〜（Ｇ）は、本発明の一実施形態に係る半導体素子搭載用基板５０の製造方法の一例の一連の工程を模式的に示した図である。なお、今まで説明した構成要素については、同一の参照符号を付し、その説明を省略する。
図３（Ａ）は、基板準備工程の一例を示した図である。基板準備工程においては、導電性基板１０を用意する。使用する導電性基板１０の材質は、導電性が得られかつ溶解除去可能なものであれば特に限定はないが、一般的にＣｕ又はＣｕ合金を用いる。
図３（Ｂ）は、レジスト被覆工程の一例を示した図である。レジスト被覆工程においては、導電性基板１０の表面１０ａ上を、レジスト４０で覆う。使用するレジスト４０としては、ドライフィルムレジストのラミネート、若しくは液状レジストの塗布、乾燥によるレジストの被覆等、従来からの公知の方法を用いて行うことができる。
図３（Ｃ）は、レジストマスク形成工程の一例を示した図である。レジストマスク形成工程は、より詳細には、露光工程と現像工程を含む。露光工程においては、前のレジスト被覆工程でレジスト４０の被覆をした後、そのレジスト４０上に所望の半導体素子搭載部２０やリード部３０のパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せたり、またレーザー直描（ＬＤＩ）などにより、露光を行う。なお、露光工程は、図３（Ｃ）には示されていない。
次いで、現像工程を行う。現像工程では、レジスト４０を現像することにより、めっき層を形成する部分（未硬化部分）を除去して、レジストマスク硬化部４１とレジストマスク開口部３４を形成し、導電性基板１０の表面１０ａを露出させる。
図３（Ｄ）は、レジストマスクの開口部３４の導電性基板１０の表面１０ａのエッチング工程の一例を示した図である。エッチング工程においては、レジストマスクの開口部３４で、導電性基板が露出している導電性基板の表面１０ａを選択エッチングして凹部３５を形成する。凹部３５の深さは、５μｍ〜２０μｍである。
図３（Ｅ）は、めっき工程の一例を示した図である。めっき工程においては、図３（Ｃ）、（Ｄ）で形成したレジストマスク開口部３４、凹部３５にめっき層を形成する。めっきは限定されないが、一般的には、Ａｕめっき及びＰｄめっき２１及び３１と、Ｎｉめっき２１及び３２と、Ｐｄめっき２３、３３が順に積層される。
図３（Ｆ）は、レジストマスク剥離工程の一例を示した図である。レジストマスク剥離工程においては、硬化しているレジストマスク硬化部４１を剥離する。導電性基板１０の表面上に半導体素子搭載部２０及びリード部３０を形成する。
図３（Ｇ）は、めっき層形成後のエッチング工程の一例を示した図である。めっき層形成後のエッチング工程においては、めっき層２０、３０をマスクとしてめっき層以外の導電性基板１０の表面１０ａをエッチングすることで、凸状の滲みめっき層を２２ａ、３２ａを導電性基板１０の表面１０ｂから離間して設けることができる。このときの離間の程度は、上記エッチング深さにより調整する。またこのときのエッチング深さは、レジスト層が除去された開口部３４の導電性基板１０の表面１０ａのエッチング工程のエッチング深さとほぼ同一とする。
この後、半導体素子搭載部２０やリード部３０が形成された導電性基板１０を必要に応じて所望の寸法に切断することにより、本発明の実施形態に係る半導体素子搭載用基板５０が得られる。また、高圧洗浄によりにじみめっき層を除去する場合は、図３（Ｇ）めっき層形成後のエッチング工程の後に行うとよい。
上述の各工程を順に経ることにより、凸状の滲みめっき層２２ａ、３２ａは導電性基板表面１０ｂから離間し、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止されるので、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる本発明の一実施形態に係る半導体素子搭載用基板５０が作製される。
［半導体装置の製造方法］
図４を用いて、本発明の実施形態に係る半導体装置の製造方法について説明する。図４は、本発明の一実施形態に係る半導体装置の製造方法の一例の一連の工程を模式的に示した図である。本発明の実施形態に係る半導体装置１００は、本発明の実施形態に係る半導体素子搭載用基板５０を用いて製造されるため、図４（Ａ）〜（Ｄ）は、図３に示した半導体素子搭載用基板５０の製造方法から連続した工程である。
図４を用いて、本発明の実施形態に係る半導体装置の製造方法について説明する。図４は、本発明の一実施形態に係る半導体装置の製造方法の一例の一連の工程を模式的に示した図である。本発明の実施形態に係る半導体装置１００は、本発明の実施形態に係る半導体素子搭載用基板５０を用いて製造されるため、図４（Ａ）〜（Ｄ）は、図３に示した半導体素子搭載用基板５０の製造方法から連続した工程である。
図４（Ａ）は、半導体素子搭載工程の一例を示した図である。半導体素子搭載工程においては、半導体素子搭載部２０上に半導体素子６０が搭載される。
図４（Ｂ）は、ワイヤボンディング工程の一例を示した図である。ワイヤボンディング工程においては、半導体素子６０の電極が、ワイヤボンディングによりボンディングワイヤ７０を介してリード部３０に電気的に接続される。図３（Ｅ）で説明したように、リード部３０の表面には、ワイヤボンディングに適したボンディング用貴金属めっき層が形成されているので、ボンディングワイヤ７０をスムーズかつ確実に接続することができる。
図４（Ｃ）は、樹脂封止工程の一例を示した図である。樹脂封止工程においては、リード部３０の底面以外の領域と、半導体素子６０と、ボンディングワイヤ７０とを、封止樹脂部８０により封止する。また半導体素子搭載部２０が存在する場合は、上記に加え半導体素子搭載部２０の底面以外の領域も封止する。
図４（Ｄ）は、基板除去工程の一例を示した図である。基板除去工程においては、封止樹脂部８０の下面から導電性基板１０を溶解除去する。この結果、半導体素子搭載部２０の底面２０ｂ及びリード部３０の底面３０ｂのめっき層が露出する。この時、図３（Ｄ）で行ったレジストマスク開口部３４の導電性基板１０の表面１０ａのエッチング工程により凹部３５を形成し、その領域を含むレジスト開口部３４にめっきをすることにより、封止樹脂部の底面８０ｂと半導体素子搭載部２０の底面２０ｂ及びリード部３０の底面３０ｂは、ほぼ同一平面に形成することができる。
最後に、所定の半導体装置の寸法になるように切断し、半導体装置１００を完成させる。
上述の各工程を順に経ることにより、凸状の滲みめっき層は導電性基板表面から離間し、樹脂封止後、凸状の滲みめっき層が封止樹脂に封止されるので、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができる本発明の一実施形態に係る半導体装置１００が作製される。
次に、本発明の一実施形態に係る半導体素子搭載用基板５０及び半導体装置１００について実施例により詳しく説明する。なお、本発明は、これらの実施例に限定されるものではない。
半導体素子搭載用基板、半導体装置の実施例１において、導電性基板として、０．１２５ｍｍのＣｕ板（ＫＬＦ−１９４）を幅１２５ｍｍの長尺板状に加工し、次に厚み０．０２５ｍｍの感光性ドライフィルムレジストをラミネートロールで、導電性基板の両面に貼り付けた。次に、半導体素子搭載部と外部と接続するためのリード部の所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。次にレジスト層が除去された開口部の導電性基板の露出部表面を化学研磨にて５μｍエッチングした。
次にエッチングされた導電性基板の露出部表面に電気めっきを行った。まず、Ａｕめっきを約０．０５μｍ、第一のＰｄめっきを約０．１８μｍ、Ｎｉめっきを約２０μｍ、第二のＰｄめっきを約０．１２μｍになるようにめっき速度や電流密度を調整し、順番に施した。この時に、導電性基板とめっきマスクとの界面に浸入する方向へめっき滲みを生じており、滲みめっき層の長さは１０μｍ、厚さは０．１μｍであった。次に水酸化ナトリウム溶液でドライフィルムレジストを剥離して、導電性基板上に半導体素子搭載部及びリード部を形成した。
次に作製した半導体搭載用基板に導電性基板溶解液を吹き付け、めっき層形成後のエッチングを行った。このとき、導電性溶解液の吹き付け時間を変えることにより、深さを調整した。エッチング深さは５μｍとした。次に所定寸法に切断することにより、本発明の実施例に係る半導体素子搭載用基板を得た。
得られた半導体素子搭載用基板に半導体素子をダイパッド部に搭載し、半導体素子の電極とリード部をボンディングワイヤーにてワイヤボンディングし、樹脂封止し、導電性基板を溶解除去する事で、封止樹脂部裏面にめっき層を露出させた。最後に所定寸法に切断することにより、本発明の実施例に係る半導体装置を得た。
実施例２においては、実施例１のレジストマスクの開口部の導電性基板の表面のエッチング深さ及びめっき層形成後のエッチング工程のエッチング深さを１０μｍとした。その他は実施１と同じとした。
実施例３においては、実施例１のレジスト層が除去された開口部の導電性基板の表面のエッチング深さ及びめっき層形成後のエッチング工程のエッチング深さを２０μｍとした。その他は実施１と同じとした。
実施例４においては、めっき層形成後のエッチング工程後、高圧洗浄機により、滲みめっき層の除去を行った。高圧洗浄機は、水を使用し、圧力は５ＭＰａとした。その他は実施例１と同じとした。
一方、比較例は、レジストマスクの開口部の導電性基板の表面のエッチング工程及びめっき層形成後のエッチング工程を行わなかった。その他は実施１と同じとした。
上記実施例１〜４及び比較例について、効果確認用サンプルを１０００個作製した。なお、上記樹脂封止後の導電性基板の溶解除去液については、加速試験としてｐＨをメーカー指定の下限値を下回る値に調整して行った。完成したサンプルについて、封止樹脂部裏面に露出しためっき層表面を観察した。
実施例１〜実施例４の検査結果は、Ｎｉ腐食によるＡｕ／Ｐｄ層のめっき剥がれ不具合の発生は無かった。
一方、比較例の検査結果は、Ｎｉ腐食によるＡｕ／Ｐｄ層のめっき剥がれ不具合が５個発生し、不良率０．５％であった。
よって本発明の一実施形態に係る半導体素子搭載用基板、半導体装置の実施例では、レジストマスクの開口部の導電性基板の表面をエッチングし、めっき層形成後のエッチングすることで、凸状の滲みめっき層が封止樹脂に封止され、導電性基板を溶解除去する際、滲みめっき層が溶解液に触れることがないので、溶解液によるめっき剥がれを防止することができた。
なお、上記のように本発明の各実施形態及び各実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは、当業者には、容易に理解できるであろう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、半導体素子搭載基板及び半導体装置の構成、半導体素子搭載基板及び半導体装置の製造方法、動作も本発明の各実施形態及び各実施例で説明したものに限定されず、種々の変形実施が可能である。
１０ 導電性基板 １０ａ 導電性基板表面 １０ｂ 導電性基板表面 ２０ 半導体素子搭載部 ２０ｂ 半導体素子搭載部の底面 ２１ Ａｕ及び第一のＰｄめっき層 ２２ Ｎｉめっき層 ２２ａ 滲みめっき層 ２３ 第二のＰｄめっき層 ３０ リード部 ３０ｂ リード部の底面 ３１ Ａｕ及び第一のＰｄめっき層 ３２ Ｎｉめっき層 ３２ａ 滲みめっき層 ３３ 第二のＰｄめっき層 ３４ レジストマスク開口部 ３５ 凹部 ４０ レジスト ４１ レジストマスク硬化部 ５０ 半導体素子搭載基板 ６０ 半導体素子 ７０ ボンディングワイヤー ８０ 封止樹脂部 ８０ｂ 封止樹脂部の底面 １００ 半導体装置 １５０ 従来の半導体素子搭載基板 ２００ 従来の半導体装置
Claims (10)
- 導電性基板と、
前記導電性基板の表面上の所定領域に設けられためっき層からなるリード部と、を備え、
前記めっき層の側面に対して凸状の滲みめっき層が形成され、
該滲みめっき層は前記導電性基板の表面から離間して設けられる半導体素子搭載用基板。 - 前記導電性基板の表面上に半導体素子搭載部が設けられ、
前記リード部は、前記半導体素子搭載部の周辺に設けられることを特徴とする請求項１に記載の半導体素子搭載用基板。 - 前記滲みめっき層は、前記導電性基板の表面から５μｍ〜２０μｍ離間して設けられる請求項１又は２に記載の半導体素子搭載用基板。
- 前記半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するめっき層からなる請求項２又は３に記載の半導体素子搭載用基板。
- 半導体素子と、
めっき層からなるリード部と、
前記半導体素子と前記リード部とを電気的に接続する接続体と、
少なくとも前記リード部の底面以外の領域と、前記半導体素子及び、前記接続体とを封止する封止樹脂部とを、備え、
前記めっき層の側面に対して凸状の滲みめっき層が形成され、
前記滲みめっき層は、封止樹脂内に封止されている半導体装置。 - 前記半導体素子は半導体素子搭載部上に設けられ、
前記リード部は、前記半導体素子搭載部の周辺に設けられることを特徴とする請求項５に記載の半導体装置。 - 前記半導体素子搭載部は、前記リード部を構成する前記めっき層と同一の積層構成を有するめっき層からなる請求項６に記載の半導体素子搭載用基板。
- 導電性基板の表面上に設けられた半導体素子の周囲の前記導電性基板の前記表面上の所定領域に、めっき層からなるリード部が設けられた半導体素子搭載用基板の製造方法であって、
前記導電性基板上にレジスト層を被覆し、
前記レジスト層にリード部を設ける領域にパターンニングを施してレジストマスクに開口部を形成し、
前記開口部の導電性基板表面が露出した領域をエッチングして所定深さの凹部を形成し、
前記凹部にめっき層からなるリード部を形成し、
前記レジストマスク層を剥離し、前記導電性基板の表面を露出し、
前記導電性基板のうち、露出させた前記表面を前記所定深さにエッチングし、
滲みめっき層が前記導電性基板の表面から離間されるように前記めっき層の側面に凸状の滲みめっき層を形成して得られる、半導体素子搭載用基板の製造方法。 - 前記導電性基板を前記所定深さにエッチングして得られた後、滲みめっき層除去を行う請求項８に記載の半導体素子搭載用基板の製造方法。
- 請求項８又は９に記載された半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板に、半導体素子を搭載し、
前記半導体素子と前記リード部とを電気的に接続し、
少なくとも前記リード部の底面以外の領域と、前記半導体素子と、前記接続体とを、封止し、
導電性基板を溶解除去する半導体装置の製造方法。
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|---|---|---|---|---|
| JP2003078071A (ja) * | 2001-09-03 | 2003-03-14 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004119728A (ja) * | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2008041849A (ja) * | 2006-08-04 | 2008-02-21 | Renesas Technology Corp | 半導体装置の製造方法 |
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Cited By (2)
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|---|---|---|---|---|
| US11056432B2 (en) | 2018-10-24 | 2021-07-06 | Samsung Electronics Co., Ltd. | Semiconductor package |
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