JP2020057900A - 通信システム、送信装置、受信装置、通信方法、送信方法、および、受信方法 - Google Patents

通信システム、送信装置、受信装置、通信方法、送信方法、および、受信方法 Download PDF

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Abstract

【課題】シリアル通信において、通信周期に関わらず、受信装置の受信クロックを送信装置の送信クロックに同期させることができる通信システムを提供する。【解決手段】送信装置１６と受信装置１４との間でシリアル通信を行う通信システム１０であって、送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号２８を受信装置に送信するとともに、第１データ信号を送信してから次の周期における第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号３０を受信装置に送信し、受信装置は、送信装置から送信された第１データ信号および第２データ信号を受信する。【選択図】図２

Description

本発明は、シリアル通信を行う通信システム、送信装置、受信装置、通信方法、送信方法、および、受信方法に関する。
下記特許文献１には、マスタとスレーブとの間でシリアル通信を行うシステムにおいて、マスタ側からスレーブ側に同期検出用のカウントデータを伝送し、スレーブ側では、カウントデータから更新タイミングを検出して、マスタとの通信同期をとるものが開示されている。
特開２００４−０８０１３２号公報
通信周期が長くなるほど、送信側の送信クロックと受信側の受信クロック間の位相のズレが大きくなる。上記特許文献１の技術では、通信周期が長くなると、スレーブがカウントデータを受信しても、マスタとの通信同期をとることができないおそれがある。
本発明は、上記の問題を解決するためになされたものであり、シリアル通信において、通信周期に関わらず、受信装置の受信クロックを送信装置の送信クロックに同期させることができる通信システム、送信装置、受信装置、通信方法、送信方法、および、受信方法を提供することを目的とする。
本発明の第１の態様は、送信装置と受信装置との間でシリアル通信を行う通信システムであって、前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信し、前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。
本発明の第２の態様は、受信装置との間でシリアル通信を行う送信装置であって、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信する。
本発明の第３の態様は、送信装置との間でシリアル通信を行う受信装置であって、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。
本発明の第４の態様は、送信装置と受信装置との間でシリアル通信を行う通信方法であって、前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信し、前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。
本発明の第５の態様は、受信装置との間でシリアル通信を行う送信装置における信号の送信方法であって、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信する。
本発明の第６の態様は、送信装置との間でシリアル通信を行う受信装置における信号の受信方法であって、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。
本発明によれば、シリアル通信において、通信周期に関わらず、受信装置の受信クロックを送信装置の送信クロックに同期させることができる。
通信システムの構成を示すブロック図である。 制御装置からエンコーダに送られる要求信号、および、エンコーダから制御装置に送られる応答信号の送信タイミングを示すタイムチャートである。 第１データ信号および第２データ信号の構造を示す模式図である。 制御装置において行われる要求信号の送信処理の流れを示すフローチャートである。 エンコーダにおいて行われる応答信号の送信処理の流れを示すフローチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。 図７Ａは、エンコーダから制御装置への第１データ信号の送信周期が短い（周期Ｔ１）場合のタイムチャートである。図７Ｂは、エンコーダから制御装置への第１データ信号の送信周期が長い（周期Ｔ２）場合のタイムチャートである。 図８Ａは、クロックビットを短く設定した場合に、エンコーダから制御装置への第１データ信号の送信周期を最も短くした（周期Ｔ１）のタイムチャートである。図８Ｂは、クロックビットを長く設定した場合に、エンコーダから制御装置への第１データ信号の送信周期を最も短くした（周期Ｔ３）のタイムチャートである。 図９Ａは、エンコーダから制御装置への第１データ信号の送信周期が短い（周期Ｔ１）場合のタイムチャートである。図９Ｂは、エンコーダから制御装置への第１データ信号の送信周期が長い（周期Ｔ２）場合のタイムチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。 制御装置において行われる応答信号の受信処理の流れを示すフローチャートである。
〔第１の実施の形態〕
［通信システムの構成］
図１は通信システム１０の構成を示すブロック図である。通信システム１０は、モータ１２を制御する制御装置１４、モータ１２の回転位置を検出するエンコーダ１６から構成されている。制御装置１４は、エンコーダ１６が検出したモータ１２の回転位置に応じて、モータ１２を制御する。制御装置１４とエンコーダ１６とは通信回線１８により接続されている。
通信システム１０は、制御装置１４とエンコーダ１６との間においてシリアル通信を行う。また、本実施の形態の通信システム１０の通信回線１８は１回線であり、通信システム１０で行われる通信は、１回線を制御装置１４およびエンコーダ１６の双方からの信号の送信に用いる半二重通信が行われる。また、通信システム１０の伝送方式は、シングルエンド伝送である。
制御装置１４は、通信回線１８を介してエンコーダ１６に要求信号２０を送信する。エンコーダ１６は、制御装置１４から送信された要求信号２０を受信すると、通信回線１８を介して制御装置１４に応答信号２２を送信する。要求信号２０は、第１データ要求信号２４と第２データ要求信号２６の２種類からなり、応答信号２２は、第１データ信号２８と第２データ信号３０の２種類からなる（図２）。
図２は、制御装置１４からエンコーダ１６に送られる要求信号２０、および、エンコーダ１６から制御装置１４に送られる応答信号２２の送信タイミングを示すタイムチャートである。第１データ要求信号２４は、制御装置１４がエンコーダ１６に対して第１データ信号２８の返信を要求するための信号である。第２データ要求信号２６は、制御装置１４がエンコーダ１６に対して第２データ信号３０の返信を要求するための信号である。
制御装置１４はエンコーダ１６に第１データ要求信号２４を送信し、第１データ要求信号２４を受信したエンコーダ１６は第１データ信号２８を制御装置１４に返信する。制御装置１４はエンコーダ１６に第２データ要求信号２６を送信し、第２データ要求信号２６を受信したエンコーダ１６は第２データ信号３０を制御装置１４に返信する。
図３は、第１データ信号２８および第２データ信号３０の構造を示す模式図である。第１データ信号２８および第２データ信号３０は、１フレーム内にクロックビット３２、識別ビット３４、データビット３６およびパリティビット３８を有している。
クロックビット３２は、エンコーダ１６が通信回線１８に第１データ信号２８および第２データ信号３０を送信するときの送信クロックに関する情報を有している。クロックビット３２には、”１０１０１０…”といった情報が載せられ、制御装置１４はクロックビット３２の情報のエッジを監視することで、制御装置１４の受信クロックを、エンコーダ１６の送信クロックに同期させることができる。これにより、制御装置１４は、第１データ信号２８および第２データ信号３０のクロックビット３２の後に付加されている識別ビット３４、データビット３６およびパリティビット３８の情報を正確な受信タイミングで受信することができる。
なお、図２に示されるように、第１データ要求信号２４および第２データ要求信号２６も、第１データ信号２８および第２データ信号３０と同じく、１フレーム内にクロックビット３３を有している。クロックビット３３には、”１０１０１０…”といった情報が載せられ、エンコーダ１６はクロックビット３３の情報のエッジを監視することで、エンコーダ１６の受信クロックを、制御装置１４の送信クロックに同期させることができる。
識別ビット３４は、第１データ信号２８または第２データ信号３０であることを示す情報を有している。制御装置１４は、この識別ビット３４を監視することにより、受信した信号が第１データ信号２８であるか第２データ信号３０であるかを識別することができる。
データビット３６は、モータ１２の回転位置の情報を有している。制御装置１４は、このデータビット３６に載せられたモータ１２の回転位置の情報に応じてモータ１２を制御する制御信号を生成する。なお、第２データ信号３０のデータビット３６にモータ１２の回転位置の情報が載せられていてもよいし、載せられていなくともよい。また、第２データ信号３０は、データビット３６を有しないようにしてもよい。
パリティビット３８は、誤り検出符号であり、１フレーム内の”１”の信号の個数が奇数（ｏｄｄ）となるように信号が設定される。制御装置１４は、受信した第１データ信号２８または第２データ信号３０の１フレーム内の”１”の個数が偶数である場合には、受信した信号は誤りが含まれていると判定することができる。なお、第２データ信号３０は、パリティビット３８を有しないようにしてもよい。また、パリティビット３８に代えて、ＣＲＣ等、他の誤り検出符号または誤り訂正符号であってもよい。
［要求信号送信処理］
図４は制御装置１４において行われる要求信号２０の送信処理の流れを示すフローチャートである。要求信号２０の送信処理は、所定の周期で繰り返し実行される。
ステップＳ１において、制御装置１４は、モータ１２の回転位置情報の取得タイミングであるか否かを判定する。回転位置情報の取得タイミングであるときにはステップＳ２に移行し、取得タイミングでないときには処理を終了する。回転位置情報の取得周期は、モータ１２の制御に要求される位置応答性に応じて、適宜設定される。例えば、モータ１２の制御に要求される位置応答性が高速な場合には、回転位置情報の取得周期は短く設定され、モータ１２の制御に要求される位置応答性が比較的低速な場合には、回転位置情報の取得周期は長く設定される。
ステップＳ２において、制御装置１４は、エンコーダ１６に第１データ要求信号２４を送信する。
ステップＳ３において、制御装置１４は、エンコーダ１６から送信される第１データ信号２８の送信周期は所定の長さ以上であるか否かを判定する。送信周期が所定の長さ以上である場合にはステップＳ４へ移行し、送信周期が所定の長さ未満の場合には処理を終了する。なお、エンコーダ１６から送信される第１データ信号２８の送信周期は、制御装置１４からエンコーダ１６に第１データ要求信号２４を送信する周期によって決まるため、制御装置１４側で第１データ信号２８の送信周期を把握することができる。
ステップＳ４において、制御装置１４は、第２データ要求信号２６を、第１データ信号２８の送信周期に応じた回数送信する。
［応答信号送信処理］
図５はエンコーダ１６において行われる応答信号２２の送信処理の流れを示すフローチャートである。応答信号２２の送信処理は、所定の周期で繰り返し実行される。
ステップＳ１１において、エンコーダ１６は、要求信号２０を受信したか否かを判定する。要求信号２０を受信した場合にはステップＳ１２へ移行し、要求信号２０を受信していない場合には処理を終了する。
ステップＳ１２において、エンコーダ１６は、受信した要求信号２０が第１データ要求信号２４であるか否かを判定する。受信した要求信号２０が第１データ要求信号２４である場合にはステップＳ１３に移行し、受信した要求信号２０が第１データ要求信号２４でない場合にはステップＳ１４へ移行する。
ステップＳ１３において、エンコーダ１６は、制御装置１４に第１データ信号２８を送信して、処理を終了する。
ステップＳ１２で否定（ＮＯ）されたのちのステップＳ１４において、エンコーダ１６は、受信した要求信号２０が第２データ要求信号２６であるか否かを判定する。受信した要求信号２０が第２データ要求信号２６である場合にはステップＳ１５に移行し、受信した要求信号２０が第２データ要求信号２６でない場合には処理を終了する。
ステップＳ１５において、エンコーダ１６は、制御装置１４に第２データ信号３０を送信して、処理を終了する。
［応答信号受信処理］
図６は制御装置１４において行われる応答信号２２の受信処理の流れを示すフローチャートである。応答信号２２の受信処理は、所定の周期で繰り返し実行される。
ステップＳ２１において、制御装置１４は、応答信号２２を受信したか否かを判定する。応答信号２２を受信した場合にはステップＳ２２へ移行し、応答信号２２を受信していない場合には処理を終了する。
ステップＳ２２において、制御装置１４は、クロックビット３２の情報に基づいて、受信クロックを送信クロックに同期させる。
ステップＳ２３において、制御装置１４は、受信した応答信号２２が第１データ信号２８であるか否かを判定する。受信した応答信号２２が第１データ信号２８である場合にはステップＳ２４に移行し、受信した応答信号２２が第１データ信号２８でない場合には処理を終了する。
ステップＳ２４において、制御装置１４は、第１データ信号２８のデータビット３６の情報を取得する。制御装置１４はこのデータビット３６の情報に基づいて、モータ１２を制御する。
ステップＳ２５において、制御装置１４は、パリティビット３８も含めた第１データ信号２８に含まれる”１”の個数に応じて、第１データ信号２８の誤りの有無を判定し、処理を終了する。
［作用効果］
エンコーダ１６の送信クロックの周波数と制御装置１４の受信クロックの周波数とは一致するように設計されているが、振動子等の製造誤差により互いに周波数差があるため、送信クロックと受信クロックとの間で位相のズレが生じる。送信クロックと受信クロックとの間の位相のズレは、エンコーダ１６から制御装置１４への信号の送信周期が長いほど大きくなる。ここで、以下に説明する図７Ａ〜図８Ｂに示される状況として、エンコーダ１６と制御装置１４との間の通信は、第１データ要求信号２４および第１データ信号２８が送受信されている状況を想定する。
図７Ａは、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期が短い（周期Ｔ１）場合のタイムチャートである。図７Ｂは、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期が長い（周期Ｔ２）場合のタイムチャートである。
送信クロックと受信クロックとの間の位相のズレが大きいほど、送信クロックと受信クロックとの間の位相を一致させる（同期させる）ために、クロックビット３２を長く設定する必要がある。クロックビット３２の長さは、あらかじめ通信プロトコルで決められており、クロックビット３２の長さを動的に変化させることができない。本実施の形態の通信システム１０のように、第１データ信号２８の送信周期を動的に変化させる場合には、送信周期が長い場合に合わせて、クロックビット３２の長さを設定する必要がある。
図８Ａは、クロックビット３２を短く設定した場合に、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期を最も短くした（周期Ｔ１）場合のタイムチャートである。図８Ｂは、クロックビット３２を長く設定した場合に、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期を最も短くした（周期Ｔ３）場合のタイムチャートである。
クロックビット３２の長さを長くすると、第１データ信号２８の１フレーム当たりの長さも長くなるため、クロックビット３２の長さが短い場合に比べて送信周期を短くすることができず、伝送速度の低下につながる。
そこで本実施の形態では、エンコーダ１６が、第１データ信号２８を送信してから、次の周期における第１データ信号２８を送信するまでの間に、第２データ信号３０を送信するようにした。
図９Ａは、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期が短い（周期Ｔ１）場合のタイムチャートである。図９Ｂは、エンコーダ１６から制御装置１４への第１データ信号２８の送信周期が長い（周期Ｔ２）場合のタイムチャートである。
図９Ａに示されるように、第１データ信号２８の送信周期が短い場合には、第２データ信号３０を送信しないようにすることで、第１データ信号２８の送信周期を短くすることができ、伝送速度を速くすることができる。また、図９Ｂに示されるように、第１データ信号２８の送信周期が長い場合には、第１データ信号２８が送信されてから次の周期において第１データ信号２８が送信されるまでの間に、第２データ信号３０が送信されるため、制御装置１４は、比較的短い間隔でクロックビット３２を有する信号を受信することができる。そのため、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、クロックビット３２の長さを短くすることができる。
また、本実施の形態では、第１データ信号２８の送信周期が長くなるほど、第１データ信号２８が送信されてから次の周期において第１データ信号２８が送信されるまでの間に、第２データ信号３０が送信される回数が多くなるようにした。これにより、第１データ信号２８の送信周期が長くなっても、エンコーダ１６の送信クロックに制御装置１４の受信クロックを同期させることができる。
〔第２の実施の形態〕
本実施の形態では、第２データ信号３０は、データビット３６を有し、データビット３６にモータ１２の回転位置の情報が載せられている。制御装置１４は、第１データ信号２８に誤りが含まれる場合には、第２データ信号３０のデータビット３６の情報を取得する。
［応答信号受信処理］
図１０および図１１は制御装置１４において行われる応答信号２２の受信処理の流れを示すフローチャートである。応答信号２２の受信処理は、所定の周期で繰り返し実行される。
ステップＳ３１において、制御装置１４は、応答信号２２を受信したか否かを判定する。応答信号２２を受信した場合にはステップＳ３２へ移行し、応答信号２２を受信していない場合には処理を終了する。
ステップＳ３２において、制御装置１４は、クロックビット３２の情報に基づいて、受信クロックを送信クロックに同期させる。
ステップＳ３３において、制御装置１４は、受信した応答信号２２が第１データ信号２８であるか否かを判定する。受信した応答信号２２が第１データ信号２８である場合にはステップＳ３４に移行し、受信した応答信号２２が第１データ信号２８でない場合にはステップＳ３９に移行する。
ステップＳ３４において、制御装置１４は、第１データ信号２８のデータビット３６の情報を取得する。制御装置１４はこのデータビット３６の情報に基づいて、モータ１２を制御する。
ステップＳ３５において、制御装置１４は、パリティビット３８も含めた第１データ信号２８に含まれる”１”の個数に応じて、第１データ信号２８の誤りの有無を判定する。
ステップＳ３６において、制御装置１４は、第１データ信号２８に誤りが含まれるか否かを判定する。第１データ信号２８に誤りが含まれる場合にはステップＳ３７へ移行し、第１データ信号２８に誤りが含まれない場合には処理を終了する。
ステップＳ３７において、制御装置１４は、ステップＳ３４で取得したデータビット３６の情報を破棄して、ステップＳ３８へ移行する。
ステップＳ３８において、制御装置１４は、カウンタＮをインクリメントして、処理を終了する。
ステップＳ３３の判定で否定されたのちのステップＳ３９において、制御装置１４は、受信した応答信号２２が第２データ信号３０であるか否かを判定する。受信した応答信号２２が第２データ信号３０である場合にはステップＳ４０に移行し、受信した信号が第２データ信号３０でない場合には処理を終了する。
ステップＳ４０において、制御装置１４は、前回までの応答信号２２を正常に受信できたか否かを判定する。前回までの応答信号２２を正常に受信できた場合には処理を終了し、前回までの応答信号２２を正常に受信できなかった場合にはステップＳ４１へ移行する。例えば、第１データ信号２８の送信周期内に２回の第２データ信号３０が送信される場合であって、制御装置１４が２回目の第２データ信号３０を受信したときにおいて、前回までの応答信号２２とは、第１データ信号２８および１回目の第２データ信号３０のことを示す。応答信号２２を正常に受信できたとは、少なくとも第１データ信号２８および１回目の第２データ信号３０の一方を受信することができ、かつ、少なくとも受信した第１データ信号２８および１回目の第２データ信号３０の一方に誤りが含まれていないことを示す。
ステップＳ４１において、制御装置１４は、第２データ信号３０のデータビット３６の情報を取得する。制御装置１４はこのデータビット３６の情報に基づいて、モータ１２を制御する。
ステップＳ４２において、制御装置１４は、パリティビット３８も含めた第２データ信号３０に含まれる”１”の個数に応じて、第２データ信号３０の誤りの有無を判定する。
ステップＳ４３において、制御装置１４は、第２データ信号３０に誤りが含まれるか否かを判定する。第２データ信号３０に誤りが含まれる場合にはステップＳ４４へ移行し、第２データ信号３０に誤りが含まれない場合には処理を終了する。
ステップＳ４４において、制御装置１４は、ステップＳ４１で取得したデータビット３６の情報を破棄して、ステップＳ４５へ移行する。
ステップＳ４５において、制御装置１４は、カウンタＮをインクリメントして、処理を終了する。
［制御装置によるモータの制御］
制御装置１４は、第１データ信号２８を正常に受信できた場合には、第１データ信号２８のデータビット３６のモータ１２の回転位置の情報に基づき、モータ１２を制御する。制御装置１４は、第１データ信号２８を正常に受信できなかった場合には、第１データ信号２８の後に送られてくる第２データ信号３０のデータビット３６の情報に基づき、モータ１２を制御する。なお、制御装置１４が、第１データ信号２８を正常に受信できなかった場合とは、第１データ信号２８を受信できなかった場合、または、受信した第１データ信号２８に誤りが含まれる場合を示す。
［作用効果］
本実施の形態では、制御装置１４は、第１データ信号２８を受信できなかった場合、または、受信した第１データ信号２８に誤りが含まれる場合には、第２データ信号３０のデータビット３６の情報を取得するようにした。これにより、信号の冗長性を確保し、通信システム１０の信頼性の向上を図ることができる。
本実施の形態では、制御装置１４は、第１データ信号２８または第２データ信号３０に誤りが含まれる場合には、その回数をカウントするようにした。これにより、通信システム１０の通信品質の判定を行うことができる。
なお、第１データ信号２８または第２データ信号３０に誤りが含まれる場合に、その回数をカウントすることに代えて、第１データ信号２８または第２データ信号３０を正常に受信できなかった場合に、そのデータ量を計数するようにしてもよい。
〔第３の実施の形態〕
本実施の形態の第１データ信号２８および第２データ信号３０は、パリティビット３８を有さず、第１データ信号２８と第２データ信号３０とを比較して、第１データ信号２８と第２データ信号３０とが一致するか否かを判定する。
［応答信号受信処理］
図１２は制御装置１４において行われる応答信号２２の受信処理の流れを示すフローチャートである。応答信号２２の受信処理は、所定の周期で繰り返し実行される。
ステップＳ５１において、制御装置１４は、応答信号２２を受信したか否かを判定する。応答信号２２を受信した場合にはステップＳ５２へ移行し、応答信号２２を受信していない場合には処理を終了する。
ステップＳ５２において、制御装置１４は、クロックビット３２の情報に基づいて、受信クロックを送信クロックに同期させる。
ステップＳ５３において、制御装置１４は、受信した応答信号２２が第１データ信号２８であるか否かを判定する。受信した応答信号２２が第１データ信号２８である場合にはステップＳ５４に移行し、受信した応答信号２２が第１データ信号２８でない場合にはステップＳ５５に移行する。
ステップＳ５４において、制御装置１４は、第１データ信号２８のデータビット３６の情報を取得する。
ステップＳ５３の判定で否定されたのちのステップＳ５５において、制御装置１４は、受信した応答信号２２が第２データ信号３０であるか否かを判定する。受信した応答信号２２が第２データ信号３０である場合にはステップＳ５６に移行し、受信した応答信号２２が第２データ信号３０でない場合には処理を終了する。
ステップＳ５６において、制御装置１４は、第２データ信号３０のデータビット３６の情報を取得する。
ステップＳ５７において、制御装置１４は、ステップＳ５４で取得した第１データ信号２８のデータビット３６の情報と、ステップＳ５６で取得した第２データ信号３０のデータビット３６の情報とを比較する。
ステップＳ５８において、制御装置１４は、第１データ信号２８のデータビット３６の情報と第２データ信号３０のデータビット３６の情報とが一致するか否かを判定する。情報が一致する場合には処理を終了し、情報が一致しない場合にはステップＳ５９へ移行する。
ステップＳ５９において、制御装置１４は、ステップＳ５４で取得した第１データ信号２８のデータビット３６の情報と、ステップＳ５６で取得した第２データ信号３０のデータビット３６の情報を破棄して、処理を終了する。
［作用効果］
本実施の形態では、制御装置１４は、第１データ信号２８のデータビット３６の情報と第２データ信号３０のデータビット３６の情報とが一致するか否かを判定するようにした。これにより、第１データ信号２８および第２データ信号３０がパリティビット３８を有しなくても、第１データ信号２８のデータビット３６または第２データ信号３０のデータビット３６に誤りが含まれることを判定することができる。よって、１フレーム当たりのデータ量を低減することができ、通信システム１０の高速化を図ることができる。
また第１データ信号２８および第２データ信号３０がパリティビット３８を有するようにしてもよい。この場合、パリティビット３８で検知できない誤りパターンが発生しても第１データ信号２８と第２データ信号３０の相互比較により検出率が向上でき、通信の信頼性向上に寄与する。
〔第４の実施の形態〕
本実施の形態では、第２データ信号３０は、データビット３６を有し、データビット３６にモータ１２の回転位置の情報が載せられている。制御装置１４は、第１データ信号２８に誤りが含まれる場合には、第２データ信号３０のデータビット３６の情報を取得する。
［応答信号受信処理］
図１３および図１４は制御装置１４において行われる応答信号２２の受信処理の流れを示すフローチャートである。応答信号２２の受信処理は、所定の周期で繰り返し実行される。
ステップＳ６１において、制御装置１４は、応答信号２２を受信したか否かを判定する。応答信号２２を受信した場合にはステップＳ６２へ移行し、応答信号２２を受信していない場合には処理を終了する。
ステップＳ６２において、制御装置１４は、クロックビット３２の情報に基づいて、受信クロックを送信クロックに同期させる。
ステップＳ６３において、制御装置１４は、受信した応答信号２２が第１データ信号２８であるか否かを判定する。受信した応答信号２２が第１データ信号２８である場合にはステップＳ６４に移行し、受信した応答信号２２が第１データ信号２８でない場合にはステップＳ７０に移行する。
ステップＳ６４において、制御装置１４は、第１データ信号２８のデータビット３６の情報を取得する。制御装置１４はこのデータビット３６の情報に基づいて、モータ１２を制御する。
ステップＳ６５において、制御装置１４は、パリティビット３８も含めた第１データ信号２８に含まれる”１”の個数に応じて、第１データ信号２８の誤りの有無を判定する。
ステップＳ６６において、制御装置１４は、第１データ信号２８に誤りが含まれるか否かを判定する。第１データ信号２８に誤りが含まれる場合にはステップＳ６７へ移行し、第１データ信号２８に誤りが含まれない場合には処理を終了する。
ステップＳ６７において、制御装置１４は、ステップＳ６４で取得したデータビット３６の情報を破棄する。
ステップＳ６８において、制御装置１４は、前回までの応答信号２２を正常に受信できたか否かを判定する。前回までの応答信号２２を正常に受信できた場合にはステップＳ６９へ移行し、前回までの応答信号２２を正常に受信できなかった場合には処理を終了する。例えば、第１データ信号２８の送信周期内に２回の第２データ信号３０が送信される場合であって、制御装置１４が第１データ信号２８を受信したときにおいて、前回までの応答信号２２とは、前回の送信周期において送信された第１データ信号２８および１回目と２回目の第２データ信号３０のことを示す。応答信号２２を正常に受信できたとは、第１データ信号２８、１回目の第２データ信号３０および２回目の第２データ信号３０のうち少なくとも１つの信号を受信することができ、かつ、少なくとも受信した第１データ信号２８および１回目の第２データ信号３０の一方に誤りが含まれていないことを示す。
ステップＳ６９において、制御装置１４は、最後に正常に受信できた信号のデータビットの情報を取得する。例えば、前回の送信周期において第１データ信号２８および２回の第２データ信号３０が送信された場合において、第１データ信号２８および１回目の第２データ信号３０が正常に受信され、２回目の第２データ信号３０が正常に受信されなかったときにおいて、最後に正常に受信できた信号とは、１回目の第２データ信号３０のことを示す。
ステップＳ６３の判定で否定されたのちのステップＳ７０において、制御装置１４は、受信した応答信号２２が第２データ信号３０であるか否かを判定する。受信した応答信号２２が第２データ信号３０である場合にはステップＳ７１に移行し、受信した信号が第２データ信号３０でない場合には処理を終了する。
ステップＳ７１において、制御装置１４は、第２データ信号３０のデータビット３６の情報を取得する。制御装置１４はこのデータビット３６の情報に基づいて、モータ１２を制御する。
ステップＳ７２において、制御装置１４は、パリティビット３８も含めた第２データ信号３０に含まれる”１”の個数に応じて、第２データ信号３０の誤りの有無を判定する。
ステップＳ７３において、制御装置１４は、第２データ信号３０に誤りが含まれるか否かを判定する。第２データ信号３０に誤りが含まれる場合にはステップＳ７４へ移行し、第２データ信号３０に誤りが含まれない場合には処理を終了する。
ステップＳ７４において、制御装置１４は、ステップＳ７１で取得したデータビット３６の情報を破棄して、処理を終了する。
［制御装置によるモータの制御］
制御装置１４は、第１データ信号２８を正常に受信できた場合には、第１データ信号２８のデータビット３６の情報に基づき、モータ１２を制御する。制御装置１４は、第１データ信号２８を正常に受信できなかった場合には、今回の周期よりも前の周期で受信した第１データ信号２８または第２データ信号３０のうち、最後に正常に受信できた第１データ信号２８または第２データ信号３０のデータビット３６の情報に基づき、モータ１２を制御する。なお、制御装置１４が、第１データ信号２８を正常に受信できなかった場合とは、第１データ信号２８を受信できなかった場合、または、受信した第１データ信号２８に誤りが含まれる場合を示す。
［作用効果］
本実施の形態では、制御装置１４は、第１データ信号２８を受信できなかった場合、または、受信した第１データ信号２８に誤りが含まれる場合には、今回の周期よりも前の周期で受信した第１データ信号２８または第２データ信号３０のうち、最後に正常に受信できた第１データ信号２８または第２データ信号３０のデータビット３６の情報に基づき、モータ１２を制御するようにした。これにより、第１データ信号２８を正常に受信できなかった場合であっても、制御装置１４によるモータ１２の制御を継続することができる。
［変形例１］
第１の実施の形態〜第４の実施の形態では、第１データ信号２８および第２データ信号３０は、クロックビット３２を有していた。
これに対し、クロックビット３２を廃止して、データビット３６を伝送路符号化するようにしてもよい。伝送路符号化は、例えば４Ｂ５Ｂ符号化、８Ｂ１０Ｂ符号化、マンチェスタ符号化等である。データビット３６の伝送路符号化により、データビット３６内の信号に必ず”０”と”１”の信号が含まれる。制御装置１４は、データビット３６内の信号が”０”→”１”または”１”→”０”に変化するときのエッジを監視することで、制御装置１４の受信クロックを、エンコーダ１６の送信クロックに同期させることができる。
なお、制御装置１４は、クロックビット３２と、伝送路符号化されたデータビット３６の両方を用いて、制御装置１４の受信クロックを、エンコーダ１６の送信クロックに同期させるようにしてもよい。
［変形例２］
第１の実施の形態〜第４の実施の形態では、１つの制御装置１４と１つのエンコーダ１６とが１本の通信回線１８によって接続されていた。
これに対して、１つの制御装置１４に複数のエンコーダ１６が接続されていてもよい。その場合、１つのエンコーダ１６に対して１本の通信回線１８が設けられる。また、複数の制御装置１４に１つのエンコーダ１６が接続されていてもよい。その場合、１つの制御装置１４に対して１本の通信回線１８が設けられる。
［変形例３］
第１の実施の形態〜第４の実施の形態では、１つの制御装置１４と１つのエンコーダ１６とが１本の通信回線１８によって接続されていた。
これに対し、１つの制御装置１４と１つのエンコーダ１６とが複数本の通信回線１８によって接続されていてもよい。例えば、制御装置１４とエンコーダ１６とが２本の通信回線１８によって接続されている場合、一方の通信回線１８にクロックビット３２を有し、データビット３６を有さない第１データ信号２８および第２データ信号３０を流すようにし、他方の通信回線１８にデータビット３６を有し、クロックビット３２を有さない第１データ信号２８および第２データ信号３０を流すようにしてもよい。
また、複数本の通信回線１８のそれぞれに、同じ情報を有する第１データ信号２８および第２データ信号３０を流すようにしてもよい。
また、複数本の通信回線１８のそれぞれに、第１データ信号２８および第２データ信号３０で流すデータをそれぞれ分割して流すようにしてもよい。
［変形例４］
第１の実施の形態〜第４の実施の形態の通信システム１０の伝送方式は、シングルエンド伝送であった。これに対して、通信システム１０の伝送方式を、差動伝送としてもよい。その場合、制御装置１４とエンコーダ１６とが２本の通信回線１８によって接続されている必要がある。
［変形例５］
第１の実施の形態〜第４の実施の形態では、制御装置１４とエンコーダ１６との間で第１データ信号２８と第２データ信号３０を送受信する通信プロトコルは同一であった。つまり、制御装置１４から要求信号２０として送信された第１データ要求信号２４または第２データ要求信号２６をエンコーダ１６が受信したのちに、エンコーダ１６から応答信号２２として、第１データ信号２８または第２データ信号３０が送信されていた。
これに対して、制御装置１４は第１データ要求信号２４のみを送信し、エンコーダ１６は、第１データ要求信号２４を受信したのちに、第１データ信号２８を送信するが、その後は、所定のタイミングで第２データ信号３０を送信するようにしてもよい。
［変形例６］
第１の実施の形態〜第４の実施の形態では、制御装置１４とエンコーダ１６との間で信号を送受信する通信システム１０について説明したが、通信システム１０は、これに限らず、別の装置間で信号を送受信するものであってもよい。
〔実施の形態から得られる技術的思想〕
上記実施の形態から把握しうる技術的思想について、以下に記載する。
送信装置（１６）と受信装置（１４）との間でシリアル通信を行う通信システム（１０）であって、前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を前記受信装置に送信し、前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
上記の通信システムであって、前記送信装置は、前記第１データ信号を送信する前記周期が所定の長さ以上の場合に、前記第２データ信号を前記受信装置に送信し、前記第１データ信号を送信する前記周期が所定の長さ未満の場合には、前記第２データ信号を前記受信装置に送信しないようにしてもよい。これにより、第１データ信号の送信周期が短い場合には、第２データ信号を送信しないようにすることで、第１データ信号の送信周期を短くすることができ、伝送速度を速くすることができる。
上記の通信システムであって、前記送信装置は、前記第１データ信号を前記受信装置に送信する周期が長くなるほど、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、前記第２データ信号を送信する回数を多くしてもよい。これにより、第１データ信号の送信周期が長くなっても、エンコーダの送信クロックに制御装置の受信クロックを同期させることができる。
上記の通信システムであって、前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビット（３４）を有してもよい。これにより、受信装置は、この識別ビットを監視することにより、受信した信号が第１データ信号であるか第２データ信号であるかを識別することができる。
上記の通信システムであって、前記第１データ信号および前記第２データ信号はそれぞれデータビット（３６）を有し、前記データビットの情報は、前記受信装置における所定の処理に用いられる情報であって、前記第１データ信号の前記データビットと前記第２データ信号の前記データビットは、同一の情報を有し、前記受信装置は、前記第１データ信号を正常に受信できなかった場合には、前記第２データ信号の前記データビットの情報を用いて所定の処理を行ってもよい。これにより、信号の冗長性を確保し、通信システムの信頼性の向上を図ることができる。
上記の通信システムであって、前記第１データ信号および前記第２データ信号はそれぞれデータビットを有し、前記データビットの情報は、前記受信装置における所定の処理に用いられる情報であって、前記第１データ信号の前記データビットと前記第２データ信号の前記データビットは、同一の情報を有し、前記受信装置は、前記第１データ信号の前記データビットの情報と、前記第２データ信号の前記データビットの情報とを比較して、前記第１データ信号の前記データビットの情報と前記第２データ信号の前記データビットの情報とが一致するか否かを判定してもよい。これにより、第１データ信号および第２データ信号にパリティビット（３８）等の誤り検出符号を設ける必要がなく、第１データ信号および第２データ信号の容量削減を図ることができる。
受信装置（１４）との間でシリアル通信を行う送信装置（１６）であって、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を前記受信装置に送信する。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
上記の送信装置であって、前記第１データ信号を送信する前記周期が所定の長さ以上の場合に、前記第２データ信号を前記受信装置に送信し、前記第１データ信号を送信する前記周期が所定の長さ未満の場合には、前記第２データ信号を前記受信装置に送信しないようにしてもよい。これにより、第１データ信号の送信周期が短い場合には、第２データ信号を送信しないようにすることで、第１データ信号の送信周期を短くすることができ、伝送速度を速くすることができる。
上記の送信装置であって、前記第１データ信号を前記受信装置に送信する周期が長くなるほど、前記第１データ信号を送信してから次の周期における前記第１データ信号の送信を行う間に、前記第２データ信号を送信する回数を多くしてもよい。これにより、第１データ信号の送信周期が長くなっても、エンコーダの送信クロックに制御装置の受信クロックを同期させることができる。
上記の送信装置であって、前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビット（３４）を有してもよい。これにより、制御装置は、この識別ビットを監視することにより、受信した信号が第１データ信号であるか第２データ信号であるかを識別することができる。
送信装置（１６）との間でシリアル通信を行う受信装置（１４）であって、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
上記の受信装置であって、前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビット（３４）を有してもよい。これにより、受信装置は、この識別ビットを監視することにより、受信した信号が第１データ信号であるか第２データ信号であるかを識別することができる。
送信装置（１６）と受信装置（１４）との間でシリアル通信を行う通信方法であって、前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を前記受信装置に送信し、前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
受信装置（１４）との間でシリアル通信を行う送信装置（１６）における信号の送信方法であって、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を前記受信装置に送信する。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
送信装置（１６）との間でシリアル通信を行う受信装置（１４）における信号の受信方法であって、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号（２８）を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号（３０）を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる。これにより、送信クロックと受信クロックとの間の位相のズレが大きくならないうちに、受信クロックを送信クロックに同期させることができるため、第１データ信号および第２データ信号内の送信クロックに関する情報量を少なくすることができる。
１０…通信システム １４…制御装置（受信装置）
１６…エンコーダ（送信装置） ２８…第１データ信号
３０…第２データ信号

Claims (15)

  1. 送信装置と受信装置との間でシリアル通信を行う通信システムであって、
    前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信し、
    前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる、通信システム。
  2. 請求項１に記載の通信システムであって、
    前記送信装置は、前記第１データ信号を送信する前記周期が所定の長さ以上の場合に、前記第２データ信号を前記受信装置に送信し、前記第１データ信号を送信する前記周期が所定の長さ未満の場合には、前記第２データ信号を前記受信装置に送信しない、通信システム。
  3. 請求項１または２に記載の通信システムであって、
    前記送信装置は、前記第１データ信号を前記受信装置に送信する周期が長くなるほど、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、前記第２データ信号を送信する回数を多くする、通信システム。
  4. 請求項１〜３のいずれか１項に記載の通信システムであって、
    前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビットを有する、通信システム。
  5. 請求項１〜３のいずれか１項に記載の通信システムであって、
    前記第１データ信号および前記第２データ信号はそれぞれデータビットを有し、
    前記データビットの情報は、前記受信装置における所定の処理に用いられる情報であって、
    前記第１データ信号の前記データビットと前記第２データ信号の前記データビットは、同一の情報を有し、
    前記受信装置は、前記第１データ信号を正常に受信できなかった場合には、前記第２データ信号の前記データビットの情報を用いて所定の処理を行う、通信システム。
  6. 請求項１〜３のいずれか１項に記載の通信システムであって、
    前記第１データ信号および前記第２データ信号はそれぞれデータビットを有し、
    前記データビットの情報は、前記受信装置における所定の処理に用いられる情報であって、
    前記第１データ信号の前記データビットと前記第２データ信号の前記データビットは、同一の情報を有し、
    前記受信装置は、前記第１データ信号の前記データビットの情報と、前記第２データ信号の前記データビットの情報とを比較して、前記第１データ信号の前記データビットの情報と前記第２データ信号の前記データビットの情報とが一致するか否かを判定する、通信システム。
  7. 受信装置との間でシリアル通信を行う送信装置であって、
    １フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信する、送信装置。
  8. 請求項７に記載の送信装置であって、
    前記第１データ信号を送信する前記周期が所定の長さ以上の場合に、前記第２データ信号を前記受信装置に送信し、前記第１データ信号を送信する前記周期が所定の長さ未満の場合には、前記第２データ信号を前記受信装置に送信しない、送信装置。
  9. 請求項７または８に記載の送信装置であって、
    前記第１データ信号を前記受信装置に送信する周期が長くなるほど、前記第１データ信号を送信してから次の周期における前記第１データ信号の送信を行う間に、前記第２データ信号を送信する回数を多くする、送信装置。
  10. 請求項７〜９のいずれか１項に記載の送信装置であって、
    前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビットを有する、送信装置。
  11. 送信装置との間でシリアル通信を行う受信装置であって、
    前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を受信し、
    前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる、受信装置。
  12. 請求項１１に記載の受信装置であって、
    前記第１データ信号および前記第２データ信号は、自身が前記第１データ信号および前記第２データ信号のいずれか一方であることを示す識別ビットを有する、受信装置。
  13. 送信装置と受信装置との間でシリアル通信を行う通信方法であって、
    前記送信装置は、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信し、
    前記受信装置は、前記送信装置から送信された前記第１データ信号および前記第２データ信号を受信し、前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる、通信方法。
  14. 受信装置との間でシリアル通信を行う送信装置における信号の送信方法であって、
    １フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を前記受信装置に送信するとともに、前記第１データ信号を送信してから次の周期における前記第１データ信号を送信するまでの間に、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を前記受信装置に送信する、送信方法。
  15. 送信装置との間でシリアル通信を行う受信装置における信号の受信方法であって、
    前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第１データ信号を受信するとともに、前記第１データ信号が送信されてから次の周期における前記第１データ信号が送信されるまでの間に、前記送信装置から送信された、１フレーム内に少なくとも送信クロックに関する情報が含まれる第２データ信号を受信し、
    前記第１データ信号の前記送信クロックに関する情報、および、前記第２データ信号の前記送信クロックに関する情報に基づいて、前記送信クロックに受信クロックを同期させる、受信方法。
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