JP2020034514A - 抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサ - Google Patents

抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサ Download PDF

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Abstract

【課題】より優れた動作信頼性が得られる抵抗素子アレイ回路を提供する。【解決手段】本発明の一実施態様に係る抵抗素子アレイ回路は、複数のワード線、複数のビット線、複数の抵抗素子、選択部、差動アンプおよび接地端子を備える。複数のワード線は電源と接続されている。複数の抵抗素子は、複数のワード線と複数のビット線との複数の交差点にそれぞれ配置されている。選択部は、任意の一のワード線を選択すると共に任意の一のビット線を選択する。差動アンプは、複数のビット線のうち選択部により選択された一の選択ビット線が接続される正入力端子と、複数のビット線のうち選択部により選択されなかった非選択ビット線および複数のワード線のうち選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、その負入力端子と接続される出力端子とを含む差動アンプを有する。接地端子は、正入力端子と接続されている。【選択図】図１

Description

本発明は、複数の抵抗素子が配列された抵抗素子アレイを有する抵抗素子アレイ回路、ならびにそれを備えた抵抗素子アレイ回路ユニットおよび赤外線センサに関する。
従来、マトリックス状に配列された複数の抵抗素子を有する抵抗素子アレイ回路が開示されている。このような抵抗素子アレイ回路は、例えば赤外線検知回路として利用されている（例えば特許文献１参照）。このような赤外線検知回路では、温度変化に応じて自身の抵抗値を変化させるサーミスタなどの赤外線感応抵抗体が複数配列されている。
特開平０８−９４４４３号公報
ところで、このような赤外線検知回路では、より優れた動作信頼性が得られることが望まれる。
本発明の一実施態様に係る抵抗素子アレイ回路は、複数のワード線と、複数のビット線と、複数の抵抗素子と、選択部と、差動アンプと、接地端子とを備える。複数のワード線は、第１の方向にそれぞれ延在すると共に第２の方向において互いに隣り合うように並び、電源と接続されている。複数のビット線は、第２の方向にそれぞれ延在すると共に第１の方向において互いに隣り合うように並んでいる。複数の抵抗素子は、複数のワード線と複数のビット線との複数の交差点にそれぞれ配置され、複数のワード線および複数のビット線と各々接続されている。選択部は、複数のワード線のうちの一のワード線を選択すると共に複数のビット線のうちの一のビット線を選択するようになっている。差動アンプは、複数のビット線のうち選択部により選択された一の選択ビット線が接続される正入力端子と、複数のビット線のうち選択部により選択されなかった非選択ビット線および複数のワード線のうち選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、その負入力端子と接続される出力端子とを含む差動アンプを有する。接地端子は、正入力端子と接続されている。また、本発明の一実施態様に係る赤外線センサは、上記本発明の抵抗素子アレイ回路を備えている。
本発明の一実施態様に係る抵抗素子アレイ回路ユニットは、複数の上記本発明の抵抗素子アレイ回路と、制御部とを備える。ここで制御部は、ワード線に沿って第２の方向に並ぶ複数の抵抗素子に対し複数のビット線を介して順次電流を供給するように電源を制御する読み出し制御を、複数の抵抗素子アレイ回路において並行して行うようになっている。
本発明の一実施態様に係る抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサでは、差動アンプにおける正入力端子、負入力端子および出力端子の電位が実質的に同一となる。このため、非選択ビット線および非選択ワード線における電位の影響を受けず、電圧の変動が抑制される。
本発明の一実施態様に係る抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサによれば、より優れた動作信頼性が得られる。
本発明の第１の実施の形態に係る抵抗素子アレイ回路の概略構成例を表す回路図である。 図１に示した抵抗素子アレイ回路における回り込み電流の経路を説明するための説明図である。 本発明の第２の実施の形態に係る抵抗素子アレイ回路ユニットの概略構成例を表す概略図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（抵抗素子アレイを有する抵抗素子アレイ回路の例）
２．第２の実施の形態（複数の抵抗素子アレイ回路を備えた抵抗素子アレイ回路ユニットの例）
３．変形例
＜１．第１の実施の形態＞
［抵抗素子アレイ回路１の全体構成例］
図１は、本発明の第１の実施の形態に係る抵抗素子アレイ回路１の全体構成例を模式的に表した回路図である。抵抗素子アレイ回路１は、例えば赤外線サーモグラフィに搭載され、抵抗素子アレイ回路１に照射される赤外線を、その強度に応じた電気信号に変換して出力信号Ｓとして出力するように構成されている。
図１に示したように、抵抗素子アレイ回路１は、例えば複数のワード線Ｗ（Ｗ１〜Ｗｍ）と、複数のビット線Ｂ（Ｂ１〜Ｂｎ）と、複数の抵抗素子Ｒ（Ｒ（１，１）〜Ｒ（ｍ，ｎ））と、選択部ＳＥＬと、差動アンプＡＭＰと、接地端子ＧＮＤと、抵抗器ＲＧと、制御部ＣＴＲＬと、配線Ｌ１〜Ｌ３とを備える。なお、本明細書では、複数のワード線Ｗ１〜Ｗｍのうちのａ番目のワード線Ｗａと、複数のビット線Ｂ１〜Ｂｎのうちのｂ番目のビット線Ｂｂとの交差点に位置する抵抗素子ＲをＲ（ａ，ｂ）と表記する。
（ワード線Ｗ）
複数のワード線Ｗは、Ｘ軸方向にそれぞれ延在すると共にＹ軸方向において互いに隣り合うように並んでいる。なお、図１ではｍ本のワード線Ｗが配設された状態を例示しているが、複数のワード線Ｗの数は任意に設定可能である。複数のワード線Ｗの一端は、それぞれ選択部ＳＥＬにおける選択スイッチＳＷ１（後出）を介して電源Ｖと接続可能となっている。複数の抵抗素子Ｒのうちの任意の一の抵抗素子Ｒにおける抵抗値を読み出す際には、その一の抵抗素子Ｒに対応するワード線Ｗに対し電源Ｖから所定のセンス電流が供給されるようになっている。ここで、Ｘ軸方向が本発明の「第１の方向」に対応する一具体例であり、Ｙ軸方向が本発明の「第２の方向」に対応する一具体例である。
（ビット線Ｂ）
複数のビット線Ｂは、それぞれ複数のワード線Ｗと交差するように設けられている。具体的には、複数のビット線Ｂは、Ｙ軸方向にそれぞれ延在すると共にＸ軸方向において互いに隣り合うように並んでいる。但し、複数のビット線Ｂは、複数のワード線Ｗと直接的に接しておらず、複数のワード線ＷとＺ軸方向において離間して配置されている。なお、図１ではｎ本のビット線Ｂが配設された状態を例示しているが、複数のビット線Ｂの数は任意に設定可能である。但し、複数のワード線Ｗの数が複数のビット線Ｂの数よりも多いことが望ましい。各抵抗素子Ｒの抵抗値を読み出す際に、各抵抗素子Ｒの温度上昇を抑えるのに有利だからである。
（抵抗素子Ｒ）
複数の抵抗素子Ｒは、複数のワード線Ｗと複数のビット線Ｂとの複数の交差点にそれぞれ配置され、複数のワード線Ｗと各々接続される第１端部および複数のビット線Ｂと各々接続される第２端部をそれぞれ有している。具体的には、ワード線Ｗ１とビット線Ｂ１〜Ｂｎとの各交差点に抵抗素子Ｒ（１，１）〜Ｒ（１，ｎ）がそれぞれ配置され、ワード線Ｗ２とビット線Ｂ１〜Ｂｎとの各交差点に、抵抗素子Ｒ（２，１）〜Ｒ（２，ｎ）がそれぞれ配置され、ワード線Ｗｍとビット線Ｂ１〜Ｂｎとの各交差点に抵抗素子Ｒ（ｍ，１）〜Ｒ（ｍ，ｎ）がそれぞれ配置されている。
抵抗素子Ｒは、例えばレンズ等により集光された赤外線を電気信号に変換する赤外線の受光素子であり、具体的には例えば温度変化により抵抗変化を発現する抵抗変化層と、その抵抗変化層に隣接して設けられ、赤外線を吸収して発熱する赤外線吸収層とを有するマイクロボロメータである。抵抗変化層は、例えば酸化バナジウムなどを含んでいる。赤外線吸収層は、例えば酸化シリコン（ＳｉＯ2）を含んでいる。抵抗素子Ｒは、受光する赤外線の強度に応じて赤外線吸収層における温度変化が生じ、その結果、赤外線吸収層に隣接する抵抗変化層の抵抗値が変化するようになっている。
（選択部ＳＥＬ）
選択部ＳＥＬは、選択スイッチＳＷ１と、選択スイッチＳＷ２とを有している。選択スイッチＳＷ１は、複数のワード線Ｗのうちの一の選択ワード線Ｗｓを選択して配線Ｌ１と接続するようになっている。なお、図１では、選択スイッチＳＷ１が選択ワード線Ｗｓとしてワード線Ｗ２を選択し、それを配線Ｌ１と接続した状態を例示している。一方、選択スイッチＳＷ２は、複数のビット線Ｂのうちの一の選択ビット線Ｂｓを選択するようになっている。なお、図１では、選択スイッチＳＷ２が選択ビット線Ｂｓとしてビット線Ｂ２を選択し、それを配線Ｌ２と接続した状態を例示している。選択部ＳＥＬにおける選択スイッチＳＷ１および選択スイッチＳＷ２の各動作は、制御部ＣＴＲＬからの指令に基づいて実行されるようになっている。
（差動アンプＡＭＰ）
差動アンプＡＭＰは、正入力端子Ｔ１と負入力端子Ｔ２と出力端子Ｔ３とを含んでいる。正入力端子Ｔ１は、複数のビット線Ｂのうち選択スイッチＳＷ２により選択された一のビット線Ｂが接続されるようになっている。負入力端子Ｔ２は、複数のビット線Ｂのうち選択スイッチＳＷ２により選択されなかった非選択のビット線Ｂおよび複数のワード線Ｗのうち選択スイッチＳＷ１により選択されなかった非選択のワード線Ｗの双方と配線Ｌ２を介して接続されるようになっている。出力端子Ｔ３は、配線Ｌ２を通じて負入力端子Ｔ２と接続されている。
（接地端子ＧＮＤ，抵抗器ＲＧ）
接地端子ＧＮＤは、配線Ｌ３を介して正入力端子Ｔ１と接続されている。抵抗器ＲＧは、配線Ｌ３上において接地端子ＧＮＤと正入力端子Ｔ１との間に設けられている。抵抗器ＲＧは可変抵抗型の抵抗体であってもよいし、固定抵抗型の抵抗体であってもよい。
（制御部ＣＴＲＬ）
ビット線Ｂに沿ってＹ軸方向に並ぶ複数の抵抗素子Ｒに対し、各々の抵抗素子Ｒに対応した複数のワード線Ｗを介してセンス電流Ｃを順次供給するように電源Ｖを制御するようになっている。なお、電源Ｖは、抵抗素子アレイ回路１の内部に設けられていてもよいし、抵抗素子アレイ回路１の外部に設けられていてもよい。
［抵抗素子アレイ回路１における読み出し動作］
この抵抗素子アレイ回路１では、例えば以下のようにして各抵抗素子Ｒにおける抵抗値を読み出すことができる。
例えば抵抗素子アレイ回路１において、Ｙ軸方向にｍ個並ぶと共にＸ軸方向にｎ個並ぶようにマトリックス状に（ｍ×ｎ）個の抵抗素子Ｒが並んでいるものとする。その場合、制御部ＣＴＲＬは、図１に示した矢印Ａの順に（ｍ×ｎ）個の全ての抵抗素子Ｒに対してセンス電流Ｃを順次供給し、差動アンプＡＭＰの出力端子Ｔ３から出力信号Ｓを出力させる。
具体的には、制御部ＣＴＲＬは、例えば抵抗素子Ｒ（１，１）を第１番目とし、そののち、Ｙ軸方向に並ぶ抵抗素子Ｒ（２，１）から抵抗素子Ｒ（ｍ，１）までを順にカウントしてセンス電流Ｃを順次供給する。すなわち、制御部ＣＴＲＬは、まず、選択スイッチＳＷ２によりビット線Ｂ１を選択すると共に、それに沿って並ぶ抵抗素子Ｒ（１，１），Ｒ（２，１），Ｒ（３，１），・・・，Ｒ（ｍ，１）に対し、選択スイッチＳＷ１によりワード線Ｗ１〜Ｗｍを順次選択して電源Ｖからワード線Ｗ１〜Ｗｍへセンス電流Ｃを順次流すように制御する。
制御部ＣＴＲＬは、次に、Ｙ軸方向に並ぶ抵抗素子Ｒ（１，２）から抵抗素子Ｒ（ｍ，２）までを順にカウントしてセンス電流Ｃを順次供給する。すなわち、制御部ＣＴＲＬは、選択スイッチＳＷ２によりビット線Ｂ２を選択すると共に、それに沿って並ぶ抵抗素子Ｒ（１，２），Ｒ（２，２），Ｒ（３，２），・・・，Ｒ（ｍ，２）に対し、選択スイッチＳＷ１によりワード線Ｗ１〜Ｗｍを順次選択して電源Ｖからワード線Ｗ１〜Ｗｍへセンス電流Ｃを順次流すように制御する。
制御部ＣＴＲＬは、最後に、Ｙ軸方向に並ぶ抵抗素子Ｒ（１，ｎ）から抵抗素子Ｒ（ｍ，ｎ）までを順にカウントしてセンス電流Ｃを順次供給する。すなわち、制御部ＣＴＲＬは、選択スイッチＳＷ２によりビット線Ｂｎを選択すると共に、それに沿って並ぶ抵抗素子Ｒ（１，ｎ），Ｒ（２，ｎ），Ｒ（３，ｎ），・・・，Ｒ（ｍ，ｎ）に対し、選択スイッチＳＷ１によりワード線Ｗ１〜Ｗｍを順次選択して電源Ｖからワード線Ｗ１〜Ｗｍへセンス電流Ｃを順次流すように制御する。
以上の要領により、抵抗素子アレイ回路１では、各抵抗素子Ｒにおける抵抗値が、差動アンプＡＭＰの出力端子Ｔ３から出力信号Ｓとして読み出すことができる。
なお、図１では、抵抗素子Ｒ（２，２）を選択した場合のセンス電流Ｃの経路を示している。このとき、この抵抗素子アレイ回路１では、選択スイッチＳＷ１によりワード線Ｗ２が選択されると共に選択スイッチＳＷ２によりビット線Ｂ２が選択されている。この場合、電源Ｖから配線Ｌ１を介してセンス電流がワード線Ｗ２へ供給されたのち、センス電流Ｃは抵抗素子Ｒ（２，２）を経由して配線Ｌ３に流入する。そののち、センス電流Ｃは、抵抗器ＲＧを介して接地端子ＧＮＤへ流出する。センス電流Ｃの大きさは、抵抗器ＲＧの抵抗値により制限されるので、この抵抗素子アレイ回路１における読み出し動作の際に消費される消費電力量は、抵抗器ＲＧの抵抗値に応じて低減することができる。
［抵抗素子アレイ回路１の作用効果］
以上説明したように、本実施の形態の抵抗素子アレイ回路１では、複数のビット線Ｂのうち選択部ＳＥＬにより選択された一の選択ビット線が接続される正入力端子Ｔ１と、非選択ビット線および非選択ワード線の双方と接続される負入力端子Ｔ２と、その負入力端子Ｔ２と接続される出力端子Ｔ３とを含む差動アンプＡＭＰを有するようにした。このため、差動アンプＡＭＰにおける正入力端子Ｔ１、負入力端子Ｔ２および出力端子Ｔ３の電位が実質的に同一となる。よって、出力信号Ｓは、非選択ビット線および非選択ワード線における電位の影響を実質的に受けず、より正確な数値となる。
さらに、本実施の形態の抵抗素子アレイ回路１では、差動アンプＡＭＰの正入力端子Ｔ１と接地端子ＧＮＤとの間に抵抗器ＲＧをさらに備えるようにした。このため、抵抗器ＲＧの抵抗値を適切な値に設定することにより、接地端子ＧＮＤへ流入するセンス電流Ｃを制限することができ、その結果、抵抗素子アレイ回路１の全体における読み出し動作に伴う消費電力を低減できる。
これに対し、例えば先に挙げた特許文献１の赤外線検知回路では、選択セルからの出力を反転増幅器ＯＰの負入力端子に接続し、反転増幅器ＯＰの正入力端子を接地に接続するようにしている。さらに、特許文献１の赤外線検知回路では、非選択行および非選択列の双方を接地し、非選択行および非選択列の双方を反転増幅器ＯＰの正入力端子と同電位としている。特許文献１の赤外線検知回路では、このような構成により、非選択行からの電流の回り込みを回避するようにしている。しかしながら、特許文献１の赤外線検知回路では、非選択行に流入するセンス電流は結果的に接地へ流れ込むことになるので、この赤外線検知回路全体で消費される消費電力量は極めて大きくなることが予想される。
この点、本実施の形態の抵抗素子アレイ回路１では、差動アンプＡＭＰにおける正入力端子Ｔ１、負入力端子Ｔ２および出力端子Ｔ３の電位が実質的に同一としつつ、抵抗器ＲＧを設けるようにしている。したがって、出力信号Ｓの安定性を向上させつつ、接地端子ＧＮＤへ流入するセンス電流Ｃを制限することができ、その結果、抵抗素子アレイ回路１の全体における読み出し動作に伴う消費電力を低減できる。すなわち、本実施の形態の抵抗素子アレイ回路１によれば、低消費電力でありながら、より優れた動作信頼性が期待できる。
ところで、このような抵抗素子アレイ回路１では、抵抗素子Ｒにおける抵抗値を読み出すにあたり、上述したように抵抗素子Ｒにセンス電流Ｃが供給される。しかしながら、抵抗素子Ｒは、センス電流Ｃが供給されることにより発熱する。そのため、本来検知すべき輻射熱により変化する抵抗値に影響が及ぶ場合がある。本実施の形態の抵抗素子アレイ回路１では、僅かながらではあるが、選択した抵抗素子Ｒ以外の非選択の抵抗素子Ｒにもセンス電流が漏れることがある。例えば図２に示した説明図のように、選択スイッチＳＷ１によりワード線Ｗ２を選択すると共に選択スイッチＳＷ２によりビット線Ｂ２を選択した場合、例えば矢印ＣＣで示した経路で回り込み電流ＣＣが発生する場合がある。そのとき、回り込み電流ＣＣが通過する非選択の抵抗素子Ｒが発熱するので、その抵抗素子Ｒの抵抗値が増大することとなる。その結果、受光した赤外線の強度に関する情報を有する出力信号Ｓに影響が及ぶこととなる。
そこで抵抗素子アレイ回路１では、制御部ＣＴＲＬが、ビット線Ｂに沿ってＹ軸方向に並ぶ複数の抵抗素子Ｒに対し複数のワード線Ｗを介して順次センス電流を供給するように電源Ｖを制御するようにしている。こうすることにより、回り込み電流ＣＣに起因する発熱による出力信号Ｓへの影響を抑制できる。これは、例えば一のワード線Ｗに沿ってＸ軸方向に並ぶ複数の抵抗素子Ｒから各々の抵抗値を順次読み出す場合と比較して、同一のワード線Ｗに対し連続してセンス電流を流す時間（連続給電時間）を短縮することができるからである。すなわち、同一のワード線Ｗに対する連続給電時間が長ければ、そのワード線Ｗに沿って並ぶ複数の抵抗素子Ｒにおける発熱量も増大することとなる。しかし、上述のように制御部ＣＴＲＬが電源Ｖを制御することにより連続給電時間を短くできるので、抵抗素子Ｒにおける発熱量を低減できる。
さらに、抵抗素子アレイ回路１では、複数のワード線Ｗの数ｍを複数のビット線Ｂの数ｎよりも多くした場合（ｍ＞ｎ）には、抵抗素子Ｒの発熱による出力信号Ｓへの影響を抑制できる。その理由は、第１に、同数の抵抗素子Ｒを配列した場合に、複数のビット線Ｂの数ｎが複数のワード線Ｗの数ｍよりも多い場合（ｍ＜ｎ）と比較して各ワード線Ｗ上に並ぶ抵抗素子Ｒの数を減らすことができるからである。このため、あるワード線Ｗにセンス電流を給電した際の、当該ワード線Ｗに沿って並ぶ全ての抵抗素子Ｒの合計の発熱量を抑えることができるからである。第２に、同数の抵抗素子Ｒを配列した場合に、複数のビット線Ｂの数ｎが複数のワード線Ｗの数ｍよりも多い場合（ｍ＜ｎ）と比較して、複数のワード線Ｗに対して順次給電したのち、再度同一のワード線Ｗに給電するまでの時間の間隔を広げることができるからである。このため、各ワード線Ｗに沿って並ぶ抵抗素子Ｒを冷却する時間がより多く確保され、各ワード線Ｗに沿って並ぶ抵抗素子Ｒの温度上昇を抑えることができる。
＜２．第２の実施の形態＞
［抵抗素子アレイ回路ユニット２の全体構成例］
図３は、本発明の第２の実施の形態に係る抵抗素子アレイ回路ユニット２の全体構成例を模式的に表した概略図である。抵抗素子アレイ回路ユニット２は、複数の抵抗素子アレイ回路１（１Ａ〜１Ｄ）を備えている。なお、図３では、４つの抵抗素子アレイ回路１Ａ〜１Ｄを備える場合を例示しているが、本発明はこれに限定されない。また、抵抗素子アレイ回路１Ａ〜１Ｄは、いずれも、上記第１の実施の形態で説明した抵抗素子アレイ回路１と実質的に同じ構成を有する。但し、抵抗素子アレイ回路ユニット２では、抵抗素子アレイ回路１Ａ〜１Ｄには制御部ＣＴＲＬが含まれておらず、抵抗素子アレイ回路１Ａ〜１Ｄの全てに対し共通に制御部３が設けられている。
制御部３は、ビット線Ｂに沿ってＹ軸方向に並ぶ複数の抵抗素子Ｒに対し複数のワード線Ｗを介してセンス電流を順次供給するように電源Ｖを制御する読み出し制御を、複数の抵抗素子アレイ回路１Ａ〜１Ｄにおいて並行して行うようになっている。また、制御部３は、記憶部３１と、処理部としての中央演算処理装置（ＣＰＵ）３２とを有している。記憶部３１には、上述した読み出し制御により複数の抵抗素子アレイ回路１Ａ〜１Ｄからそれぞれ読み出された複数の抵抗値データが保持されるようになっている。ＣＰＵ３２は、記憶部３１に保持された複数の抵抗値データを順次出力するようになっている。
このように、本実施の形態に係る抵抗素子アレイ回路ユニット２では、複数の抵抗素子がマトリックス状に配列された抵抗素子アレイを複数の（例えば４つの）領域に分割し、複数の領域における読み出し動作を時間的に並行して行うようにした。このため、より短時間で出力信号Ｓを得ることができる。
＜３．変形例＞
以上、いくつかの実施の形態を挙げて本開示を説明したが、本開示はこれらの実施の形態に限定されず、種々の変形が可能である。
例えば、上記実施の形態では、抵抗素子アレイ回路１における各構成要素の構成例（配置、個数等）を具体的に挙げて説明したが、それらは上記実施の形態で説明したものには限られず、他の配置や個数等を選択してもよい。
また、上記実施の形態では、抵抗素子アレイ回路が赤外線サーモグラフィに搭載され、抵抗素子アレイ回路に照射される赤外線を、その強度に応じた電気信号に変換して出力信号Ｓとして出力する場合について説明した。しかしながら、本発明はこれに限定されるものではない。例えば抵抗素子はマイクロボロメータに限定されず、磁気トンネル接合素子であってもよい。その場合、抵抗素子アレイ回路はＭＲＡＭ回路として利用できる。
また、上記第２の実施の形態で説明した抵抗素子アレイ回路ユニット２は、複数の抵抗素子アレイ回路１（１Ａ〜１Ｄ）が同一の基板に設けられたものであってもよいし、複数の抵抗素子アレイ回路１（１Ａ〜１Ｄ）が２以上の基板に設けられたものであってもよい。
加えて、上記実施の形態で説明した一連の処理は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。ソフトウェアで行われるようにした場合、そのソフトウェアは、各機能をコンピュータにより実行させるためのプログラム群で構成される。各プログラムは、例えば、上記コンピュータに予め組み込まれて用いられてもよいし、ネットワークや記録媒体から上記コンピュータにインストールして用いられてもよい。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
本発明の抵抗素子アレイ回路および抵抗素子アレイ回路ユニットは、例えば赤外線サーモグラフィや赤外線センサに利用することができる。また、本発明の抵抗素子アレイ回路および抵抗素子アレイ回路ユニットは、抵抗素子として、磁気抵抗効果素子や電圧に応じて抵抗が変化する抵抗変化素子などを用いた記憶演算回路として利用することができる。
１…抵抗素子アレイ回路、２…抵抗素子アレイ回路ユニット、３…制御部、ＡＭＰ…差動アンプ、Ｂ…ビット線、Ｃ…センス電流、ＣＴＲＬ…制御部、ＧＮＤ…接地端子、Ｌ１〜Ｌ３…配線、Ｒ…抵抗素子、ＲＧ…抵抗器、Ｓ…出力信号、ＳＥＬ…選択部、ＳＷ１，ＳＷ２…選択スイッチ、Ｖ…電源、Ｗ…ワード線。

Claims (7)

  1. 第１の方向にそれぞれ延在すると共に第２の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
    前記第２の方向にそれぞれ延在すると共に前記第１の方向において互いに隣り合うように並ぶ複数のビット線と、
    前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
    前記複数のワード線のうちの一のワード線を選択すると共に前記複数のビット線のうちの一のビット線を選択する選択部と、
    前記複数のビット線のうち前記選択部により選択された一の選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
    前記正入力端子と接続された接地端子と
    を備えた
    抵抗素子アレイ回路。
  2. 前記正入力端子と前記接地端子との間に抵抗器をさらに備えた
    請求項１記載の抵抗素子アレイ回路。
  3. 前記ビット線に沿って前記第２の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する制御部をさらに備えた
    請求項１または請求項２記載の抵抗素子アレイ回路。
  4. 前記複数のワード線の数は前記複数のビット線の数よりも多い
    請求項１から請求項３のいずれか１項に記載の抵抗素子アレイ回路。
  5. 複数の抵抗素子アレイ回路と、
    制御部と
    を備え、
    前記複数の抵抗素子アレイ回路は、それぞれ、
    第１の方向にそれぞれ延在すると共に第２の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
    前記第２の方向にそれぞれ延在すると共に前記第１の方向において互いに隣り合うように並ぶ複数のビット線と、
    前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
    前記複数のワード線のうちの一のワード線を選択すると共に前記複数のビット線のうちの一のビット線を選択する選択部と、
    前記複数のビット線のうち前記選択部により選択された選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
    前記正入力端子と接続された接地端子と
    を有し、
    前記制御部は、前記ビット線に沿って前記第２の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する読み出し制御を、前記複数の抵抗素子アレイ回路において並行して行う
    抵抗素子アレイ回路ユニット。
  6. 前記制御部は、前記読み出し制御により前記複数の抵抗素子アレイ回路からそれぞれ読み出された複数の抵抗値データが保持される記憶部と、
    前記記憶部に保持された前記複数の抵抗値データを順次出力する処理部と
    を有する
    請求項５記載の抵抗素子アレイ回路ユニット。
  7. 請求項１から請求項４のいずれか１項に記載の抵抗素子アレイ回路を備えた
    赤外線センサ。
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